KR100869987B1 - 반도체 메모리 - Google Patents
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Abstract
본 발명은 리프레시 요구를 내부에서 발생하는 반도체 메모리의 판독 동작시의 데이터 전송 속도를 향상시키는 것을 과제로 한다.
복수의 메모리 블록은 동일한 데이터를 기록하기 위해서 서로 동일한 어드레스 공간이 할당되어 있으며, 독립적으로 동작한다. 메모리 블록의 하나는 리프레시 명령에 응답하여 리프레시 동작을 실행하는 리프레시 블록으로서 선택되고, 리프레스 블록의 다른 하나는 판독 명령에 응답하여 판독 동작을 실행하는 판독 블록으로서 선택된다. 그리고, 복수의 메모리 블록에 의해, 다른 타이밍에 판독 동작이 중복하여 실행된다. 이 때문에, 반도체 메모리는 1회의 판독 동작의 실행 시간보다 짧은 간격으로 판독 명령을 수신할 수 있다. 이 결과, 외부로부터의 판독 명령에 고속으로 응답할 수 있어, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
Description
도 1은 본 발명의 제1 실시예를 도시하는 블록도이다.
도 2는 도 1에 도시한 메모리 블록을 상세히 도시하는 블록도이다.
도 3은 제1 실시예의 동작 개요를 도시하는 설명도이다.
도 4는 제1 실시예의 동작을 도시하는 타이밍도이다.
도 5는 제1 실시예의 동작의 다른 예를 도시하는 타이밍도이다.
도 6은 본 발명의 제2 실시예를 도시하는 블록도이다.
도 7은 제2 실시예의 동작을 도시하는 타이밍도이다.
도 8은 본 발명의 제3 실시예에 있어서의 메모리 블록을 상세히 도시하는 블록도이다.
도 9는 제3 실시예의 동작을 도시하는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 클록 버퍼
12 : 명령 래치/디코더
14 : 어드레스 래치
16 : 리프레시 타이머
18 : 리프레시 발생 회로
20 : 리프레시 어드레스 카운터
22 : 리프레시 블록 카운터
24 : 판독 블록 카운터
26 : 블록 디코더
28 : 데이터 레이턴시 제어 회로
30 : DLL 회로
32 : 직렬 병렬 변환 회로
34 : 병렬 직렬 변환 회로
36 : 증폭기
40, 40A : 상태 제어부
42, 52 : 재정 회로
44 : 어드레스 레지스터
46, 46A : 상태 제어 회로
48, 48A : 타이밍 신호 생성 회로
50 : 데이터 래치
100 : 입력 제어부
200 : 리프레시 제어부
300 : 판독 제어부
400 : 데이터 제어부
500, 500A : 데이터 입출력부
A19-1 : 어드레스 신호
ADR19-1, IADR : 내부 어드레스 신호
BLK(BLK0-2) : 메모리 블록
BYTEA, BYTEB, BYTEC, BYTED : 데이터 그룹
CLK, /CLK : 클록 신호
CLK0 : 위상 조정 클록 신호
CNT : 카운트 신호
/CS : 칩 선택 신호
DQA, DQB, DQC, DQD : 메모리부
DQA17-0, DQB17-0, DQC17-0, DQD17-0 : 데이터 신호
ICLK : 내부 클록 신호
RDP : 판독 신호
RDB : 판독 데이터 버스선
RDC : 판독 카운트 신호
RDBLK : 판독 블록 신호
REFAD : 리프레시 어드레스 신호
REFBLK : 리프레시 블록 신호
REFEND : 리프레시 종료 신호
RREQ : 리프레시 요구 신호
RW : 판독 기록 신호
SRFP : 리프레시 신호
TMG1, TMG2 : 타이밍 신호
WDB : 기록 데이터 버스선
WRP : 기록 신호
본 발명은 정기적으로 메모리 셀의 리프레시 동작이 필요한 동적 RAM에 관한 것으로, 특히, 외부로부터의 리프레시 명령을 필요로 하지 않고, 리프레시 동작을 내부에서 자동적으로 실행하는 기술에 관한 것이다.
동적 RAM(이하, DRAM이라 칭함)은 메모리 셀을 작게 구성할 수 있기 때문에 고집적화에 적합하다. 그러나, DRAM은 메모리 셀에 기억된 데이터를 유지하기 위해서 리프레시 동작을 필요로 한다. 리프레시 동작은 각 메모리 셀에 대하여 정기적으로 실행할 필요가 있다. 리프레시 명령이 발생했을 때에는 판독 동작 및 기록 동작보다 우선하여 리프레시 동작을 실행하지 않으면 안된다.
예컨대, DRAM을 탑재하는 시스템에 있어서, DRAM을 제어하는 메모리 제어기는 자신의 리프레시 타이머로부터 리프레시 명령이 발생했을 때에, 판독 명령(또는 기록 명령)보다 우선하여, DRAM에 리프레시 명령을 공급한다.
한편, SRAM은 DRAM과 달리 리프레시 동작은 불필요하다. 그러나, SRAM은 1 비트의 셀을 구성하는 소자수가 DRAM에 비해서 많기 때문에, 기억 용량은 DRAM보다 작아진다.
종래의 DRAM에서는 메모리 제어기가 리프레시 동작도 제어하기 때문에, SRAM에 비해서 제어가 복잡하게 되는 문제가 있었다. 또한, 리프레시 동작중에는 판독 동작 및 기록 동작을 실행할 수 없기 때문에, 데이터 전송 속도가 SRAM에 비해 저하되는 문제가 있었다.
한편, SRAM에서는 전술한 바와 같이 대용량화가 곤란하며, 또한, 메모리 셀이 크기 때문에, 칩 비용이 DRAM에 비해 매우 높다고 하는 문제가 있었다.
본 발명의 목적은 DRAM의 대용량성과 SRAM의 사용 용이성을 겸비한 반도체 메모리를 제공하는 데에 있다.
본 발명의 다른 목적은 외부로부터의 판독 동작의 요구에 대하여 고속으로 응답하는 동시에, 높은 데이터 전송 속도를 갖는 반도체 메모리를 제공하는 데에 있다.
청구항 1의 반도체 메모리에서, 복수의 메모리 블록은 동일한 데이터를 기록하기 위해서 서로 동일한 어드레스 공간이 할당되고 있으며, 독립적으로 동작한다. 리프레시 발생 회로는 메모리 셀을 리프레시하기 위한 리프레시 명령을 발생시킨다. 리프레시 제어부는 메모리 블록의 하나를, 리프레시 명령에 응답하여 리프레시 동작을 실행하는 리프레시 블록으로서 선택한다. 판독 제어부는 리프레시 블록을 제외한 메모리 블록 중 하나를, 판독 명령에 응답하여 판독 동작을 실행하는 판독 블록으로서 선택한다. 또한, 판독 제어부는 판독 블록이 판독 동작을 실행하는 중에 새로운 판독 명령이 공급되었을 때에, 새로운 판독 명령에 응답하여 리프레시 블록을 제외한 유휴 상태의 메모리 블록의 하나를 판독 블록으로서 선택한다.
복수의 메모리 블록은 다른 타이밍에 판독 동작을 중복하여 실행한다. 메모리 블록을 중복 동작시킴으로써, 반도체 메모리는 메모리 블록이 1회의 판독 동작을 실행하기 위한 내부 판독 사이클보다 짧은 간격으로 판독 명령을 수신할 수 있다. 즉, 외부로부터의 판독 명령에 고속으로 응답할 수 있다. 이 결과, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다. 특히, 리프레시 동작을 실행하기 위한 리프레시 요구를 내부에서 발생하는 반도체 메모리에 있어서, 판독 동작을 고속으로 실행할 수 있다.
리프레시 동작은 리프레시 블록만으로 실행되고, 판독 동작은 판독 블록만으로 실행된다. 이 때문에, 판독 동작이 리프레시 동작에 의해 방해받는 것을 방지할 수 있다.
청구항 2의 반도체 메모리에서는, 리프레시 제어부의 리프레시 블록 카운터는 리프레시 명령에 응답하여 카운트 동작하여, 리프레시 블록을 나타내는 리프레시 블록 신호를 출력한다. 판독 제어부의 판독 블록 카운터는 판독 명령에 응답하여 카운트 동작하여, 판독 블록을 나타내는 판독 블록 신호를 출력한다. 메모리 블록 중 리프레시 블록 신호를 수신한 메모리 블록의 하나는 리프레시 블록으로서 리프레시 명령에 응답하여 리프레시 동작을 개시한다. 메모리 블록 중 판독 블록 신호를 수신한 메모리 블록의 하나는 판독 블록으로서 판독 명령에 응답하여 판독 동 작을 개시한다. 명령에 응답하여 동작하는 카운터를 이용하여 리프레시 블록 및 판독 블록을 선택함으로써, 간단한 회로로 리프레시 동작 및 판독 동작을 실행하는 메모리 블록을 선택할 수 있다.
청구항 3의 반도체 메모리에서는, 메모리 블록의 수는 메모리 블록이 1회의 판독 동작을 실행하기 위해서 필요한 내부 판독 사이클 동안에 공급할 수 있는 판독 명령의 수보다 1개가 많다. 이 때문에, 판독 명령이 연속해서 공급된 경우에도 대기 상태(유휴 상태)의 메모리 블록은 반드시 1개가 존재한다. 따라서, 리프레시 동작 때문에 판독 동작이 지연되는 것을 방지할 수 있어, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
청구항 4의 반도체 메모리에서, 기록 제어 회로는 기록 명령에 응답하여 모든 메모리 블록에 동일한 데이터를 기록하기 위해서 기록 동작을 실행시킨다. 이 때문에, 판독 명령에 응답하는 판독 동작은 어떤 메모리 블록에서도 실행 가능하게 된다. 판독 명령에 응답하여 신속하게 판독 동작을 개시할 수 있기 때문에, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
청구항 5의 반도체 메모리에서는, 재정 회로(arbiter circuit)에 의해 리프레시 블록에 대해서 기록 명령과 리프레시 명령이 경합했을 때에, 명령 접수 순으로 이들 명령에 따른 동작을 순차적으로 실행했기 때문에, 메모리 블록의 오동작을 방지할 수 있다.
청구항 6의 반도체 메모리에서, 기록 제어 회로는 리프레시 동작을 실행하는 중에 기록 명령을 받았을 때, 리프레시 블록에 대해서 리프레시 동작의 완료 후에 기록 동작을 개시하고, 리프레시 블록을 제외한 메모리 블록에 대해서 기록 명령에 동기하여 기록 동작을 개시한다. 유휴 상태의 메모리 블록에 대해서 기록 명령에 동기하여 기록 동작을 실행함으로써, 그 후에 공급되는 명령에 응답하는 메모리 동작을 고속으로 개시할 수 있다. 특히, 판독 명령에 응답하는 판독 동작을 고속으로개시할 수 있기 때문에, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
청구항 7의 반도체 메모리에서는, 명령 수신 회로가 판독 명령 및 기록 명령을 수신하는 클록 신호의 에지와, 리프레시 발생 회로가 리프레시 명령을 출력하는 클록 신호의 에지는 상이하다. 외부로부터의 판독 명령 및 기록 명령과, 내부에서 발생하는 리프레시 명령과는 반드시 반 클록 이상 이격되어 내부 회로에 공급되기 때문에, 명령 우선 순위를 판정하는 제어를 용이하게 할 수 있다.
청구항 8의 반도체 메모리에서, 판독 명령의 최소 공급 간격인 외부 판독 사이클은 기록 명령의 최소 공급 간격인 외부 기록 사이클보다 짧게 설정되어 있다. 이 때문에, 외부 판독 사이클을 판독 동작시에 동작하는 회로에 맞춰 최적으로 설정할 수 있어, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
청구항 9 및 청구항 10의 반도체 메모리에서, 기록 명령의 최소 공급 간격인 외부 기록 사이클은 메모리 블록의 실제의 기록 동작 시간인 내부 기록 사이클보다 길게 설정되어 있다. 이 때문에, 리프레시 요구가 발생했을 때에, 기록 동작 동안에 리프레시 동작을 실행할 수 있다. 예컨대, 연속하는 n 회의 외부 기록 사이클 동안에, n 회의 기록 동작과 1회의 리프레시 동작이 실행 가능하다. 이 결과, 리프레시 동작을 외부에서 인식하지 않고 실행할 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1은 본 발명의 반도체 메모리의 제1 실시예를 나타내고 있다. 도면에서, 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있음을 나타내고 있다. 머리부분에 "/"가 붙은 신호는 부논리를 나타내고 있다.
이 반도체 메모리는 실리콘 기판 상에 CMOS 제조 공정을 사용하여 클록 동기식의 DDR(Double Data Rate) 의사 SRAM으로서 형성되어 있다. DDR은 클록 신호의 상승 에지 및 하강 에지의 양쪽에 동기하여 데이터를 입출력하는 인터페이스이다. 의사 SRAM은 입력 제어부(100), 리프레시 제어부(200), 판독 제어부(300), 메모리 블록(BLK)(BLK0-2), 데이터 제어부(400) 및 데이터 입출력부(500)를 갖고 있다.
의사 SRAM은 외부로부터 클록 신호(CLK, /CLK), 칩 선택 신호(/CS), 판독 기록 신호(RW), 어드레스 신호(A19-1)를 수신하는 입력 단자 및 데이터 신호(DQA17-0, DQB17-0, DQC17-0, DQD17-0)를 입출력하는 입출력 단자(데이터 단자)를 갖고 있다.
입력 제어부(100)는 클록 버퍼(10), 명령 래치/디코더(명령 수신 회로)(12) 및 어드레스 래치(14)를 갖고 있다. 클록 버퍼(10)는 상보의 클록 신호(CLK, /CLK)를 클록 단자를 통해 수신하여, 내부 클록 신호(ICLK)를 생성한다.
명령 래치/디코더(12)는 칩 선택 신호(/CS) 및 판독 기록 신호(RW)를 내부 클록 신호(ICLK)의 상승 에지에 동기하여 래치하고, 이 래치한 신호를 디코드함으로써 판독 신호(RDP) 및 기록 신호(WRP)를 생성한다. 구체적으로는, 명령 래치/디코더(12)는 로우 레벨의 칩 선택 신호(/CS) 및 하이 레벨의 판독 기록 신호를 클록 신호(CLK)의 상승 에지에 동기하여 수신했을 때, 판독 동작을 실행하는 판독 명령이 공급되었다고 판정하여, 판독 신호(RDP)를 출력한다. 명령 래치/디코더(12)는 로우 레벨의 칩 선택 신호(/CS) 및 로우 레벨의 판독 기록 신호(RW)를 클록 신호(CLK)의 상승 에지에 동기하여 수신했을 때, 기록 동작을 실행하는 기록 명령이 공급되었다고 판정하여, 기록 신호(WRP)를 출력한다.
어드레스 래치(14)는 어드레스 신호(A19-1)를 내부 클록 신호(ICLK)의 상승 에지에 동기하여 수신하고, 이 수신한 신호를 내부 어드레스 신호(ADR19-1)로서 출력한다.
리프레시 제어부(200)는 리프레시 타이머(16), 리프레시 발생 회로(18), 리프레시 어드레스 카운터(20) 및 리프레시 블록 카운터(22)를 갖고 있다. 리프레시 타이머(20)는 소정 간격으로 리프레시 요구 신호(RREQ)를 출력한다. 리프레시 발생 회로(18)는 리프레시 요구 신호(RREQ)를 수신하여, 이 수신한 신호를 내부 클록 신호(ICLK)의 하강 에지에 동기하여 리프레시 신호(SRFP)(리프레시 명령)로서 출력한다.
리프레시 어드레스 카운터(20)는 리프레시 블록 카운터(22)로부터 출력되는 리프레시 블록 신호(REFBLK)의 최상위 비트의 논리치 변화에 동기하여 카운트 동작하여, 리프레시 어드레스 신호(REFAD)를 생성한다. 즉, 리프레시 어드레스 카운터(20)는 리프레시 블록 신호(REFBLK)가 일주할 때마다 카운트 동작하여, 리프레시 어드레스 신호(REFAD)를 생성한다.
리프레시 블록 카운터(22)는 메모리 블록(BLK0-2)으로부터 출력되는 리프레 시 종료 신호(REFEND)에 동기하여 카운트 동작하여, 리프레시 동작을 실행하는 메모리 블록(BLK)을 나타내는 리프레시 블록 신호(REFBLK)를 생성한다. 보다 상세하게는, 리프레시 블록 카운터(22)는 카운트업되어, 논리 "0", "1", "2", "0", "1", "2" …를 리프레시 블록 신호(REFBLK)로서 순차적으로 출력한다. 리프레시 블록 신호(REFBLK)의 논리치는 리프레시 동작을 실행하는 메모리 블록(BLK)의 번호를 나타낸다. 리프레시 블록 신호(REFBLK)에 대응하는 메모리 블록(BLK)은 리프레시 명령(SRFP)에 응답하여 리프레시 동작을 실행하는 리프레시 블록으로서 동작한다. 리프레시 블록은 리프레시 동작 및 기록 동작을 실행하지만, 판독 동작은 실행하지 않는다.
판독 제어부(300)는 판독 블록 카운터(24) 및 블록 디코더(26)를 갖고 있다. 판독 블록 카운터(24)는 판독 신호(RDP) 또는 블록 디코더(26)로부터의 카운트 신호(CNT)의 상승 에지에 동기하여 카운트 동작하여, 판독 동작을 실행하는 메모리 블록(BLK)을 나타내는 판독 카운트 신호(RDC)를 생성한다. 보다 상세하게는, 판독 블록 카운터(24)는 카운트 다운되어, 논리 "2", "1", "0", "2", "1", "0" …를 판독 카운트 신호(RDC)로서 순차적으로 출력한다.
블록 디코더(26)는 판독 카운트 신호(RDC)를 내부 클록 신호(ICLK)의 상승 에지를 지연시킨 신호에 동기하여 수신하고, 이 수신한 신호를 판독 블록 신호(RDBLK)(논리 "2", "1", "0" 중의 어느 것)로서 출력한다. 판독 블록 신호(RDBLK)의 논리값은 판독 카운트 신호(RDC)와 마찬가지로 판독 동작을 실행하는 메모리 블록(BLK)의 번호를 나타낸다. 즉, 판독 블록 신호(RDBLK)에 대응하는 메모리 블록(BLK)은 판독 명령에 응답하여 판독 동작을 실행하는 판독 블록으로서 동작한다. 판독 블록은 판독 동작 및 기록 동작을 실행하지만, 리프레시 동작은 실행하지 않는다.
전술한 바와 같이, 판독 블록 신호(RDBLK)의 논리치의 갱신 방향과 리프레시 블록 신호(REFBLK)의 논리치의 갱신 방향을 역방향으로 함으로써, 예컨대, 리프레시 블록 신호(REFBLK)의 논리치가 갱신된 후에, 판독 블록 신호(RDBLK)가 리프레시 블록 신호(REFBLK)를 뒤쫓는 것을 방지할 수 있다. 이 때문에, 리프레시 블록과 판독 블록이 연속해서 중복되는 것을 방지할 수 있어, 의사 SRAM이 오동작하는 것을 방지할 수 있다.
블록 디코더(26)는 리프레시 블록 신호(REFBLK)의 논리치와 동일한 논리치의 판독 카운트 신호(RDC)를 수신하였을 때, 카운트 신호(CNT)를 출력한다. 판독 블록 카운터(24)는 카운트 신호(CNT)에 의해 카운트다운되기 때문에, 판독 블록 신호(RBLK)가 리프레시 블록 신호(REFBLK)에 일치하는 것이 방지된다. 즉, 리프레시 동작을 실행하는 리프레시 블록과, 판독 동작을 실행하는 판독 블록이 일치하는 일은 없다.
메모리 블록(BLK0-2)은 동일한 어드레스 공간이 할당되어 있으며, 동일한 기억 용량을 갖고 있다. 메모리 블록(BLK0-2)은 DRAM의 메모리 셀을 갖는 복수의 메모리 코어를 각각 갖고 있다. 메모리 블록(BLK0-2)은 내부 클록 신호(ICLK), 판독 신호(RDP), 기록 신호(WRP), 리프레시 신호(SRFP), 리프레시 어드레스 신호(REFAD), 리프레시 블록 신호(REFBLK) 및 판독 블록 신호(RDBLK)를 수신하여 각각 독립적으로 동작하여, 판독 동작, 기록 동작 및 리프레시 동작 중 어느 것을 실행한다. 메모리 블록(BLK0-2)은 기록 동작시에 기록 데이터 버스선(WDB)을 통해 기록 데이터를 수신한다. 이 때, 기록 데이터는 모든 메모리 블록(BLK0-2)에 기록된다. 메모리 블록(BLK0-2)은 판독 동작시에 증폭기(36)를 통해 판독 데이터 버스선(RDB)에 판독 데이터를 출력한다.
데이터 제어부(400)는 데이터 레이턴시 제어 회로(28) 및 DLL 회로를 갖고 있다. 데이터 레이턴시 제어 회로(28)는 명령 래치/디코더(12)로부터의 판독 신호(RDP), 기록 신호(WRP) 및 내부 클록 신호(ICLK)를 수신하여, 데이터 입출력부(500)에 타이밍 신호(TMG1)를 출력하고 있다. DLL 회로(30)는 내부 클록 신호(ICLK)의 위상을 조정하여, 클록 신호(CLK)와 동일한 위상의 위상 조정 클록 신호(CLK0)를 생성하고 있다.
데이터 입출력부(500)는 데이터 그룹(BYTEA, BYTEB, BYTEC, BYTED)에 각각 대응하여 4개 형성되어 있다. 각 데이터 그룹(BYTEA, BYTEB, BYTEC, BYTED)은 18 비트의 데이터 신호(DQA17-0, DQB17-0, DQC17-0, DQD17-0)를 입출력한다. 각 데이터 입출력부(500)는 직렬 병렬 변환 회로(32), 병렬 직렬 변환 회로(34) 및 메모리 블록(BLK0-2)에 각각 대응하는 증폭기(36)를 갖고 있다.
직렬 병렬 변환 회로(32)는 데이터 단자를 통해 순차적으로 공급되는 18 비트의 기록 데이터를 타이밍 신호(TMG1)에 동기하여 병렬 데이터로 변환하여, 기록 데이터 버스선(WDB)에 출력한다. 병렬 직렬 변환 회로(34)는 판독 데이터 버스선(RDB) 상의 36 비트의 판독 데이터를 타이밍 신호(TMG1)에 동기하여 직렬로 변환하여, 위상 조정 클록 신호(CLK0)에 동기하여 데이터 단자에 출력한다. 증폭기(36)는 메모리 블록(BLK0-2)으로부터 판독되는 데이터를 증폭하여, 이 증폭한 데이터를 판독 데이터 버스선(RDB)에 출력한다.
도 2는 도 1에 도시한 메모리 블록을 상세히 나타내고 있다.
각 메모리 블록(BLK0-2)은 상태 제어부(40) 및 데이터 그룹(BYTEA, BYTEB, BYTEC, BYTED)에 각각 대응하는 메모리부(DQA, DQB, DQC, DQD)를 갖고 있다. 상태 제어부(40)는 재정 회로(42), 어드레스 레지스터(44), 상태 제어 회로(기록 제어 회로)(46) 및 타이밍 신호 생성 회로(48)를 갖고 있다.
재정 회로(42)는 외부 기록 명령에 응답한 기록 신호(WRP) 및 내부에서 주기적으로 발생하는 리프레시 요구에 응답하는 리프레시 신호(SRFP)의 어느 쪽을 우선할지를 결정하여, 그 결과를 어드레스 레지스터(44) 및 상태 제어 회로(46)에 출력한다. 도 1에 도시한 명령 래치/디코더(12)는 클록 신호(CLK)의 상승 에지에 동기하여 기록 신호(WRP)를 출력한다. 리프레시 발생 회로(18)는 클록 신호(CLK)의 하강 에지에 동기하여 리프레시 신호(SRFP)를 출력한다. 이 때문에, 재정 회로(42)는 클록 신호(CLK)의 상승 에지에 동기하여 기록 신호(WRP)를 수신하고, 클록 신호(CLK)의 하강 에지에 동기하여 리프레시 신호(SRFP)를 수신한다. 기록 신호(WRP) 및 리프레시 신호(SRFP)의 공급이 항상 반 클록 이격되기 때문에, 재정 회로(42)는 간단한 회로로 우선 순위를 확실하게 결정할 수 있다.
어드레스 레지스터(44)는 재정 회로(42)의 출력에 기초하여 내부 어드레스 신호(ADR19-1) 또는 리프레시 어드레스 신호(REFAD) 중 어느 것을 내부 어드레스 신호(IADR)로서 출력한다.
상태 제어 회로(46)는 대응하는 판독 블록 신호(RDBLK) 또는 대응하는 리프레시 블록 신호(REFBLK)를 수신하고 있을 때에, 각각 판독 신호(RDP) 또는 리프레시 신호(SRFP)가 수신 가능하게 된다. 예컨대, 메모리 블록(BLK0)의 상태 제어 회로(46)는 논리 "0"을 나타내는 판독 블록 신호(RDBLK)를 수신하고 있을 때에, 판독 신호(RDP)에 응답하여 판독 동작을 실행하기 위한 제어 신호를 타이밍 신호 생성 회로(48)에 출력한다. 이 때, 메모리 블록(BLK1-2)의 상태 제어 회로(46)는 판독 신호(RDP)를 수신하더라도 동작하지 않는다. 또한, 메모리 블록(BLK0)의 상태 제어 회로(46)는 논리 "0"을 나타내는 리프레시 블록 신호(REFBLK)를 수신하고 있을 때에, 리프레시 신호(SRFP)에 응답하여 리프레시 동작을 실행하기 위한 제어 신호를 타이밍 신호 생성 회로(48)에 출력한다. 이 때, 메모리 블록(BLK1-2)의 상태 제어 회로(46)는 리프레시 신호(SRFP)를 수신하더라도 동작하지 않는다.
상태 제어 회로(46)는 기록 신호(WRP)에 응답하여 기록 동작을 실행하기 위한 제어 신호를 타이밍 신호 생성 회로(48)에 출력한다. 단, 기록 신호(WRP)를 수신한 메모리 블록(BLK)이 리프레시 블록일 때, 재정 회로(42)에 따라서 기록 동작 및 리프레시 동작의 실행 순서가 결정된다.
또한, 전술한 판독 제어부(300)의 동작에 의해, 동일한 논리의 판독 블록 신호(RDBLK)와 리프레시 블록 신호(REFBLK)가 출력되는 일은 없다. 이 때문에, 판독 블록 신호(RDBLK)를 수신하고 있는 메모리 블록(BLK)은 판독 동작 또는 기록 동작을 실행하는 판독 블록으로서 동작하고, 리프레시 블록 신호(REFBLK)를 수신하고 있는 메모리 블록(BLK)은 리프레시 동작 또는 기록 동작을 실행하는 리프레시 블록으로서 동작한다.
타이밍 신호 생성 회로(48)는 상태 제어 회로(46)로부터의 제어 신호에 따라서 판독 동작, 기록 동작 및 리프레시 동작 중 어느 것을 실행하기 위한 타이밍 신호(TMG2)를 메모리부(DQA, DQB, DQC, DQD)에 출력한다. 또한, 타이밍 신호 생성 회로(46)는 리프레시 동작 완료에서부터 소정의 기간 후에 리프레시 종료 신호(REFEND)를 출력한다.
각 메모리부(DQA, DQB, DQC, DQD)는 기록 버퍼(WBUF), 기록 앰프(WAMP), 판독 앰프(RAMP), 메모리 코어(M), 워드 디코더(WDEC) 및 칼럼 디코더(CDEC)를 갖고 있다. 기록 버퍼(WBUF)는 기록 데이터 버스선(WDB) 상의 기록 데이터를 기록 앰프(WAMP)에 전달한다. 기록 앰프(WAMP)는 기록 데이터를 데이터 버스선(DB)을 통해 메모리 코어(M)에 출력한다. 판독 앰프(RAMP)는 메모리 코어(M)로부터의 판독 데이터를 증폭하여, 판독 데이터 버스선(RDB)에 출력한다.
메모리 코어(M)는 매트릭스형으로 배치된 복수의 휘발성 메모리 셀(MC)(동적 메모리 셀)과, 이 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL)과, 이 비트선(BL)에 접속된 복수의 센스 앰프(SA)를 갖고 있다. 메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택에 의해 판독 동작, 기록 동작 및 리프레시 동작 중 어느 것이 실행된다. 메모리 코어(28)는 판독 동작, 기록 동작 및 리프레시 동작 중 어느 것을 실행한 후, 비트선(BL)을 소정의 전압으로 리셋하는 프리차지 동작을 실행한다. 프리차지 동작은 외부 명령을 받는 일이 없이 자동적으로 실행된다.
도 3은 의사 SRAM의 동작 개요를 나타내고 있다.
도 1에 도시한 리프레시 블록 카운터(22)가 출력하는 리프레시 블록 신호(REFBLK)에 대응하는 메모리 블록(이 예에서는 BLK2)은 기록 동작 및 리프레시 동작을 실행하는 리프레시 블록으로서 동작한다. 리프레시 블록을 제외한 메모리 블록(이 예에서는 BLK0-1)은 판독 명령이 공급될 때마다 기록 동작 및 판독 동작을 실행하는 판독 블록으로서 교대로 동작한다.
기록 동작에 있어서, 기록 명령과 함께 공급되는 기록 데이터는 모든 메모리 블록(BLK0-2)에 기록된다. 동일한 데이터를 모든 메모리 블록(BLK0-2)에 기록함으로써, 판독 동작은 항상 메모리 블록(BLK0-2) 중의 어느 것을 사용하여 실행할 수 있게 된다.
판독 동작에 있어서, 메모리 블록(BLK0-1)은 판독 명령에 응답하여 교대로 판독 블록으로서 동작하여, 판독 데이터를 출력한다. 메모리 블록(BLK0-1)을 중복하여 동작시킴으로써, 판독 명령의 공급 간격(타이밍 사양)인 랜덤 판독 사이클 시간 tRC(EXT)를 단축할 수 있다. 이 결과, 판독 데이터의 데이터 전송 속도를 향상시킬 수 있다.
도 4는 제1 실시예의 동작을 나타내고 있다. 도면에서, 그물형의 망점이 들어간 메모리 블록(BLK)은 리프레시 블록임을 나타내고 있다.
이 의사 SRAM에서는 기록 명령(WR)의 공급 간격인 외부 기록 사이클 tWC(EXT)(=랜덤 기록 사이클 시간)은 3 클록 사이클로 설정되고, 메모리 블록(BLK)의 기록 동작 시간인 내부 기록 사이클 tWC(INT)는 2 클록 사이클로 동작하도록 설계되어 있다. 판독 명령(RD)의 공급 간격인 외부 판독 사이클 tRC(EXT)는 1 클록 사이클로 설정되고, 메모리 블록(BLK)의 판독 동작 시간인 내부 판독 사이클 tRC(INT)는 2 클록 사이클로 동작하도록 설계되어 있다. 또한, 리프레시 동작에 필요한 메모리 블록(BLK)의 동작 시간은 판독 동작과 동일한 2 클록 사이클이 되도록 설계되어 있다.
우선, 1번째 클록 신호(CLK)에 동기하여 기록 명령(WR0)이 공급되어, 도 1에 도시한 명령 래치/디코더(12)는 기록 신호(WRP)를 출력한다(도 4(a)). 2번째 클록 신호(CLK)의 상승 에지 및 하강 에지에 각각 동기하여 기록 데이터(도면에서 까맣게 칠한 데이터)가 공급된다(도 4(b)). 직렬의 기록 데이터는 직렬 병렬 변환 회로(32)에 의해 병렬 데이터로 변환된다. 메모리 블록(BLK0-2)은 모두 유휴 상태에 있다. 이 때문에, 메모리 블록(BLK0-2)은 기록 명령(WR)의 공급에서부터 1 클록 후에 기록 동작(WR0)을 개시한다(도 4(c)).
기록 동작을 기록 명령(WR)의 공급에서부터 1 클록 후에 개시함으로써, 데이터의 수신 및 판독 동작 직후에 기록 명령(WR)이 공급되었을 때의 동작이 제어하기 쉽게 된다. 이 때문에, 회로의 타이밍 여유를 향상시킬 수 있어, 클록 주기를 높게 할 수 있다. 이 결과, 데이터 전송 속도를 향상시킬 수 있다.
기록 동작(WR0) 중에, 리프레시 타이머(16)는 리프레시 요구 신호(RREQ)를 출력한다(도 4(d)). 리프레시 발생 회로(18)가 리프레시 요구 신호(RREQ)에 응답하여, 클록 신호(CLK)의 하강 에지에 동기하여 리프레시 신호(SRFP)를 출력한다(도 4(e)). 리프레시 블록으로서 동작하고 있는 메모리 블록(BLK2)의 상태 제어 회로(46)는 리프레시 신호(SRFP)를 래치하여, 재정 회로(42)로부터 허가를 받을 때까지 리프레시 신호(SRFP)를 유지한다. 또한, 리프레시 블록이 아닌 메모리 블록(BLK0-1)의 상태 제어 회로(46)는 리프레시 신호(SRFP)를 수신하지 않는다.
도 2에 도시한 재정 회로(42)는 기록 동작(WR0)의 완료에 맞춰 어드레스 레지스터(44) 및 상태 제어 회로(46)에 리프레시 동작을 허가하기 위한 제어 신호를 출력한다. 어드레스 레지스터(44)는 리프레시 어드레스 신호(REFADR)를 내부 어드레스 신호(IADR)로서 출력한다. 메모리 블록(BLK2)의 상태 제어 회로(46)는 재정 회로(42)로부터의 제어 신호를 수신하여 타이밍 신호 생성 회로(48)에 리프레시 동작을 실행시키기 위한 제어 신호를 출력한다. 그리고, 메모리 블록(BLK2)은 기록 동작(WR0)에 이어 리프레시 동작(REF)을 실행한다(도 4(f)).
다음에, 4번째의 클록 신호(CLK)에 동기하여 기록 명령(WR1)이 공급되어, 기록 신호(WRP)가 출력된다(도 4(g)). 메모리 블록(BLK0-1)은 유휴 상태에 있기 때문에, 기록 명령(WR1)의 공급에서부터 1 클록 후에 기록 동작(WR1)을 개시한다(도 4(h)). 메모리 블록(BLK2)은 리프레시 동작(REF)을 실행하고 있다. 이 때문에, 메모리 블록(BLK2)의 상태 제어 회로(46)는 기록 신호(WRP)를 래치하여, 재정 회로(42)로부터 허가를 받을 때까지 기록 신호(WRP)를 유지한다. 그리고, 메모리 블록(BLK2)은 리프레시 동작의 완료 후에, 기록 동작(WR1)을 실행한다(도 4(i)).
이와 같이, 본 발명에서는, 리프레시 동작(REF)이 의사 SRAM의 외부로부터 인식되는 일이 없이 기록 동작 동안에 실행된다. 기록 명령(WR)이 연속해서 공급되는 경우, 리프레시 동작(REF)을 실행하는 메모리 블록(BLK)의 기록 동작은 일시적으로 지연된다. 그러나, 외부 기록 사이클 tWC(EXT)는 내부 기록 사이클 tWC(INT)보다 1 클록 사이클 만큼 길기 때문에, 기록 동작의 지연은 회복된다. 즉, 이 실시예에서는 2회의 외부 기록 사이클 tWC(EXT) 기간(6 클록 사이클)에 2회의 기록 동작과 1회의 리프레시 동작을 실행함으로써, 외부에 대하여 리프레시 동작을 숨기는 것을 가능하게 하고 있다.
다음에, 7번째의 클록 신호(CLK)에 동기하여 기록 명령(WR2)이 공급된다. 메모리 블록(BLK0-2)은 유휴 상태에 있기 때문에, 기록 명령(WR2)의 공급에서부터 1 클록 후에 기록 동작(WR2)을 개시한다(도 4(j)).
리프레시 동작(REF)의 완료에서부터 소정의 시간 후에 리프레시 종료 신호(REFEND)가 출력된다(도 4(k)). 타이밍 신호 생성 회로(48)는 리프레시 동작(REF)에 의한 기록 동작(이 예에서는, 메모리 블록(BLK2)의 WR1, WR2)의 지연이 회복된 후에, 리프레시 종료 신호(REFEND)를 출력한다.
리프레시 블록 카운터(22)는 리프레시 종료 신호(REFEND)에 응답하여 리프레시 블록 신호(REFBLK)의 논리치를 갱신한다. 즉, 리프레시 블록 신호(REFBLK)의 논리치는 "2" 로부터 "0" 으로 된다(도 4(l) ). 그리고, 리프레시 블록 신호(REFBLK)의 논리치가 변화된 다음 클록 신호(CLK)의 상승 에지에 동기하여, 메모리 블록(BLK0)은 리프레시 블록으로 된다. 이 때문에, 다음에 리프레시 요구 신호(RREQ)가 발생했을 때, 메모리 블록(BLK0)의 리프레시 동작이 실행된다. 리프레시 동작(REF)의 완료 후에 리프레시 블록을 변경함으로써, 다음 리프레시 동작이 실행되는 메모리 블록(BLK)에 대하여 판독 동작이 실행되는 것이 방지된다.
블록 디코더(26)는 리프레시 블록 신호(REFBLK)가 판독 블록 신호(RDBLK)에 일치했기 때문에, 카운트 신호(CNT)를 출력한다(도 4(m) ). 판독 블록 카운터(24)는 카운트 신호(CNT)에 동기하여 카운터를 "-1" 만큼 갱신하여, 판독 카운트 신호(RDC)로서 출력한다. 블록 디코더(26)는 판독 카운트 신호(RDC)를 판독 블록 신호(RDBLK)로서 출력한다(도 4(n)). 판독 제어부(300)의 동작에 의해 리프레시 동작을 실행하는 리프레시 블록과, 판독 동작을 실행하는 판독 블록이 일치하는 것이 방지된다.
이어서, 10번째의 클록 신호(CLK)에 동기하여 판독 명령(RD0)이 공급되어, 판독 신호(RDP)가 출력된다(도 4(o)). 판독 블록으로서 동작하고 있는 메모리 블록(BLK2)의 상태 제어 회로(46)는 판독 신호(RDP)에 응답하여 판독 동작을 실행하기 위한 제어 신호를 타이밍 신호 생성 회로(48)에 출력한다. 그리고, 메모리 블록(BLK2)은 기록 동작(WR2)에 이어 판독 동작(RD0)을 실행한다(도 4(p)). 본 실시예에서는 판독 명령(RD)을 기록 명령(WR) 후부터 3 클록 사이클 후에 공급하는 타이밍 사양으로 하고 있기 때문에, 메모리 블록(BLK)은 판독 명령(RD)를 받았을 때에 항상 대기 상태(유휴 상태)로 되고 있다. 이 때문에, 판독 동작을 항상 판독 명령(RD)에 동기하여 실행할 수 있다.
또한, 판독 블록이 아닌 메모리 블록(BLK0-1)의 상태 제어 회로(46)는 판독 신호(RDP)를 수신하지 않는다. 블록 디코더(26)는 판독 신호(RDP)에 동기하여 카운트 신호(CNT)를 출력한다(도 4(q)). 그리고, 판독 블록 신호(RDBLK)가 "2" 에서 "1"로 변화된다(도 4(r)).
판독 명령(RD0)으로부터 1 클록 후인 10번째의 클록 신호(CLK)에 동기하여 판독 명령(RD1)이 공급되어, 판독 신호(RDP)가 출력된다(도 4(s)). 판독 신호(RDP)의 출력시에, 판독 블록 신호(RDBLK)는 "1"을 나타내고 있다. 이 때문에, 메모리 블록(BLK1)이 판독 블록으로서 동작하여, 판독 동작(RD1)을 실행한다(도 4(t)).
이와 같이, 모든 메모리 블록(BLK0-2)에 동일한 데이터를 기록하여, 리프레시 뱅크를 제외한 2개의 메모리 블록(BLK1-2)을 사용하여 교대로 판독 동작(인터리브 판독 동작)을 실행함으로써, 외부 판독 사이클 tRC(EXT)는 내부 판독 명령 tRC(INT)의 2분의 1이 된다. 이 결과, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다. 리프레시 요구가 발생했을 때에는 판독 동작을 실행하지 않는 리프레시 뱅크에서 리프레시 동작을 실행한다. 이 때문에, 리프레시 동작이 판독 동작에 영향을 주는 것을 방지할 수 있다. 즉, 리프레시 동작이 액세스 시간에 영향을 주는 일은 없다.
판독 신호(RDP)에 동기하여 카운트 신호(CNT)가 출력되어(도 4(u)), 판독 블록 신호(RDBLK)는 "1" 에서 "0"으로 변화된다(도 4(v)). 또한, 판독 블록 신호(RDBLK)가 리프레시 블록 신호(REFBLK)에 일치하기 때문에, 카운트 신호(CNT)가 다시 출력되고(도 4(w)), 판독 블록 신호(RDBLK)는 "0" 에서 "2"로 변화된다(도 4(x)).
이 후, 12번째의 클록 신호(CLK)에 동기하여 판독 명령(RD2)이 공급되어, 판독 블록 신호(RDBLK)가 나타내는 메모리 블록(BLK2)에 의해서 판독 동작(RD2)이 실행된다(도 4(y)). 또, 판독 데이터는 판독 명령(RD)의 공급에서부터 2 클록 후의 클록 신호(CLK)의 상승 에지 및 하강 에지에 동기하여 순차적으로 출력된다(판독 레이턴시=2).
도 5는 제1 실시예의 동작의 다른 일례를 나타내고 있다. 이 예에서는, 판독 명령(RD)이 8회 연속해서 공급된 후에, 기록 명령(WR0)이 공급된다. 도 4와 동일한 동작에 대해서는 상세한 설명을 생략한다.
우선, 1번째에서부터 9번째의 클록 신호(CLK)에 동기하여 판독 명령(RD0-RD8)이 순차적으로 공급된다. 타이밍도의 개시에 있어서 리프레시 블록은 메모리 블록(BLK0)이기 때문에, 판독 동작(RD0-RD6)은 메모리 블록(BLK1-BLK2)을 사용하여 순차적으로 실행된다.
1번째의 클록 신호(CLK)의 하강 에지에 동기하여 리프레시 신호(SRFP)가 출력되어, 메모리 블록(BLK0)의 리프레시 동작(REF)이 실행된다. 판독 블록 신호(RDBLK)는 판독 신호(RDP)가 출력되었을 때 및 판독 블록 신호(RDBLK)와 리프레시 블록 신호(REFBLK)가 일치했을 때에 갱신된다.
7번째의 클록 신호(CLK)에 동기하여 리프레시 종료 신호(REFEND)가 출력되어, 리프레시 블록 신호(REFBLK)가 갱신되고, 리프레시 블록은 메모리 블록 BLK0에서 BLK1로 교대된다. 이 때문에, 판독 명령(RD7-RD8)에 대응하는 판독 동작(RD7-RD8)은 메모리 블록(BLK0, BLK2)을 사용하여 각각 실행된다.
다음에, 11번째의 클록 신호(CLK)에 동기하여 기록 명령(WR0)이 공급된다. 이 때, 메모리 블록(BLK0-BLK2)은 유휴 상태이기 때문에, 기록 명령(WR)의 공급에서부터 1 클록 후에 기록 동작(WR0)을 개시한다.
이상, 본 실시예에서는 리프레시 블록 카운터(22)에 의해 생성되는 리프레시 블록 신호(REFBLK)와, 판독 블록 카운터(24)에 의해 생성되는 판독 블록 신호(RDBLK)에 의해 리프레시 동작을 실행하는 리프레시 블록 및 판독 동작을 실행하는 판독 블록을 선택했다. 이 때문에, 리프레시 동작에 방해받는 일이 없이 판독 동작을 실행할 수 있다. 또한, 판독 동작을 실행할 수 있는 판독 블록을 판독 명령(RD)에 동기하여 순차적으로 교체함으로써, 복수의 메모리 블록이 다른 타이밍에 판독 동작을 중복하여 실행할 수 있게 했다. 이 때문에, 외부 판독 사이클 tRC(EXT)를 내부 판독 사이클 tRC(INT)보다 짧게 할 수 있어, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다. 특히, 리프레시 동작을 실행하기 위한 리프레시 요구를 내부에서 발생하는 의사 SRAM에 있어서, 판독 동작을 고속으로 실행할 수 있다.
명령에 응답하여 동작하는 리프레시 블록 카운터(22) 및 판독 블록 카운터(24)를 이용함으로써 리프레시 블록 및 판독 블록을 선택했기 때문에, 간단한 회로로 리프레시 동작 및 판독 동작을 실행하는 메모리 블록(BLK)을 선택할 수 있다.
메모리 블록(BLK)의 수를 내부 판독 사이클 tRC(INT) 동안에 공급할 수 있는 2개의 판독 명령의 수보다 하나 많이 형성했다. 이 때문에, 판독 명령(RD)이 연속 해서 공급된 경우에도, 대기 상태의 메모리 블록을 사용하여 리프레시 동작을 판독 동작에 영향을 주지 않고서 실행할 수 있다. 따라서, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
기록 명령(WR)에 응답하여 모든 메모리 블록(BLK)에 동일한 데이터를 기록했기 때문에, 판독 명령(RD)에 응답하는 판독 동작은 어떤 메모리 블록(BLK)에서도 실행할 수 있게 된다. 판독 명령(RD)에 응답하여 신속하게 판독 동작을 개시할 수 있기 때문에, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
기록 명령과 리프레시 명령이 경합했을 때에, 우선 순위를 결정하는 재정 회로(42)를 형성했기 때문에, 메모리 블록(BLK)의 오동작을 방지할 수 있다. 재정 회로(42)는 기록 신호(WRP)를 클록 신호(CLK)의 상승 에지에 동기하여 수신하고, 리프레시 신호(SRFP)를 클록 신호(CLK)의 하강 에지에 동기하여 수신했다. 외부로부터의 기록 명령과 내부에서 발생하는 리프레시 명령이 반드시 반 클록 이상 이격되어 수신되기 때문에, 명령의 우선 순위를 판정하는 제어를 용이하게 할 수 있다.
리프레시 동작(REF)을 실행하는 중에 기록 명령(WR)을 수신하였을 때, 리프레시 블록에 대해서 리프레시 동작(REF)의 완료 후에 기록 동작(WR)을 개시하고, 리프레시 블록을 제외한 메모리 블록(BLK)에 대해서 기록 명령(WR)에 동기하여 기록 동작(WR)을 개시하였다. 유휴 상태의 메모리 블록(BLK)에 대해서 기록 명령(WR)에 동기하여 기록 동작을 실행함으로써, 그 후에 공급되는 명령에 응답하는 메모리 동작을 고속으로 개시할 수 있다. 특히, 판독 명령(RD)에 응답하는 판독 동작(RD)을 고속으로 개시함으로써, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
외부 판독 사이클 tRC(EXT)를 외부 기록 사이클 tWC(EXT)보다 짧게 설정했기 때문에, 외부 판독 사이클 tRC(EXT)를 판독 동작시에 동작하는 회로에 맞춰 최적으로 설정할 수 있어, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
외부 기록 사이클 tWC(EXT)를 내부 기록 사이클 tWC(INT)보다 길게 설정했기 때문에, 리프레시 요구 신호(RREQ)가 발생했을 때에, 기록 동작(WR) 동안에 리프레시 동작(REF)을 실행할 수 있다. 이 결과, 리프레시 동작을 외부에서 인식하는 일이 없이 실행할 수 있다.
도 6은 본 발명의 반도체 메모리의 제2 실시예를 나타내고 있다. 제1 실시예에서 설명한 회로 ·신호와 동일한 회로 ·신호에 대해서는 동일한 참조 부호를 사용하여 나타내고 이들에 관한 상세한 설명을 생략한다.
이 실시예의 의사 SRAM은 데이터 버스 사용 효율을 향상시키기 위해서, 기록 명령에 대응하여 공급되는 기록 데이터를 다음 기록 명령의 공급시에 메모리 셀에 기록하는 "지연된 기록" 또는 "늦은 기록" 이라 칭하는 기능을 갖고 있다.
지연된 기록 기능을 실현하기 위해서, 의사 SRAM에는 제1 실시예의 데이터 입출력부(500) 대신에 데이터 입출력부(500A)가 형성되어 있다. 데이터 입출력부(500A)를 제외한 회로의 구성은 제1 실시예와 동일하다.
데이터 입출력부(500A)는 직렬 병렬 변환 회로(32)로부터 출력되는 기록 데이터를 데이터 래치(50)를 통해 기록 데이터 버스선(WDB)에 전달한다. 데이터 래치(50)는 기록 명령에 대응하여 공급된 기록 데이터를 일시 유지하여, 다음 기록 명령의 공급에 응답하여 기록 데이터 버스선(WDB)에 출력한다.
도 7은 제2 실시예의 동작을 나타내고 있다. 판독 명령(RD0-RD8)에 대응하는 동작은 제1 실시예(도 5)와 동일하기 때문에, 이에 대한 설명은 생략한다.
의사 SRAM은 지연된 기록 기능을 탑재함으로써, 판독 명령(RD8)을 수신한 직후의 클록 사이클에 기록 명령(WR0)을 수신할 수 있다. 기록 명령(WR0)에 대응하는 기록 데이터(도면에서 까맣게 칠한 데이터)는 기록 동작(WR0)이 개시된 후, 12번째의 클록 신호(CLK)의 상승 에지 및 하강 에지에 동기하여 순차적으로 공급된다(기록 레이턴시=2).
기록 동작(WR0)에서는, 도 6에 도시한 데이터 래치(50)에 유지되어 있는 전회의 기록 명령(도시하지 않음)에 대응하여 공급된 기록 데이터가 기록된다(지연된 기록 동작). 12번째의 클록 신호(CLK)에 동기하여 공급된 기록 데이터는 데이터 래치에 일시 유지되어, 다음 기록 명령에 대응하는 기록 동작에 의해서 기록된다.
이 실시예에서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 의사 SRAM에 지연된 기록 기능을 탑재했기 때문에, 판독 명령의 공급 후에 바로 기록 명령을 공급할 수 있어, 데이터의 버스 점유율을 향상시킬 수 있다.
도 8은 본 발명의 반도체 메모리의 제3 실시예에 있어서의 메모리 블록을 상세히 나타내고 있다. 제1 실시예에서 설명한 회로 ·신호와 동일한 회로 ·신호에 대해서는 동일한 부호를 사용하여 이에 대한 상세한 설명을 생략한다.
이 실시예의 의사 SRAM은 메모리 블록(BLK0-BLK2)의 상태 제어부(40A)가 제1 실시예의 메모리 블록(BLK0-BLK2)의 상태 제어 회로(40)와 상이하다. 그 밖의 구성 은 제1 실시예(도 1)와 동일하다. 또한, 이 실시예에서는 외부 기록 사이클 tWC(EXT)는 3 클록 사이클로 설정되고, 내부 기록 사이클 tWC(INT)는 2.5 클록 사이클로 동작하도록 설계되어 있다. 또한, 외부 판독 사이클 tRC(EXT)(=랜덤 판독 사이클 시간)는 1 클록 사이클로 설정되고, 내부 판독 사이클 tRC(INT)는 2 클록 사이클로 동작하도록 설계되어 있다. 리프레시 사이클은 2 클록 사이클로 동작하도록 설계되어 있다.
일반적으로, 기록 동작에 있어서, 메모리 셀(MC)에 유지되어 있는 데이터와 반대의 데이터를 기록하는 경우, 메모리 셀(MC)에서 판독되는 데이터를 반전할 필요가 있다. 이 때문에, 기록 동작은 판독 동작에 비해 시간이 걸린다. 본 실시예에서, 기록 동작은 판독 동작에 비해 0.5 클록의 여유가 있기 때문에, 기록 동작시에 동작하는 회로의 타이밍 설계가 용이하게 된다.
상태 제어부(40A)는 기록 명령에 응답하여 생성되는 기록 신호(WRP)와 판독 명령에 응답하여 생성되는 판독 신호(RDP)의 우선 순위를 결정하는 재정 회로(52)를 갖고 있다. 재정 회로(52)는 기록 신호(WRP)와 판독 신호(RDP)의 어느 쪽을 우선시킬지를 결정하여, 그 결과를 상태 제어 회로(46A)에 출력한다.
판독 블록으로서 동작하고 있는 메모리 블록(BLK)의 상태 제어 회로(46A)는 기록 신호(WRP)를 래치하여, 재정 회로(52)로부터의 허가를 받을 때까지 기록 신호(WRP)를 유지한다. 즉, 판독 동작이 실행 중이고, 기록 동작을 실행할 수 없을 때에는 판독 동작이 완료될 때까지 기록 신호(WRP)는 유지된다. 상태 제어 회로(46A)의 그 밖의 동작은 제1 실시예의 상태 제어 회로(46)와 동일하다.
타이밍 신호 생성 회로(48A)는 상태 제어 회로(46)로부터의 제어 신호에 따라서 판독 동작, 기록 동작 및 리프레시 동작 중 어느 것을 실행하기 위한 타이밍 신호(TMG2)를 메모리부(DQA, DQB, DQC, DQD)에 출력한다. 타이밍 신호(TMG2)는 내부 기록 사이클 tWC(INT), 내부 판독 사이클 tRC(INT) 및 리프레시 사이클이 각각 2.5 클록 사이클, 2 클록 사이클 및 2 클록 사이클이 되도록 출력된다.
또한, 내부 기록 사이클 tWC(INT)가 2.5 클록 사이클인 경우, 기록 동작의 개시 타이밍은 클록 신호(CLK)의 상승 에지 및 하강 에지의 어느 쪽에도 동기할 수 없어서는 안된다. 이 때문에, 타이밍 신호 생성 회로(48A)는 기록 동작에 필요한 타이밍 신호(TMG2)를 클록 신호(CLK)의 상승 에지 또는 하강 에지에 동기하여 출력한다.
도 9는 제3 실시예의 동작을 나타내고 있다.
이 실시예에서는 내부 기록 사이클 tWC(INT)가 2.5 클록 사이클이기 때문에, 기록 동작은 기록 명령(WR)의 공급으로부터 0.5 클록 후에 개시된다. 또한, 내부 기록 사이클 tWC(INT)가 제1 실시예보다 0.5 클록 만큼 길기 때문에, 리프레시 동작(REF)을 실행하는 메모리 블록(BLK)에 있어서, 기록 동작의 지연을 회복하는 데에는 시간이 걸린다. 판독 동작은 제1 실시예와 마찬가지로 판독 명령(RD)에 동기하여 실행된다.
또한, 판독 명령(RD3) 직후에 기록 명령(WR3)이 공급되었을 때, 판독 블록인 메모리 블록(BLK2)의 기록 동작(WR3)은 판독 동작(RD3)의 완료 후(재정 회로(52)로부터의 허가를 받은 후)에 실행된다. 기록 동작(WR3)이 실행될 때까지 기록 명령(WR3)에 대응하는 기록 신호(WRP)는 상태 제어 회로(46A)에 일시 유지된다.
이 실시예에서도 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 내부 기록 사이클 tWC(INT)를 내부 판독 사이클 tRC(INT)보다 0.5 클록 사이클 만큼 긴 2.5 클록 사이클로 설정했다. 이 때문에, 판독 동작에 비해 시간이 걸리는 기록 동작을 여유를 갖고 실행할 수 있다. 이 결과, 기록 동작시에 동작하는 회로의 타이밍 설계가 용이하게 된다.
또한, 전술한 실시예에서는 3개의 메모리 블록(BLK0-BLK2)의 하나를 리프레시 블록으로서 동작시키고, 나머지 2개의 메모리 블록으로 판독 동작을 교대로 중복하여 실행한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 4개의 메모리 블록(BLK)의 하나를 리프레시 블록으로서 동작시키고, 나머지의 3개의 메모리 블록(BLK)으로 판독 동작을 교대로 중복하여 실행하더라도 좋다. 이 경우, 3개의 메모리 블록(BLK)을 인터리브 동작시킴으로써, 외부 판독 사이클 tRC(EXT)를 내부 판독 사이클 tRC(INT)의 3분의 1로 할 수 있게 된다.
전술한 제3 실시예에서는 리프레시 사이클과 내부 판독 사이클 tRC(INT)를 함께 2 클록 사이클로 설정한 예에 대해서 설명하였다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 리프레시 사이클을 1.5 클록 사이클로 설정하고, 내부 판독 사이클 tRC(INT)를 2 클록 사이클로 설정하더라도 좋다.
이상의 실시예에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1) 메모리 셀을 갖고, 동일한 데이터를 기록하기 위해서 서로 동일한 어드레스 공간이 할당되고 있으며, 독립적으로 동작하는 복수의 메모리 블록과,
상기 메모리 셀을 리프레시하기 위한 리프레시 명령을 발생시키는 리프레시 발생 회로와,
상기 메모리 블록의 하나를, 상기 리프레시 명령에 응답하여 리프레시 동작을 실행하는 리프레시 블록으로서 선택하는 리프레시 제어부와,
상기 리프레시 블록을 제외한 상기 메모리 블록 중 하나를, 판독 명령에 응답하여 판독 동작을 실행하는 판독 블록으로서 선택하고, 상기 판독 블록이 판독 동작을 실행하는 중에, 새로운 판독 명령이 공급되었을 때, 상기 새로운 판독 명령에 응답하여 상기 리프레시 블록을 제외한 유휴 상태의 상기 메모리 블록의 하나를 판독 블록으로서 선택하는 판독 제어부를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 2) 부기 1에 기재한 반도체 메모리에 있어서,
상기 리프레시 제어부는 상기 리프레시 명령에 응답하여 카운트 동작하며, 상기 리프레시 블록을 나타내는 리프레시 블록 신호를 출력하는 리프레시 블록 카운터를 구비하고,
상기 판독 제어부는 상기 판독 명령에 응답하여 카운트 동작하며, 상기 판독 블록을 나타내는 판독 블록 신호를 출력하는 판독 블록 카운터를 구비하며,
상기 메모리 블록 중 상기 리프레시 블록 신호를 수신한 상기 메모리 블록의 하나는 상기 리프레시 블록으로서 상기 리프레시 명령에 응답하여 리프레시 동작을 개시하고,
상기 메모리 블록 중 상기 판독 블록 신호를 수신한 상기 메모리 블록의 하 나는 상기 판독 블록으로서 상기 판독 명령에 응답하여 판독 동작을 개시하는 것을 특징으로 하는 반도체 메모리.
(부기 3) 부기 2에 기재한 반도체 메모리에 있어서,
상기 판독 블록 카운터는 카운트 동작에 의해 상기 판독 블록 신호가 상기 리프레시 블록 신호와 일치했을 때, 양 블록 신호를 상이하게 하기 위해서 카운터를 갱신하는 것을 특징으로 하는 반도체 메모리.
(부기 4) 부기 3에 기재한 반도체 메모리에 있어서,
상기 판독 블록 카운터와 상기 리프레시 블록 카운터의 갱신 방향은 서로 반대인 것을 특징으로 하는 반도체 메모리.
(부기 5) 부기 1에 기재한 반도체 메모리에 있어서,
상기 메모리 블록의 수는 상기 메모리 블록이 1회의 판독 동작을 실행하기 위해서 필요한 내부 판독 사이클 동안에 공급할 수 있는 상기 판독 명령의 수보다 하나 많은 것을 특징으로 하는 반도체 메모리.
(부기 6) 부기 1에 기재한 반도체 메모리에 있어서,
리프레시하는 상기 메모리 셀을 나타내는 리프레시 어드레스를 생성하는 리프레시 어드레스 카운터를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 7) 부기 1에 기재한 반도체 메모리에 있어서,
기록 명령에 응답하여 모든 상기 메모리 블록에 동일한 데이터를 기록하기 위해서 기록 동작을 실행시키는 기록 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 8) 부기 7에 기재한 반도체 메모리에 있어서,
상기 리프레시 블록에 대해서 상기 기록 명령과 상기 리프레시 명령이 경합했을 때에, 명령의 접수 순으로 이들 명령에 따른 동작을 순차적으로 실행하는 재정 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 9) 부기 8에 기재한 반도체 메모리에 있어서,
내부 회로의 동작을 동기시키기 위한 클록 신호를 수신하는 클록 단자를 구비하고,
상기 재정 회로는 상기 클록 신호의 하강 에지 및 상승 에지 중 어느 한 쪽에 동기하여 상기 기록 명령을 수신하고, 상기 클록 신호의 하강 에지 및 상승 에지 중 나머지 다른 한 쪽에 동기하여 상기 리프레시 명령을 수신하는 것을 특징으로 하는 반도체 메모리.
(부기 10) 부기 7에 기재한 반도체 메모리에 있어서,
기록 제어 회로는 리프레시 동작을 실행하는 중에 상기 기록 명령을 수신했을 때, 상기 리프레시 블록에 대해서 리프레시 동작의 완료 후에 기록 동작을 개시하고, 상기 리프레시 블록을 제외한 상기 메모리 블록에 대해서 상기 기록 명령에 동기하여 상기 기록 동작을 개시하는 것을 특징으로 하는 반도체 메모리.
(부기 11) 부기 10에 기재한 반도체 메모리에 있어서,
상기 리프레시 블록의 기록 동작 중에 공급되는 상기 판독 명령에 응답하는 상기 판독 동작은 상기 리프레시 블록을 제외한 상기 메모리 블록의 하나에 의해 실행되는 것을 특징으로 하는 반도체 메모리.
(부기 12) 부기 7에 기재한 반도체 메모리에 있어서,
내부 회로의 동작을 동기시키기 위한 클록 신호를 수신하는 클록 단자를 구비하고,
상기 기록 제어 회로는 상기 기록 명령을 수신하고 나서 1 클록 후에 상기 메모리 블록에 기록 동작을 개시하는 것을 특징으로 하는 반도체 메모리.
(부기 13) 부기 7에 기재한 반도체 메모리에 있어서,
내부 회로의 동작을 동기시키기 위한 클록 신호를 수신하는 클록 단자와,
상기 판독 명령 및 상기 기록 명령을 상기 클록 신호의 하강 에지 및 상승 에지 중 어느 한 쪽에 동기하여 수신하는 명령 수신 회로를 구비하고,
상기 리프레시 발생 회로는 상기 클록 신호의 하강 에지 및 상승 에지 중 다른 한 쪽에 동기하여 상기 리프레시 명령을 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 14) 부기 7에 기재한 반도체 메모리에 있어서,
상기 판독 명령의 최소 공급 간격인 외부 판독 사이클은 상기 기록 명령의 최소 공급 간격인 외부 기록 사이클보다 짧게 설정되어 있는 것을 특징으로 하는 반도체 메모리.
(부기 15) 부기 7에 기재한 반도체 메모리에 있어서,
상기 기록 명령의 최소 공급 간격인 외부 기록 사이클은 상기 메모리 블록의 실제의 기록 동작 시간인 내부 기록 사이클보다 길게 설정되어 있는 것을 특징으로 하는 반도체 메모리.
(부기 16) 부기 15에 기재한 반도체 메모리에 있어서,
연속되는 n 회의 상기 외부 기록 사이클 동안에, n 회의 상기 기록 동작과 1회의 상기 리프레시 동작을 실행할 수 있는 것을 특징으로 하는 반도체 메모리.
(부기 17) 부기 7에 기재한 반도체 메모리에 있어서,
상기 메모리 블록의 실제의 판독 동작 시간인 내부 판독 사이클, 상기 메모리 블록의 실제의 기록 동작 시간인 내부 기록 사이클 및 상기 메모리 블록의 실제의 리프레시 동작 시간인 리프레시 사이클 중 어느 것은 다른 것과 상이한 것을 특징으로 하는 반도체 메모리.
(부기 18) 부기 7에 기재한 반도체 메모리에 있어서,
상기 메모리 블록의 실제의 판독 동작 시간인 내부 판독 사이클, 상기 메모리 블록의 실제의 기록 동작 시간인 내부 기록 사이클 및 상기 메모리 블록의 실제의 리프레시 동작 시간인 리프레시 사이클은 서로 다른 것을 특징으로 하는 반도체 메모리.
부기 3의 반도체 메모리에서는, 판독 블록 카운터는 카운트 동작에 의해 판독 블록 신호가 리프레시 블록 신호와 일치했을 때, 양쪽 블록 신호를 상이하게 하기 위해서 카운터를 갱신한다. 이 때문에, 하나의 메모리 블록이 판독 블록 및 리프레시 블록의 양쪽이 되는 것을 방지할 수 있다. 이 결과, 판독 동작이 리프레시 동작에 의해 지연되는 것을 방지할 수 있다. 또한, 메모리 블록의 오동작을 방지할 수 있다.
부기 4의 반도체 메모리에서는 판독 블록 카운터와 리프레시 블록 카운터의 갱신 방향은 서로 반대이다. 이 때문에, 카운터값의 한쪽이 카운터값의 다른 쪽을 뒤쫓는 것을 방지할 수 있어, 메모리 블록의 오동작을 방지할 수 있다.
부기 9의 반도체 메모리에서, 재정 회로는 클록 신호의 하강 에지 또는 하강 에지의 한쪽에 동기하여 기록 명령을 수신하고, 클록 신호의 하강 에지 또는 상기 하강 에지의 다른 쪽에 동기하여 리프레시 명령을 수신한다. 기록 명령과 리프레시 명령이 반 클록 이상 이격되어 수신되기 때문에, 명령의 우선 순위를 판정하는 제어 회로를 간단하게 형성할 수 있다.
이상, 본 발명에 대해 상세히 설명하였지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 벗어나지 않는 범위에서 변형 가능한 것은 분명하다.
청구항 1의 반도체 메모리에서, 복수의 메모리 블록은 다른 타이밍에 판독 동작을 중복하여 실행할 수 있다. 반도체 메모리는 내부 판독 사이클보다 짧은 간격으로 판독 명령을 수신할 수 있다. 즉, 외부로부터의 판독 명령에 고속으로 응답할 수 있다. 이 결과, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다. 특히, 리프레시 동작을 실행하기 위한 리프레시 요구를 내부에서 발생하는 반도체 메모리에 있어서, 판독 동작을 고속으로 실행할 수 있다. 또한, 판독 동작이 리프레시 동작에 의해 방해받는 것을 방지할 수 있다.
청구항 2의 반도체 메모리에서는, 명령에 응답하여 동작하는 카운터를 이용하여 리프레시 블록 및 판독 블록을 선택함으로써, 간단한 회로로 리프레시 동작 및 판독 동작을 실행하는 메모리 블록을 선택할 수 있다.
청구항 3의 반도체 메모리에서는, 리프레시 동작 때문에 판독 동작이 지연되는 것을 방지할 수 있어, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
청구항 4의 반도체 메모리에서는, 판독 명령에 응답하여 신속하게 판독 동작을 개시할 수 있어, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
청구항 5의 반도체 메모리에서는, 기록 명령과 리프레시 명령이 경합했을 때에, 메모리 블록의 오동작을 방지할 수 있다.
청구항 6의 반도체 메모리에서는, 명령에 응답하는 메모리 동작을 고속으로 개시할 수 있다. 특히, 판독 명령에 응답하는 판독 동작을 고속으로 개시할 수 있기 때문에, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
청구항 7의 반도체 메모리에서는, 외부로부터의 판독 명령 및 기록 명령과, 내부에서 발생하는 리프레시 명령과는 반드시 반 클록 이상 이격되어 내부 회로에 공급되기 때문에, 명령 우선 순위를 판정하는 제어를 용이하게 할 수 있다.
청구항 8의 반도체 메모리에서는, 외부 판독 사이클을 판독 동작시에 동작하는 회로에 맞춰 최적으로 설정할 수 있어, 판독 동작시의 데이터 전송 속도를 향상시킬 수 있다.
청구항 9 및 청구항 10의 반도체 메모리에서는, 리프레시 동작을 외부에서 인식하는 일이 없이 실행할 수 있다.
Claims (10)
- 메모리 셀을 갖고, 동일한 데이터를 기록하기 위해서 서로 동일한 어드레스 공간이 할당되어 있으며, 독립적으로 동작하는 복수의 메모리 블록과;상기 메모리 셀을 리프레시하기 위한 리프레시 명령을 발생시키는 리프레시 발생 회로와;상기 메모리 블록 중의 하나를, 상기 리프레시 명령에 응답하여 리프레시 동작을 실행하는 리프레시 블록으로서 선택하는 리프레시 제어부와;상기 리프레시 블록을 제외한 상기 메모리 블록 중의 하나를, 판독 명령에 응답하여 판독 동작을 실행하는 판독 블록으로서 선택하고, 상기 판독 블록이 판독 동작을 실행하는 중에 새로운 판독 명령이 공급되었을 때, 상기 새로운 판독 명령에 응답하여 상기 리프레시 블록을 제외한 유휴 상태의 상기 메모리 블록 중의 하나를 판독 블록으로서 선택하는 판독 제어부를 구비하고,상기 리프레시 제어부는 상기 리프레시 명령에 응답하여 카운트 동작하며, 상기 리프레시 블록을 나타내는 리프레시 블록 신호를 출력하는 리프레시 블록 카운터를 구비하고,상기 판독 제어부는 상기 판독 명령에 응답하여 카운트 동작하며, 상기 판독 블록을 나타내는 판독 블록 신호를 출력하는 판독 블록 카운터를 구비하며,상기 메모리 블록 중 상기 리프레시 블록 신호를 수신한 상기 메모리 블록의 하나는 상기 리프레시 블록으로서 상기 리프레시 명령에 응답하여 리프레시 동작을 개시하고,상기 메모리 블록 중 상기 판독 블록 신호를 수신한 상기 메모리 블록의 하나는 상기 판독 블록으로서 상기 판독 명령에 응답하여 판독 동작을 개시하는 것을 특징으로 하는 반도체 메모리.
- 삭제
- 제1항에 있어서,상기 메모리 블록의 수는 상기 메모리 블록이 1회의 판독 동작을 실행하기 위해서 필요한 내부 판독 사이클 동안에 공급할 수 있는 상기 판독 명령의 수보다 1개가 많은 것을 특징으로 하는 반도체 메모리.
- 제1항에 있어서,기록 명령에 응답하여 모든 상기 메모리 블록에 동일한 데이터를 기록하기 위해서 기록 동작을 실행시키는 기록 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
- 제4항에 있어서,상기 리프레시 블록에 대해서 상기 기록 명령과 상기 리프레시 명령이 경합 했을 때, 명령의 접수 순으로 이들 명령에 따른 동작을 순차적으로 실행하는 재정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
- 제4항에 있어서,기록 제어 회로는 리프레시 동작을 실행하는 중에 상기 기록 명령을 수신하였을 때, 상기 리프레시 블록에 대해서 리프레시 동작의 완료 후에 기록 동작을 개시하고, 상기 리프레시 블록을 제외한 상기 메모리 블록에 대해서 상기 기록 명령에 동기하여 상기 기록 동작을 개시하는 것을 특징으로 하는 반도체 메모리.
- 제4항에 있어서,내부 회로의 동작을 동기시키기 위한 클록 신호를 수신하는 클록 단자와,상기 판독 명령 및 상기 기록 명령을 상기 클록 신호의 하강 에지 및 상승 에지 중 어느 한 쪽에 동기하여 수신하는 명령 수신 회로를 구비하고,상기 리프레시 발생 회로는 상기 클록 신호의 하강 에지 및 상승 에지 중 나머지 다른 한 쪽에 동기하여 상기 리프레시 명령을 출력하는 것을 특징으로 하는 반도체 메모리.
- 제4항에 있어서,상기 판독 명령의 최소 공급 간격인 외부 판독 사이클은 상기 기록 명령의 최소 공급 간격인 외부 기록 사이클보다 짧게 설정되어 있는 것을 특징으로 하는 반도체 메모리.
- 제4항에 있어서,상기 기록 명령의 최소 공급 간격인 외부 기록 사이클은 상기 메모리 블록의 실제의 기록 동작 시간인 내부 기록 사이클보다 길게 설정되어 있는 것을 특징으로 하는 반도체 메모리.
- 제9항에 있어서,연속되는 n 회의 상기 외부 기록 사이클 동안에, n 회의 상기 기록 동작과 1회의 상기 리프레시 동작을 실행할 수 있는 것을 특징으로 하는 반도체 메모리.
Applications Claiming Priority (2)
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