JPH04170789A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は、高速ダイナミック型ランダムアクセスメモリ
（ＤＲＡＭ）の回路構成に関する。

【従来の技術】

従来、情報処理機器の安価で大容量の半導体記憶装置と
して特開昭６１−１４２５９４に開示されている読出し
回路を備えたＤＲＡＭが使われている。 ［発明が解決しようとする課題］ 従来のＤＲＡＭの読出しでは通常、アクセス時間の２倍
のサイクル時間を要する。このためＤＲＡＭはアクセス
時間とサイクル時間とを等しくできるスタティック形ラ
ンダムアクセスメモリ（ＳＲＡＭ）と比べて、最近の情
報処理機器の高速化には適応出来ないようになってきて
いる。 このように、ＤＲＡＭにおいてアクセス時間の２倍のサ
イクル時間を要する理由は、■サイクル毎に再書込みを
行わなければならず、これに時間がかかるためである。 第１１図に従来のＤＲＡＭのメモリセルアレーの回路図
、第１２図にこの１サイクルの動作波形を示す。１サイ
クルでは、まず、メモリセルがワード線の立上りにより
選択されると、予め１／２ＶＤにプリチャージされたデ
ータ線対に微小信号電圧が発生する。この時、セル内の
情報は破壊される。次に、データ線対の微小信号をセル
の蓄積電圧ＶＤまで増幅し再びセルに最初と同じ情報を
再書込みする。この動作と並行して第１１図には明示さ
れていないが、出力端子Ｄｏｕｔに読出し出力が現われ
る。これには大振幅のデータ線対信号電圧は必要ない。 例えば特開昭６１−１４２５９４に開示されている回路
構成を用いれば、データ線対の微小信号のみで行うこと
ができる。再書込みが終ったあとデータ線対は次のサイ
クルに備えて１／２ＶＤにプリチャージされる。 以上のサイクルにおいては、微小なデータ線対の信号を
大振幅のセル蓄積電圧まで増幅しなければならない。こ
の増幅は、−本のワード線に接続される全メモリセルに
対して同時に行う必要があるため駆動信号線ＰＰ、ＰＮ
の配線抵抗遅延により遅くなること、さらにすべてのデ
ータ線対を１／２ＶＤまでプリチャージしなければなら
ないことによってサイクル時間はアクセス時間の２倍程
度に増大する。 本発明の目的は、アクセスとサイクルに要する時間がほ
ぼ等しくできる高速性能を備えたメモリ装置を提供する
ことにある。

【課題を解決するための手段】

上記課題は以下の構成とすることで解決できる。 同一チップ上に同一番地に同一情報を書き込んだ同一容
量のメモリセルアレーを２組設け、最初に片方を読出し
、このメモリセルの再書込み及びプリチャージ中に他方
を読出し、この他方のメモリセルの再書込み及びプリチ
ャージ中に最初のメモリセルアレーから読出しを行い、
以下これを繰り返す。

【作用】

本発明の構成によれば、片方のメモリセルアレーの再書
き込み及びプリチャージを行いながら他方のメモリセル
アレーから読出すことができるため、サイクル時間をア
クセス時間と同じにまで高速化できる。

【実施例】

以下、図面を用いて本発明を説明する。 第１図は本発明の第１の実施例を示す図であり、第２図
はこの動作を説明する図である。第１図において、Ａ１
〜Ａｎはアドレス入力、／Ｃ３はチップ選択信号入力、
／○Ｅは呂カイネイブル信号人力、／ＷＥは書込みイネ
イブル信号入力、Ｄｔｎはデータ信号入力である。ＡＲ
ＡＹｌ及びＡＲＡＹ２は、同一チップ上にあり、同一番
地に同一情報が書き込まれた同一容量のメモリセルアレ
ーである。ＡＢはアドレスバッファであり、ＤＥＣ／Ｄ
ＲＶはデコーダ及びドライバである。ｃｃは、制御パル
ス発生回路であり、ＯＵＴは出方回路である。各メモリ
セルアレーにおいてＭＳＩ、ＭＳ２はメモリセル、ＳＡ
Ｉ、ＳＡ２は読出しアンプ、Ｗｌ、Ｗ２はワード線、Ｄ
Ｉ、／ＤＩ、Ｄ２．／Ｄ２はデータ線、ＹＳＲＩ、ＹＳ
Ｒ２は読出し用列選択信号線、ＹＳＷＩ、ＹＳＷ２は書
込み用列選択信号線である。また、ＤＩ、／ＤＩは書込
み用の信号線である。 さて、第２図に示すように／Ｃ８が低レベルになりこの
チップが選択されると、この時のアドレス信号によって
まずＡＲＡＹｌ内のメモリセルが選択される。Ｗｌが選
択され、データ線対Ｄ１゜／Ｄｉにセルの情報による微
小信号が現われる。 この微小信号によって、Ｄ　ＯＵＴに出力信号０１が］
Ｕわれる。ＤＩ、／Ｄｉでは再書込みのために大振幅ま
での増幅が行われる。ここでＤ　０ＩＪＴが現われると
、図に示すように、まだＤＩ、／ＤＩでは再書込みが行
われているが、っぎのアドレスを読み込む。 これが可能なように、本発明では、同一チップ上にＡＲ
ＡＹｌと同一番地に同一情報を書込んだ同一容量のメモ
リセルアレーＡＲＡＹ２を設けている。この２回目のア
ドレス読込みではＡＲＡＹ２が選択されるようにする。 こうすれば、たとえ同一番地を読出しても再書込みに邪
魔されることなくアクセスが可能となる。すなわち、ｗ
２が選択され、Ｄ２．／Ｄ２に読出し信号電圧が現われ
る。これによって、ＤｏｕＴには出力信号０２が現われ
る。この時、次のアドレスの読込みが可能となり、ここ
でＡＲＡＹｌを今度は選択すれば、ＤｏｌＪＴに０３を
発生することができる。以下、同様にＡＲＡＹＩとＡＲ
ＡＹ２とで交互に読出し、再書き込み及びプリチャージ
とを並行して繰り返していく。 以上述べたように、本発明を用いればＡＲＡＹｌの再書
込み中に全く同一のＡＲＡＹ２を読出すために、サイク
ル時間をアクセス時間と等しいまでに高速化することが
できる。 第３図は書込み時の動作を示す図である。／ＷＥが低レ
ベルになると、アドレスで指定された両メモリセルアレ
ーの番地に同一情報を書込む。この時は、点線で示した
ように書き込みたいメモリセルと同じワード線に接続さ
れる他のメモリセルでは再書込みが行われるため通常Ｄ
ＲＡＭと同じ動作となる。 以下、本発明を実現するために必要な回路の実施例につ
いて述べる。 第４図は、本発明を実現するために必要な回路ブロック
の構成を示したものである。各回路ブロックの具体的な
実施例は後述する。ＡＢＯ〜ＡＢｍ、ＡＢｎはアドレス
バッファであり、Ｃ８ＢはＣＳバッファ、ＷＥＢはＷＥ
バッファ、○ＥＢは○Ｅバッファであり、各バッファは
、ＥＣＬ又はＴＴＬインタフェースの入力回路ＡＢＵＦ
とレベル変換回路ＣＮＶとからなる。○ＭＣは通常ＤＲ
ＡＭモードと高速サイクルモードとを切り換えるための
信号を発生する回路であり、ＴＰＯ，ＧＰ。 ＡＤＣは高速サイクルモードでＡＲＡＹＩ、ＡＲＡＹ２
の切り換え信号ＭＳＩ、ＭＳ２を発生する回路であり、
ＤＰＧはワードドライバ制御信号／ＸＤＰＨの発生回路
であり、Ｃ８ＧははＡＤＣ制御信号ＣＧＩの発生回路で
あり、ｗｃは書込み回路である。他は、第１図と同様で
ある。 第５図は、第４図の動作を説明するための図である。通
常ＤＲＡＭモードでは、アドレス信号Ａ、をサブアレー
ＡＲＡＹＩとＡＲＡＹ２の切り換えのために用いる。／
Ｃ８が低レベルになると、その時のアドレス信号が読み
込まれ例えばＡＲＡＹｌのワード線Ｗ１が選択され、Ｄ
ｉ、／Ｄｉに読出し信号が発生し、再書込みが行われる
。この後、／Ｃ８が高レベルとなり、ワード線のリセッ
ト及びデータ線対のプリチャージが行われる。次に、／
Ｃ８が低レベルとなった時、Ａ、が切り換わったとする
と、今度はＡＲＡＹ２が選ばれることとなる。例えば、
ｗ２が選択され、Ｄ２．／Ｄ２に読出し信号が発生し、
再書込みが行われる。 この後、／Ｃ８が再び高レベルとなり、ワード線のリセ
ット及びデータ線対のプリチャージが行われる。 さて、本発明の高速サイクルモードでは以下のようにな
る。このモードに切り換えるには後述するようにＡｆｉ
を通常の低レベルより低い電位にする。本発明では同一
容量のアレーが二つ必要であるため、外部アドレス信号
は通常ＤＲＡＭモードに対して一つ少なくてよい。Ａｎ
が通常の信号のレベルより低い電位になると、高速サイ
クルモードとなり、アドレス信号Ａｉ（ｉ＝０”ｍ）の
切り換えに応じて、２つのクロックＭＳＩ、ＭＳ２を発
生する。２つのクロックは図に示すように半周期だけ位
相が異なっており、例えばＭＳＩをＡＲＡＹｌ用のクロ
ックに、ＭＳ２をＡＲＡＹ２用のクロックに用いる。こ
れによって、片方の再書込み及びプリチャージと並行し
て他方の読出しを行なうことができるようになる。 以下、この動作を実現するための回路の実施例について
述べる。なお、第５図のように、Ａｉの切り換えでＭＳ
Ｉ、ＭＳ２を発生させる方式を例に述べるが、／Ｃ８を
Ａｉと同期して変化させて、／Ｃ８だけからＭｓ１２Ｍ
ｓ２を発生させる回路方式を採ることもできる。 第６図は、アドレス信号が切り換わる毎に、ＡＲＡＹＩ
、ＡＲＡＹ２とを交互に切り換えるための信号の発生回
路を示したものである。ＡＢはアドレスバッファであり
、ＥＣＬ又はＴＴＬインタフェースの入力回路ＡＢＵＦ
とレベル変換回路ＣＮＶとからなる。Ｔ　Ｐ　ＧはＣＮ
Ｖで発生された信号によってアドレスバッファが切り換
わるごとに短い矩形波を発生する回路であり、ＴＰＯは
アドレスバッファ毎にある。ＧＰはＳＴＩ〜ＳＴｍのど
れ力）一つでも正極性パルスが発生すると負極性パルス
をＣＴに発生する回路である。 ＡＤＣはＣＴに負極性パルスが現われる毎に、出力ＭＳ
Ｉが高レベルから低レベル、低レベルから高レベルに切
り換わる回路である。ＭＳ２にはＭＳＩの逆相の信号が
発生する。Ｃ５Ｏ，Ｃ５Ｉは通常、ＤＲＡＭモードでＭ
ＳＩ、ＭＳ２を高レベルにすると共に、Ｃ８Ｉは本発明
のモードに切り換わった最初のサイクルの一定期間ＭＳ
Ｉのみを動作させ、ＭＳ２を動作させないための信号で
ある。 この様な構成にすれば、第７図に示すようなＭＳｌ及び
ＭＳ２を発生することができ１例えば、ＭＳＩをＡＲＡ
Ｙｌ用のクロックとして、ＭＳ２をＡＲＡＹ２用のクロ
ックとして用いれば第２図に示した動作を行わせること
ができる。前述のようにＭＳＩ、ＭＳ２をチップ外部か
ら印加した信号例えば／Ｃ８から発生させてもよい。 さて、本発明を用いれば、同一内容の二つのサブアレー
でメモリを構成することによりサイクル時間をアクセス
時間と等しいまでに高速化できる。 このため、メモリセルの個数が同じである時、従来のＤ
ＲＡＭの１７２の容量となってしまう。そこで、第４図
、第５図で説明したようにサイクル時間がアクセス時間
の２倍の通常ＤＲＡＭモードと、容量が１／２になるか
わりにサイクル時間がアクセス時間と等しい高速サイク
ルモードとを切り換える構成にする。こうすると、従来
のＤＲＡＭに本発明を組み込むことができ、使用者の用
途に合わせて選べるので生産品種数を増加させることが
なく、よって現在のＤＲＡＭの低価格を維持したまま容
量は１／２になるがサイクル時間がアクセス時間に等し
いＤＲＡＭを供給することができる。こうすれば、サイ
クル時間がアクセス時間に等しいが同一加工寸法ではＤ
ＲＡＭの１／４の容量のＳＲＡＭに対して本発明は有利
となる。 このため、通常ＤＲＡＭモードでは第１図又は第４図に
示したようにマットを二つに分け、この二つのマットを
アドレス信号Ａｎで切り換えてひとつとして用い、高速
サイクルモードでは二つのマットをこれまで述べてきた
ように用いれば、本発明を通常のＤＲＡＭに組み込むこ
とができる。 第８図にこの二つのモードの切り換え信号ＳＤＣの発生
回路を示す。アドレス信号Ａｎを通常のＤＲＡＭモード
で第１図のＡＲＡＹｌ及びＡＲＡＹ２に対応するマット
を選択するためのアドレス信号であるとする。これに通
常の入力信号を入力するか或いはこれと異なる信号を入
力するかによって、切り換え信号ＳＤＣを発生する。こ
のＳＤＣの信号で切り換える方法は第１０図に示す。 さて、第９図に示すように１．アドレス信号Ａｎの入力
信号レベルが通常の電圧であると、ＤＲＡＭは従来どお
りの動作をする。この時、ＣＭＯＳ回路Ｃ１の出力Ｓ１
は低レベルに、ＣＭＯ３回路Ｃ２の出力／Ｓｌは高レベ
ルになっている。このため、ＳＤＣは高レベルである。 本発明のモードにはいるために、Ａｎを通常の信号レベ
ルよりも低い電圧に下げると、Ｃ１，Ｃ２が切り換わり
、Ｓｌが高レベルに、／ＳＬが低レベルとなる。こ−の
ためにＳＤＣは低レベルとなる。このようなＳＤＣの信
号を用い、第１０図に示すような構成をすれば従来ＤＲ
ＡＭモードと本発明のモードとを切り換えて用いること
ができる。 第１０図において、ＭＣＴｌ、ＭＣＴ２は、ＡＲＡＹＩ
、ＡＲＡＹ２の制御を従来ＤＲＡＭモードではＢｘｎ、
／Ｂｘｒｌによって、本発明のモートではＭＳＩ、ＭＳ
２によってと切り換える回路ブロックである。ＤＤＶｌ
はＡＲＡＹｌ用のデコーダ・ドライバ回路であり、ＤＤ
Ｖ２はＡＲＡＹ２用のデコーダ・ドライバ回路であり、
ＷＤはワードドライバである。ＭＣＴｌ、ＭＣＴ２にお
いて、Ｂｘｎ及び／ＢｘＩｌはＳＤＣと、ＭＳＩ、ＭＳ
２はＳＤＣの反転信号と論理積が取られる。通常ＤＲＡ
ＭのモードではＳＤＣが高レベルであるため、Ｂ　Ｘｎ
及び／ＢＸ、によってＡＲＡＹｌとＡＲＡＹ２の選択が
行われる。 一方、本発明のモードにはいると、ＳＤＣが低レベルと
なるためもはやＢ。及び／Ｂ、、によっては制御されず
、ＭＳＩ及びＭＳ２によって、ＡＲＡＹＩ及びＡＲＡＹ
２の制御が行われるようになる。ＷＥＩは第３図に示し
たように書込み時に両アレー同じ番地のセルを選択する
ため、ＭＣＴ　１　。 ＭＣＴ２の出力を書込み時に高レベルのするための信号
である。以上、第１０図の回路を用いれば。 従来ＤＲＡＭモードと本発明のモードとを切り換えて用
いることができる。 以上、第４図〜第１０図を用いることにより、通常のＤ
ＲＡＭのモードと本発明のモードとをひとつのアドレス
ピンに印加する電圧のみで選択することができる。これ
により、品種を増やさずに大量生産による低コストを保
ったままでサイクル時間がアクセス時間と等しいＤＲＡ
Ｍが可能となる。 【発明の効果１ 本発明を用いれば、同一チップ上に同一番地に同一情報
を書き込んだ同一容量のメモリセルアレーを２組設け、
片方のメモリセルの再書込み及びプリチャージ中に他方
の読出しができるため、サイクルをサイクル時間がアク
セス時間と等しいまでに高速化できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体装置の回路
ブロック図、第２図、第３図は本発明の実施例の半導体
装置の動作説明図、第４図は本発明を従来のＤＲＡＭと
共存させて実現した実施例の半導体装置の回路ブロック
図、第５図は第４図の回路の動作説明図、第６図は二つ
のアレーのクロック発生回路図、第７図は第６図の回路
の動作説明図、第８図は従来ＤＲＡＭモードと本発明の
動作モードの切り換え信号発生回路の回路図、第９図は
第８図の回路の動作説明図、第１０図は二つのモード及
び二つのアレーの切り換え回路の回路図、第１１及び第
１２図は従来例を示す回路ブロック図及びその動作説明
である。 符号の説明 ＡＲＡＹＩ、ＡＲＡＹ２・・・メモリセルアレー。 ＡＢ・・・アドレスピンァ、ＤＥＣ／ＤＲＶ・・・デコ
ーダ及びドライバ、ＣＣ・・・制御パルス発生回路、Ｗ
Ｃ・・・書込み回路、ＯＵＴ・・・出力回路、Ａｌ、Ａ
１１〜アドレス信号入力線、Ｃ８・・・チップ選択信号
入力線、ＯＥ・・・出力イネイブル信号入力信号線、Ｗ
Ｅ・・・書込みイネイブル信号入力信号線、Ｄｉｎ・・
・データ入力信号線、Ｗ１〜Ｗ２．Ｗ・・ワード線、Ｄ
ｉ、／Ｄｉ、Ｄ２．／Ｄ２・・・データ線、ＹＳＲｌ、
ＹＳＲ２・・・読出し用列選択線、ＹＳＷＩ、ＹＳＷ２
・・・書込み用列選択線、ＤＩ、／ＤＩ・・・書込第１
図 第２図 第３図 第４図 第５図 （り通常ＤＲＡＭモード （ｂ）高速サイクルモード 第６図 第７図 第８図 第９図 従来ＤＲよニーＦ　　−−−−一入−−−−−−−−−
−−−−−−一一−−−−−−−−−−−−−−本発明
のモード 第１Ｏ図

Claims (1)

1. 【特許請求の範囲】 １、同一の半導体基板上に、２組の同一個数のメモリセ
   ルを持つ半導体装置において、該２組の同一個数のメモ
   リセルの各々の同一の論理番地に同一の情報を書き込ん
   だことを特徴とする半導体装置。 ２、該２組の同一個数のメモリセルを持つ半導体装置に
   おいて、任意の一回目の読出しとこれと連続した二回目
   の読出しとを該２組の異なる組から行うことを特徴とす
   る特許請求の範囲第１項記載の半導体装置。