JPH054399U - 高速直列データ路を持つランダムアクセスメモリシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】単一ビットのアクセス速度よりも早い速度で１
行のデータビットがメモリ格子との間で転送ができ、か
つ秀れたノイズ耐性を有するＲＡＭ構成を提供する。 【構成】メモリ素子３２に蓄えられているデータビット
を読出す場合、語線３の対応する語線３０が駆動されト
ランジスタ３８が導通し、“１”がメモリ素子３２に蓄
えられておればコンデンサ４０の電荷がトランジスタ３
８を介してビット線４の対応するビット線３１に転送さ
れ“０”が蓄えられておればコンデンサ４０は電荷を含
まずビット線に電荷は転送されない。ビット線３４上の
増幅されたデータビットは入出力ゲート９内のトランジ
スタ３５ｎのゲートによつて受信されトランジスタ３５
が導通し、ビット線３４上の信号が入出力線８に転送さ
れる。メモリ素子３２へ書込むには、上に述べたのと逆
のデータ路を用いた処理がとられる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、行列状に配列されたメモリ素子の蓄積格子と、列と平行に設けられ それぞれが対応する列内のメモリ素子の少くとも１つに接続された複数個のビッ ト線とを含むランダムアクセスメモリ。

【０００２】

【従来技術】

デジタル信号処理の分野では、ランダムアクセスメモリ（ＲＡＭ）がデジタル データの蓄積手段として長い間用いられている。典型的な集積回路ＲＡＭは、メ モリ格子と、格子内の選択されたメモリ素子又は位置をアドレスする回路、−典 型的には行及び列デコーダ−と、入出力回路とを含んでいる。メモリ格子は格子 状に配列され、交差する複数個の行及び列線を含んでいる。１つのメモリ素子は 、たとえば１ビットの情報を保持することができ、これが各行及び列線の交点に 位置する。

【０００３】 メモリ素子は、スタテイックとダイナミックに分類される。ダイナミックメモ リ素子はそこに蓄えられているデータの値が時間とともに徐々に劣化する。蓄積 されたデータを無限の時間保持するために、ダイナミックメモリ素子の各々は周 期的に読み出して同じデータを書込んでやる必要がある。この動作はリフレッシ ュとして知られている。一方、スタテイックメモリ素子は、リフレッシュするこ となくデータを永久に蓄えることができる。

【０００４】 ＲＡＭ内に蓄えられた情報をアクセスするために、メモリに供給されたアドレ スの一部が行デコーダに印加される。この部分に応動して、行デコーダは複数個 の行（又は語）線の特定の１つを駆動する。こうしてアクセスされた行の各ビッ トはそれぞれの列（又はビット）線に読出される。各ビット線に接続されたセン スアンプが、その線に存在するビットのレベルを検出し、これにより大きなレベ ルに増幅する。ダイナミックメモリ素子からなるＲＡＭの場合には、この増幅さ れたビットは、リフレッシュを行うために同じビット線に印加される。アドレス の残りの部分に応動して、列デコーダは選択されたビット線上の増幅されたビッ トを入出力回路を介してメモリの出力に印加する。

【０００５】 過去数年において、種々のＲＡＮ技術が開発され、例えばバイポーラメモリ素 子を含むＲＡＭや、金属酸化物半導体（ＭＯＳ）素子を含むものなどが出現した 。前者は後者よりもアクセス速度が高速である。しかし、バイポーラ形のメモリ は、比較的大量の電力を消費し、チップ当りのメモリ位置が比較的少く、また高 価である。これに対して、ＭＯＳ、ＲＡＭははるかに少い電力しか消費しないと ともに、パイポーラよりもはるかに安い価格で得られる。さらに、最近のデジタ ル集積回路の設計技術により、個々のＭＯＳメモリ素子の占める物理的面積が小 さくなり、個々のＭＯＳ、ＲＡＭチップの蓄積容量が飛躍的に増大した。この結 果、ある蓄積容量を持ったメモリシステムを実現するのに必要なＭＯＳメモリチ ップの数、すなわち“チップカウント”は大幅に減少した。

【０００６】 しかし、たとえば本質的な内部静電容量や、チップに接続できる端子の数の制 限などのＭＯＳ ＲＡＭ設計上の種々の物理的制約のために、ＭＯＳ ＲＡＭの バンド幅、すなわち単位時間の間にメモリチップとの間で転送できるデータの量 、が制限されてしまっている。この結果、ある蓄積容量のＭＯＳ形メモリシステ ムのチップカウントを減少させると、全体のバンド幅が減少してしまう。たとえ ば画像フレームメモリのように、デジタルシステムの動作速度がメモリバンド幅 によって決定される分野では、比較的安価で大容量のＭＯＳ ＲＡＭの使用も、 より高価で低密度のＲＡＭよりも有利なものとはならない。

【０００７】 ＭＯＳ ＲＡＭのバンド幅を増大させる種々の手法が当業者により公表されて いる。特に、米国特許第4,106,109 号では、多格子のＭＯＳ ＲＡＭを用い、メ モリ読出し動作中に各格子から読出されたビットを、出力回路に出す前に、メモ リ格子の外部にある別々のレジスタに蓄えることによってアクセス速度を増加し ている。この方式の欠点は、メモリ読出し速度は速くなっても、レジスタをメモ リ回路に接続するリードを引くために集積回路上に大きな面積を必要とすること である。一方、米国特許第4,144,590 号では、各センスアンプの出力に対応する ビット線に印加する前にこれを増幅することによってアクセス速度を速くしてい る。しかし、この方法は付加回路の量は少くてすむが、これによって得られるア クセス速度の増加分は、典型的な大容量で小チップ数のＭＯＳ形メモリシステム のバンド幅の制限を改善するには不十分である。

【０００８】 この問題は、本発明に従い、行の少くとも１つと実質的に平行に位置し、ビッ ト線の少くとも１つと接続され、メモリの単一ビットのアクセス速度よりも実質 的に速い速度でデータの行をメモリから、またメモリへ転送するためのシフトレ ジスタを含むランダムアクセスメモリによって解決された。

【０００９】

【考案の概要】

本考案に従えば、シフトレジスタがメモリ素子の行と平行になりまた少くとも ビット線の各々と接続されるようメモリ格子内にシフトレジスタを設けることに より、集積回路ＲＡＭのバンド幅が増大し、しかもチップ上に必要な付加回路は 最小であり、またそのランダムアクセス機能は保持されている。語線が駆動され 、増幅されたビットが各ビット線上に印加されると、これらのビットは入出力回 路だけでなく、シフトレジスタの対応する位置にも印加される。これらのビット は、この後、単一ビットのランダムアクセス速度より速い速度で直列データ流と してレジスタから読み出される。書込みの場合は、入力ビットをシフトレジスタ に直列に印加し、次にこれらのビットをシフトレジスタから対応するビット線に 並列に印加し、さらに選択された行に書込まれる。このように本考案は、ランダ ムアクセスメモリとの間のビット行の同時転送を可能にしている。

【００１０】 上記の構造により、通常の１回のランダムアクセスに必要な時間内において、 １行のビットがメモリ格子との間で転送される。この情報は、次に、シフトレジ スタの速度のみによって制限される速度によって読出すことができる。これによ り、アクセス速度とバンド幅が従来技術のＭＯＳ ＲＡＭよりも改善されている 。

【００１１】 本考案の望ましい実施例では、シフトレジスタはビット線と交差するように配 置されており、これによってレジスタとビット線との間に必要なリードの量を最 小にしている。これにより、構成が単純で実現も低価格で可能である。

【００１２】 この結果、本考案の原理を組込んだＭＯＳ ＲＡＭ及び大容量で小チップ数の ＭＯＳ ＲＡＭ形メモリシステムは、従来高価で低密度のものに限られていた分 野で有利に用いることができる。

【００１３】

【詳細な説明】

図１はランダムアクセスメモリ（ＲＡＭ）のブロック図を示す。このＲＡＭは 交差する行と列に配置されたアドレス可能なメモリ素子を複数個含むメモリ格子 １を含んでいる。この例では、各メモリ素子は１ビットのデータを蓄えることが できる。後述するように、メモリ格子１は本考案の原理に基づいている。このＲ ＡＭはさらに行デコーダ５、列デコーダ１３、入出力バッファ１１及びクロック 発生器１５を含んでいる。これらのブロックはすべて標準的なもので、ＲＡＭ設 計者には公知である。

【００１４】 特定のメモリ素子に蓄えられたデータビットを読出すには、この素子の２進ア ドレスが外部からＡＤＤＲＥＳＳ ＩＮピンを介してＲＡＭに供給され、アドレ スバス１７によってデコーダ回路に印加される。さらに、

【数１】 に対し、高レベルから低レベルへの偏位が印加される。クロック発生器１５はこ の偏位に応動してリード２６から行デコーダ５にクロック信号を印加する。行デ コーダ５はこのクロック信号とアドレスバス１７上に存在するアドレスの一部と に応動して、そのアドレス部分に対応する語線３の１つを駆動する。次に、

【数２】 に印加される高レベルから低レベルへの偏位に応動して、クロック発生器１５は リード２４から行デコーダ１３にクロック信号を印加する。列デコーダ１３はこ の信号とアドレスバス１７上に存在するアドレスの残りとに応動してこのアドレ ス部分に対応する列デコード線１０の１つを駆動する。このようにして選択され た行と列との交点にあるメモリ素子に蓄えられたビットは、メモリ格子１内の回 路によって入出力線８から入出力バッファ１１に印加され、そこに一時的に蓄え られる。その少し後でクロック発生器１５はリード２３を介して入出力バッファ １１に信号を送り、その内容をメモリの出力としてＤＡＴＡ ＯＵＴ ピンに印 加させる。

【００１５】 書込みも実質的に逆の処理によって行われる。入力データビットはピンＤＡＴ Ａ ＩＮ に印加され、そのデータビットのアドレスはＡＤＤＲＥＳＳ ＩＮピ ンを介して外部からＲＡＭに印加される。その後、高レベルから低レベルの偏位 が入力

【数３】 に印加され、さらに予め定めた時間の後に同様の偏位が

【数４】 に印加される。

【００１６】 図２は本考案の原理を応用したメモリ格子１（図１）のブロック図である。メ モリ格子１はこの実施例では２つの別々の蓄積格子２から構成されている。蓄積 格子の各々は前記のアドレス可能な語線３の半分とｎ本のビット線とを含んでお り、語線及びビット線は交差する格子状に配列されている。メモリ素子、例えば メモリ素子３２は、蓄積格子２の各々において語線とビット線との交点に配置さ れている。このメモリ素子はＭＯＳトランジスタ３８とコンデンサ４０を含んで いる。たとえば、値“１”のデータビットは、少量の電荷がコンデンサ４０に蓄 えられていることによって、このメモリ素子に蓄えられている。

【００１７】 センスアンプ回路７及び入出力ゲート９は２つの蓄積格子２の間の中央に設け られ、メモリ格子１内のすべてのビット線に接続されている。回路７は、一例と してセンスアンプ３３ｎの基本回路を示しているような、センスアンプ３３ａ− ３３ｎを含んでいる。回路７及びこれを制御するクロック信号Ａ、Ｂ及びＣはと もに当業者には公知であり、説明は必要としない。例えば、モステック コーポ レーション（Mostek Corporation) から出版された「メモリデータブック及び設 計者案内書（Me1mory Data Book and Designer Guide ) の２３６−２３ ８頁に示されている。

【００１８】 たとえばメモリ素子３２に蓄えられているデータビットを読出す場合、語線３ の対応するもの−語線３０−が前述のように行デコーダ５によって駆動される。 これにより、語線３０上の各メモリ素子のトランジスタ、特にトランジスタ３８ は、導通する。たとえば“１”がメモリ素子３２に蓄えられていたものとすると 、コンデンサ４０に存在する電荷がトランジスタ３８を介してビット線４の対応 するもの−ビット線３１−に転送される。このメモリ素子に“０”が蓄えられて いたのであれば、コンデンサ４０は電荷を含まずビット線に対して電荷は転送さ れない。

【００１９】 メモリ素子３２には“１”が蓄えられていたものと仮定する。メモリ素子３２ からビット線３１に転送された電荷は例えば数１００ミリボルト程度の小さな電 圧をビット線に発生する。これはビット線に付随する静電容量がコンデンサ４０ のものより大きいためである。この電圧を正しく検出するために、センスアンプ ３３ｎはビット線４の他方のもの−ビット線３４−上に存在する基準電圧を受信 する。この電圧は、メモリ素子４０が充電されているかされていないかのいずれ により、ビット線３１に現れる２つの電圧値のほぼ中間にあり、ビット線３４に 位置するダミー素子（図示されていない）によって作られる。このダミーメモリ 素子は、ビット線３１に接続されたメモリ素子が読出される時には常に読出され る。（他の上部ビット線の各々に位置するダミーメモリ素子によって作られる電 圧も同時に対応するビット線に読出される。）センスアンプ３３ｎはビット線３ １及び３４上に存在する信号を差動的に増幅し、増幅した結果となるデータビッ トをこれら同じビット線に印加する。この動作により、メモリ素子３２に蓄えら れていた電荷が再びその素子に戻される。これは“リフレッシュ”として知られ ている動作である。

【００２０】 さらに、ビット線３４上の増幅されたデータビットは入出力ゲート９内のトラ ンジスタ３５ｎによって受信される。前述のように、列デコーダ１３からの列デ コード信号は、この後、列デコード線１０の１つに印加される。トランジスタ３ ５ｎのゲートによって受信されるこの信号により、トランジスタ３５が導通し、 ビット線３４上に存在する信号が入出力線８に転送される。

【００２１】 メモリ素子３２へ書込むためには、上に述べたのと逆のデータ路を用いた処理 がとられる。たとえば“１”の入力データビットが入出力線８に印加される。列 デコーダ１３からトランジスタ３５ｎに印加される列デコード信号により、入出 力線８上のデータビットがビット線３４を介してセンスアンプ３３ｎに転送され る。同時に、語線３０が駆動され、メモリ素子３２内のトランジスタ３８が導通 する。センスアンプ３３ｎはクロック発生器１５で作られるクロック信号に応動 して入力データビットを増幅してビット線３１に印加する。導通しているトラン ジスタ３８はこのデータビットをメモリ素子４０に印加し、このビットは電荷と して蓄えられる。一方、入力データビットの値が“０”であれば、メモリ素子４ ０は放電する。

【００２２】 最近の数年間において、ＭＯＳの設計・製造技術の変化により、たとえば素子 ３２のようなＭＯＳメモリ素子の個々の物理的サイズが大幅に減少した。これに よって、１つのチップ上に作られるメモリ格子を形成するメモリ素子の数が劇的 に増大した。この結果、メモリシステムを実現するのに必要なＭＯＳメモリチッ プの数が大幅に少くなった。しかし、たとえば本質的な内部静電容量やチップの 端子数の制限のようなＭＯＳ ＲＡＭの設計上の種々の制約のために、ＭＯＳ ＲＡＭのバンド幅、すなわち、単位時間内にメモリチップから、あるいはチップ へ転送できるデータの量、が増加できないでいる。この結果ＭＯＳメモリシステ ムのチップ数を減少すると、全体のバンド幅は減少してしまう。よって高密度の ＭＯＳ ＲＡＭは、たとえば画像フレームメモリのように、システムの動作速度 が主としてメモリのバンド幅によって決定される分野への応用が制限されてしま っている。

【００２３】 本考案は、バンド幅を実質的に増加したＲＡＭで、しかも（ａ）付加回路とチ ップ面積の必要性を最小限にし、（ｂ）ランダムアクセス性を保持したものを目 的としている。本考案に従えば、メモリ格子内において、語線と並列に存在し、 ビット線の少くともいくつかに接続されたシフトレジスタを設けることによって これを可能にしている。このシフトレジスタによって高速の直列入出力線が可能 となり、これは、通常のＲＡＭに設けられる低速の入出力線と独立して動作する 。

【００２４】 この構成により、１行のデータビットをメモリ格子との間で高速に転送するこ とができる。特に、データビットの行をメモリ格子に書込む場合、これらのデー タビットはまず高速のデータ流として直列入力線に印加される。一旦シフトレジ スタ内に蓄えられると、行を構成するすべてのビットが同時に個々のビット線に 印加され、前もってアクセスしていた行に蓄えられる。逆に、アクセスした行を 読出すには、この行を構成するすべてのビットがまずメモリから同時に読出され てシフトレジスタの各位置に蓄えられる。この後、シフトレジスタからシフトさ れて、高速の直列ビット流として直列出力線に印加される。この構成により、行 を成すデータビットが、ランダムアクセスメモリの１ビットのアクセスに必要な 時間内にメモリへ又はメモリから転送することができ、直列に高速で入出力され る。

【００２５】 このようにして増加したバンド幅のために、上記の方式は動作速度が主として バンド幅によって決定される任意のシステムにおいて用いることができる。この ような１つの応用は画像フレームメモリである。ＲＡＭの１行のビットは、陰極 線管のような画像ディスプレイ端末の１本の走査線の情報に対応する。この構成 では、１行の情報は、その行を構成する各位置をランダムにアクセスする通常の 方法よりも相当速い速度で、フレームメモリとディスプレイの間を転送すること ができる。よって、ディスプレイをリフレッシュするのに要する時間を大幅に短 縮でき、システムの動作速度を高めることができる。同時に、ランダムアクセス 機能も残されていることにより、蓄えられたビデオ画像の更新も能率良く行うこ とができる。また、ビデオ情報の各行を表示するのに１回のランダムアクセスし か必要としないため、残りのランダムアクセスメモリバンド幅はディスプレイの 更新のために用いることができる。

【００２６】 本実施例においては、シフトレジスタ２０は語線３と平行に、ビット線４の中 間点の付近に置かれている。特に、シフトレジスタ２０はメモリ格子１のビット 線の半分に接続されており、これらのビット線４は下部の蓄積格子２に対応して いる。シフトレジスタ２０は下部の蓄積格子２に接続されたビット線の数と同じ 数のシフト位置５０ａ、・・・、５０ｎを含んでいる。各蓄積位置の並列の入力 及び出力が共に対応するビット線に接続されている。さらに、ピンＳＤ_IN（シフ トデータ入力−図１）からの直列入力信号がリード２１を介してシフトレジスタ ２０に印加され、またシフトレジスタ２０からの直列出力信号がリード２２を介 して出力ピンＳＤ_OUT （シフトデータ出力−図１）へ印加される。シフトレジス タ２０の動作と、メモリ格子１の他の部分の動作とを以下に述べる。

【００２７】 たとえばシフト位置５０ｎはインバータ５３、及び５６と、ＭＯＳ電界効果ト ランジスタ５２、５４、５５及び５７とから成る。簡単のために、用語“ＭＯＳ 電界効果トランジスタ”のことを、以後ＭＯＳトランジスタ又は単にトランジス タと呼ぶ。インバータ５３及び５６はそれぞれＭＯＳトランジスタ５３ａ及び５ ６ａ、及びＭＯＳ抵抗５３ｂ及び５６ｂを含んでいる。シフト位置５０ｎにおい て、データビットは両方のインバータの入力、すなわちトランジスタ５３ａ及び ５６ａのゲートに蓄えられた電荷があるか否かによって蓄えられる。これらのト ランジスタの入力インピーダンスは大きいため、電荷は比較的長時間入力に保持 される。トランジスタ５２及び５５はシフト機能を行う。シフトの速度はピンＳ Ｈ ＣＬＫ（シフトクロック−図１）に常時印加されているクロック信号ＳＨ ＣＬＫの周波数によって決定される。このクロック信号の速度はこのＲＡＭに印 加される他の制御信号の速度とは無関係に決定できる。その値は、シフトレジス タ内に蓄えられたすべてのデータビットを、必要なメモリバンド幅によって決定 される速度でシフトレジスタから、あるいはシフトレジスタに直列にシフトでき るものであれば良い。

【００２８】 クロック発生器１５は、クロック信号ＳＨ ＣＬＫに応動して、シフト機能を 制御するための重ならない２相のシフトクロック信号を発生する。このクロック 信号は位相φ_A 及びφ_B からなり、これらは第３図に示されている。位相φ_A で 正のパルスが生じ、続いて位相φ_B で正のパルスが生じる。パルスφ_A （φ_B ） は、トランジスタ５２（５５）のゲートに印加される。位相φ_A のパルスが生じ ると、リード２１上の直列入力信号ＳＤ_INの直列入力データビットが、導通して いるトランジスタ５２を介してインバータ５３の入力に転送される。この入力デ ータビットは、図３に示した信号ＳＤ_INの斜線を施してない部分においてのみ有 効であれば良い。インバータ５３はこの直列入力データビットを反転し、トラン ジスタ５５のソースリードに印加する。次のクロック位相φ_B のパルスにより、 トランジスタ５５が導通し、反転されたデータビットをインバータ５６の入力へ 転送することによってシフト位置５０ｎへのシフトが完了する。この後、データ ビットの元の値がインバータ５６の出力に現われ、リード５８を介して次段のシ フト位置（図示していない）の入力に印加される。

【００２９】 シフトの間、制御信号ＳＲ ＥＮ（シフトレジスタ付勢）は低レベルのままで ある。この制御信号が低レベルであると、メモリ格子とシフトレジスタとの間の データ転送は開始されないことがクロック発生器１５に知らされる。この結果、 クロック発生器１５は制御信号ＳＲ_READ（シフトレジスタ読出し）及びＳＲ_LOAD （シフトレジスタ置数）を低レベルにしておく。これらの信号については後述す る。これにより、トランジスタ５７及び５４が導通することが防止される。よっ て、シフト位置５０ｎの入力及び出力はビット線３１とは切断されており、そこ に蓄えられたデータビットはビット線と分離されている。それと同様の動作が他 のシフト位置でも行われるため、シフトレジスタ２０はメモリ格子１とは分離さ れている。この方法により、データは信号ＳＨ ＣＬＫの周波数のみによって決 定される速度でシフトレジスタ２０内に蓄えられるとともに、さらに重要なこと は、メモリ格子１に対するランダムアクセス動作には影響を与えずに蓄えられる ことができる。

【００３０】 データがシフトレジスタ２０内に入れられると、それぞれのシフト位置に蓄え られたデータビットは並列に、同時にそれぞれのビット線４に印加される。理解 を助けるために、以下の説明では図２のみでなく図４も参照する。後者は必要な 制御信号の間の正しいタイミングの関係を示している。

【００３１】 シフトレジスタからメモリ格子の１つの行への行転送を開始する時、クロック 位相φ_B の立上りの後少くとも最小時間間隔ｔ_min を置いた後で制御信号ＳＲ ＥＮが高レベルにされる。この時間間隔において、シフト動作はすべて完了して いる。制御信号ＳＲ ＥＭが高レベルにある間は、クロック発生器１５は通常の クロック位相φ_A 及びφ_B を発生せず、従って、行転送動作が行われている間は シフトレジスタ２０のシフト位置間のデータのシフトは抑止される。制御信号Ｓ Ｒ ＥＮが高レベルになってまもなく、

【数５】

【数６】 とが低レベルにされる。

【数７】 の偏位に応動して、ＲＡＭアドレス回路は時間ｔ₁ 中にメモリ格子内の特定の行 をアクセスする。

【数８】 の偏位により、メモリ書込み動作の開始したことがクロック発生器１５に知らさ れる。いうまでもなく、シフトレジスタからの書込みが行われる行をこの時にリ フレッシュする必要はない。しかし、センスアンプ７及びクロック発生器１５の 回路を簡単にするために、メモリの読出し又は書込み動作が行われているか否か にかかわらず、行がアクセスされる度にリフレッシュ動作が自動的に行われる。 時間間隔ｔ₂ において、アクセスされた行の内容がビット線に印加され、この行 を構成する位置がセンスアンプ回路７によってリフレッシュされる。

【００３２】 リフレッシュ動作が完了すると、時間間隔ｔ₃ の開始時において

【数９】 が低レベルになる。これにより、クロック発生器１５は制御信号ＳＲ_READのパル スを発生する。このパルスにより、シフト位置５０ｎ内のＭＯＳトランジスタ５ ７及びシフトレジスタ２０の他のシフト位置内の対応するトランジスタが導通し 、各シフト位置内の内容が対応するビット線に転送される。たとえばトランジス タ５７が導通すると、リード５８上に存在する蓄積位置５０ｎの内容がビット線 ３１に印加される。この結果、メモリ格子のアクセスされた行の内容がシフトレ ジスタに蓄えられていたデータビットによって書きかえられる。

【００３３】 公知の回路を付加することにより、メモリアクセス回路を用いて、ＤＡＴＡ ＩＮピンに印加された単一のビットを、アクセスされた行の任意の位置に書込む ことも可能である。この動作は、たとえば、転送された行内のあるビット位置の 値が、シフトレジスタにシフトされその行がメモリ格子に転送された後に変化し た場合、そのビット位置を更新するのに用いることができる。行転送及び単一ビ ット書込み動作が終了すると、制御信号ＳＲ ＥＮは再び低レベルになりシフト 動作が可能となる。

【００３４】 メモリ格子の選択された行のデータビットはこの行からシフトレジスタの対応 する位置に対して、並列に、同時に転送され、その後高速でシフトして取出すこ とができる。シフトレジスタからシフトされて取り出されるビットは直列出力信 号ＳＤ_OUT になる。理解を助けるために、以下の説明では図２のみでなく図５も 参照する。後者は必要な制御信号の間の正しいタイミング関係を示している。

【００３５】 上記の転送を開始する時、図４と同様に、クロック位相φ_B の立上りの後、前 述の時間間隔ｔ_mim の後に制御信号ＳＲ ＥＮが高レベルになる。その後、

【数１０】 が低レベルになる。これにより、時間間隔ｔ₄ におけるメモリの読出しと、その 後における時間間隔ｔ₅ でのセンスアンプ回路７によるメモリ格子の選択された 行のリフレッシュとが開始される。リフレッシュが終ると、

【数１１】 は低レベルになる。これに応動して、クロック発生器１５と制御信号ＳＲ ＬＯ ＡＤ及びクロック位相φ_B の正パルスを発生する。これらのパルスにより、各ビ ット線上に存在するデータビットが時間間隔ｔ₆ において、シフトレジスタ２０ 内の対応するシフト位置に転送される。たとえばビット線３１に存在するデータ ビットは、ＭＯＳトランジスタ５４、インバータ５３及びＭＯＳトランジスタ５ ５を介してシフト位置５０ｎ内の正しい位置、すなわちインバータ５６の入力に 転送される。この場合も公知の回路を付加すれば、この行転送が終った後で、メ モリアクセス回路を用いてアクセスされた行の任意の位置から単一のデータビッ トを読出すことができる。行転送及び単一ビットの読出し動作が終了すると、制 御信号ＳＲ ＥＮは再び低レベルになり、シフトが可能となる。

【００３６】 望ましい実施例をＭＯＳ素子として説明したが、当業者には公知のように、本 考案の原理は、個々のメモリ素子からなるメモリを用いた任意のメモリ技術に対 して、メモリのバンド幅を増加させる手段として用いることができる。よって、 当業者にとっては、本考案の精神と範囲を逸脱することなく、その原理を用いた 多くの変化した構成を得ることができる。

【００３７】

【図面の簡単な説明】

【図１】ランダムアクセスメモリ（ＲＡＭ）のブロック
図である。

【図２】図１のメモリで用いられ、特に本考案の原理を
応用したメモリ格子のブロック図である。

【図３】図２のメモリ格子で用いられるシフトレジスタ
でデータビットをシフトするのに必要な種々の制御信号
の間のタイミングの関係を示す図である。

【図４】シフトレジスタに蓄えられているデータビット
をメモリ格子内の選択された行に同時に転送するために
必要な種々の制御信号の間のタイミングの関係を示す図
である。

【図５】メモリ格子の選択された行からのすべてのデー
タビットをシフトレジスタの対応する位置に転送するた
めに必要な種々の制御信号の間のタイミングの関係を示
す図である。

【符号の説明】

３０ 語線 ３２ メモリ素子 ３３ａ−３３ｎ センスアンプ ３８ ＭＯＳトランジスタ ４０ コンデンサ

Claims (8)

【実用新案登録請求の範囲】
1. 【請求項１】 行列状に配列されたメモリ素子の蓄積格
   子を有するランダムメモリであって、各ビット線が列の
   それぞれのものに平行に設けられ、その列の該それぞれ
   の１つ中のメモリ素子の少なくとも個々のものに接続さ
   れるように構成される複数のビット線を含むランダムア
   クセスメモリにおいて、 該ビット線の少なくとも個々のものに接続され、ランダ
   ムアクセスメモリ（１）内であって該格子のほぼ中央点
   に位置づけられるシフトレジスタ（２０）、および該メ
   モリに印加されるアドレス信号に応動して、該ビット線
   の１つと該行中のメモリ素子のアドレスされたものとの
   間で転送を行い、該ビットと該シフトレジスタとの間で
   該ビット信号を転送するための手段を含むことを特徴と
   するランダムアクセスメモリ。
2. 【請求項２】 請求項１に記載のランダムアクセスメモ
   リにおいて、 該メモリ（１）が、 該シフトレジスタ（２０）と該ビット線（３１）の１つ
   との間でデータを転送するための回路（５４，５７，２
   ５）をさらに含んでいることを特徴とするランダムアク
   セスメモリ。
3. 【請求項３】 請求項２に記載のランダムアクセスメモ
   リにおいて、 該回路（５４，５７，２５）がデータを該シフトレジス
   タ（２０）と該ビット線（３１）の１つとの間で並列に
   転送することを特徴とするランダムアクセスメモリ。
4. 【請求項４】 請求項２又は３に記載のランダムアクセ
   ス回路において、 該回路（５４，５７，２５）が該ビット線の１つからの
   信号を該シフトレジスタ（２０）内のそれぞれのシフト
   位置へ印加することを特徴とするランダムアクセスメモ
   リ。
5. 【請求項５】 請求項４に記載のランダムアクセスメモ
   リにおいて、 該メモリが、 入力データを該シフトレジスタ（２０）に印加するため
   の入力回路（２１，２５）は、該シフトレジスタからの
   出力データを受信するための出力回路（２２，２５）と
   を含んでいることを特徴とするランダムアクセスメモ
   リ。
6. 【請求項６】 請求項５に記載のランダムアクセスメモ
   リにおいて、 該入力および出力データが直列データ流であることを特
   徴とするランダムアクセスメモリ。
7. 【請求項７】 請求項５に記載のランダムアクセスメモ
   リにおいて、 該メモリが該ビット線（４）に接続されたセンスアンプ
   回路（７）を含むことと、該シフトレジスタ（２０）が
   該センスアンプ回路に隣接して位置することとを特徴と
   するランダムアクセスメモリ。
8. 【請求項８】 請求項１に記載のランダムアクセスメモ
   リにおいて、 該シフトレジスタ（２０）が、該ランダムアクセスメモ
   リ（１）内において、該ビット線（４）の中間点の近傍
   で該ビット線（４）のおのおのと交差するように位置す
   ることを特徴とするランダムアクセスメモリ。