CN1258222C - 半导体存储器 - Google Patents

Abstract

多个存储块被分配相同的地址空间，以在其中写入相同的数据，并且可相互独立地操作。响应一个刷新命令，一个存储块被选择为执行刷新操作的刷新块，而响应读取命令，另一个存储块被选择为执行读取操作的读取块。然后，多个存储块以不同的时序执行读取操作，从而读取操作相互重叠。因此，该半导体存储器可以在比单个读取操作的执行时间更短的时间间隔接收读取命令。结果，可以高速地响应外部提供的读取命令，并且可以提高在读取操作过程中的数据传输速率。

Description

半导体存储器

技术领域

本发明涉及一种动态RAM，其需要存储单元的定期刷新操作。更加具体来说，本发明涉及一种用于在内部自动地执行刷新操作的技术，而不需要任何来自外部的刷新命令。

背景技术

动态RAM(在下文中称为DRAM)适用于高度集成，因为它们的存储单元可以形成为较小。但是，DRAM需要用于保持存储在存储单元中的数据的刷新操作。该刷新操作必须对所有存储单元定期地执行。当出现刷新命令时，刷新操作的优先级必须高于读取或写入操作。

例如，在安装有DRAM的系统中，当出现来自存储控制器的刷新定时器的刷新命令时，在读出或写入命令之前，用于控制DRAM的存储控制器把刷新命令提供到DRAM。

另一方面，与DRAM不同，SRAM不需要刷新操作。但是，由于构成SRAM的每个存储单元的元件与DRAM相比较大，因此SRAM与DRAM相比具有存储容量小的缺点。

由于DRAM的存储控制器还必须控制刷新操作，因此常规的DRAM与SRAM相比具有控制复杂的缺点。由于DRAM的读和写操作不能够在刷新操作过程中执行，因此常规的DRAM与SRAM相比还具有数据传输速率较低的缺点。

另一方面，由于SRAM的存储单元的尺寸较大，因此SRAM除了上述提供大容量的困难之外，SRAM与DRAM相比还具有芯片成本非常高的缺点。

发明内容

本发明的一个目的是提供一种半导体器件，其具有DRAM的大容量和SRAM的优点。

本发明的另一个目的是提供一种半导体存储器件，其以高速度响应外部提供的用于读取操作的请求，并且具有高数据传输速率。

根据本发明的半导体存储器件的一个方面，多个存储块被分配给相同的地址空间，以在其中写入相同的数据，并且可以相互独立地操作。一个刷新产生器产生刷新该存储单元的刷新命令。刷新控制单元选择一个存储块作为响应该刷新命令执行刷新操作的刷新块。读取控制单元选择除了刷新块之外的一个存储块作为响应读取命令执行读取操作的读取块。当在由读取块执行读取操作过程中提供新的读取命令时，读取控制单元还选择除了该刷新块之外的在空闲状态中的另一个存储块，作为响应新的读取命令而执行读取操作的一个读取块。

多个存储块在不同的时序执行读取操作，从而所执行的读取操作相互重叠。存储块的重叠操作使得半导体存储器以比存储块执行单次读取操作所需的内部读取周期时间更短的时间间隔接收读取命令。也就是说，来自外部的读取命令可以高速地做出响应。结果，可以提高在读取操作过程中的数据传输速率。具体来说，在内部产生用于执行刷新操作的刷新请求的一个半导体存储器中，可以高速地执行读取操作。

刷新操作仅仅在一个刷新块中执行，并且读取操作仅仅在一个读取块中执行。因此，读取操作可以避免与刷新操作相干扰。

根据本发明的半导体存储器的另一个方面，刷新控制单元包括刷新块计数器，其响应刷新命令执行计数操作，并且输出表示刷新块的刷新块信号。读取控制单元包括读取块计数器，其响应读取命令执行计数操作，并且输出表示读取块的读取块信号。接收刷新块信号的一个存储块作为刷新块开始响应刷新命令执行刷新操作。接收读取块信号的一个存储块作为读取块开始响应该读取命令执行读取操作。使用当选择刷新和读取块时的命令而操作的计数器，使得简单的电路选择执行刷新和读取操作的存储块。

根据本发明另一个方面，当读取块信号与刷新块信号相一致时，通过执行计数操作，读取块计数器更新计数值，以使得读取和刷新块信号相互区别。因此，可以防止单个存储块变为读取和刷新块。结果，可以防止读取操作由于延迟操作而被延迟。另外，可以防止存储块的故障。

根据本发明的半导体存储器的另一个方面，读取块计数器的更新方向与刷新块计数器的更新方向相反。因此，一个计数器数值可以避免跟随在另一个计数器数值之后，并且可以避免存储块的故障。

根据本发明的半导体存储器的另一个方面，存储块的数目比可以在存储块执行单个读取操作所需的内部读取周期时间中提供的读取命令的最大数目多一个。因此，即使当读取命令被连续地提供，也总是存在一个存储块处于待机状态(空闲状态)。相应地，可以防止由于刷新操作而延迟该读取操作，并且可以提高在读取操作过程中的数据传输速率。

根据本发明的半导体存储器的另一个方面，一个写入控制电路响应写入命令执行写入操作，以把相同的数据写入到所有存储块。因此，可以在任何存储块中执行响应读取命令的读取操作。由于读取操作可以响应读取命令而快速地启动，因此可以提高在读取操作过程中的数据传输速率。

根据本发明的半导体存储器的另一个方面，当在刷新块中的写入和刷新命令相互冲突时，一个判定器按照接收命令的次序根据写入和刷新命令顺序地执行操作。

根据本发明的半导体存储器的另一个方面，该判定器与时钟信号的上升沿和下降沿之一同步地接收写入命令，并且与时钟信号的上升沿和下降沿中的另一个同步地接收刷新命令。由于写入命令和刷新命令的接收相差半个时钟或更多，因此可以容易地形成用于判断命令的优先次序的控制电路。

根据本发明的半导体存储器的另一个方面，当在刷新操作过程中接收写入命令时，写入控制电路在刷新块的刷新操作完成之后开始写入操作，并且在除了所述刷新块之外的存储块中，与写入命令相同步地开始写入操作。与写入命令同步地在处于空闲状态的存储块中执行写入操作使得响应以后提供的命令的存储器操作更早地开始。特别是，由于可以更早地开始响应读取命令的读取操作，因此可以提高在读取操作过程中的数据传输速率。

根据本发明的半导体存储器件的另一个方面，命令接收电路接收读取和写入命令的时钟信号边缘不同于刷新产生器输出刷新命令的时钟信号边缘。来自外部的读取和写入命令以及内部产生的刷新命令被提供到内部电路，其总是被偏移半个时钟或更多。因此，可以容易地执行判断命令的优先次序的控制。

根据本发明的半导体存储器的另一个方面，作为在读取命令之间的最小时间间隔的外部读取周期时间被设置为比作为写入命令之间的最小时间间隔的外部写入周期时间更短。因此，可以最佳地根据在读取操作过程中工作的电路而设置外部读取周期时间，从而可以提高在读取操作过程中的数据传输速率。

根据本发明的半导体存储器的另一个方面，作为写入命令之间的最小时间间隔的外部写入周期时间被设置为比作为存储块的实际写入操作时间的内部写入周期时间更长。因此，当出现刷新请求时，可以在写入操作之间执行刷新操作。例如，可以在n次连续的外部写入周期的时间周期过程中执行n次写入操作和一次刷新操作。结果，可以执行刷新操作而不被外部所识别。

附图说明

从下文结合附图的详细描述中，本发明的本质、原理和应用将变得更加清楚，在图中相同的部件由相同的参考标号所表示，其中：

图1为示出本发明第一实施例的方框图；

图2为示出图1中所示的存储块的细节的方框图；

图3为示出第一实施例的概要操作的示意图；

图4为示出第一实施例的操作的一个例子的时序图；

图5为示出第一实施例的操作的另一个例子的时序图；

图6为示出本发明的第二实施例的方框图；

图7为示出第二实施例的操作的一个例子的时序图；

图8为示出在本发明第三实施例中的存储块的具体细节的方框图；以及

图9为示出第三实施例的操作的一个例子的时序图。

具体实施方式

下面参照附图描述本发明的实施例。

参见图1，其中示出根据本发明的半导体存储器的第一实施例。在该图中，由粗线所示的每个信号线由多条信号线所构成。由具有“/”的前缀所表示的信号表示负逻辑。

该半导体存储器通过使用CMOS工艺形成在一个硅基片上作为时钟同步的双数据率(DDR)伪SRAM。DDR是用于与时钟信号的上升沿和下降沿相同步地输入/输出数据的接口。伪SRAM具有输入控制单元100、刷新控制单元200、读取控制单元300、存储块BLK(BLK0-2)、数据控制单元400和数据输入/输出单元500。

伪SRAM还具有用于从外部接收时钟信号CLK和/CLK、片选信号/CS、读/写信号RW以及地址信号A19-1的输入端，并且还具有用于输入/输出数据信号DQA17-0、DQB17-0、DQC17-0以及DQD17-0的输入/输出端(数据端)。

输入控制单元100具有时钟缓冲器10、命令锁存器/解码器(命令接收电路12)、以及地址锁存器14。时钟缓冲器10通过时钟端接收互补的时钟信号CLK和/CLK，并且产生内部时钟信号ICLK。

命令锁存器/解码器12与内部时钟信号ICLK相同步地锁存片选信号/CS和读/写信号RW，并且解码该锁存的信号，从而产生读取信号RDP和写入信号WRP。更加具体来说，当与时钟信号CLK的上升沿相同步地接收低电平的片选信号/CS和高电平的读/写信号RW时，命令锁存器/解码器12判断用于执行读取操作的读取命令已经被提供，然后命令锁存器/解码器12输出读取信号RDP。当与时钟信号CLK的上升沿相同步地接收低电平的片选信号/CS和低电平的读/写信号RW时，命令锁存器/解码器12判断用于执行写入操作的写入命令已经被提供，然后命令锁存器/解码器12输出写入信号WRP。

地址锁存器14与内部时钟信号ICLK的上升沿相同步地接收地址信号A19-1，并且输出所接收的信号作为内部地址信号ADR19-1。

刷新控制单元200具有刷新定时器16、刷新产生器18、刷新地址计数器20和刷新块计数器22。刷新计数器16以预定的时间间隔输出刷新请求信号RREQ。刷新产生器18接收该刷新请信号RREQ，并且与内部时钟信号ICLK的下降沿相同步地输出所接收的信号，作为刷新信号SRFP(刷新命令)。

刷新地址计数器20与从刷新块计数器22输出的多位刷新块信号REFBLK的最高位的逻辑值的改变相同步地执行计数操作，并且产生刷新地址信号REFAD。也就是说，刷新地址计数器20执行刷新块信号REFBLK的每个周期的计数操作，并且产生刷新地址信号REFAD。

刷新块计数器22与从存储块BLK0-1输出的刷新结束信号REFEND相同步地执行计数操作，并且产生表示要执行刷新操作的存储块BLK的刷新块信号REFBLK。更加具体来说，刷新块计数器22向上计数，并且连续地输出逻辑值“0”，“1”，“2”，“0”，“1”，“2”，…作为刷新块信号REFBLK。刷新块信号REFBLK的逻辑值表示执行刷新操作的存储块BLK的数目。对应于刷新块信号REFBLK的存储块BLK响应刷新命令SRFP操作为执行刷新操作的刷新块。在该刷新块中，执行刷新和写入操作，但是不执行读取操作。

读取控制单元300具有读取块计数器24和块解码器26。读取块计数器24与读取信号RDP的上升沿或者来自块解码器26的计数器信号CNT的上升沿相同步地执行计数操作，并且产生表示执行读取操作的存储块BLK的读取计数器信号RDC。更加具体来说，读取块计数器24向下计数，并且连续地输出逻辑值“2”、“1”、“0”、“2”、“1”、“0”…作为读取计数器信号RDC。

块解码器26与作为内部时钟信号ICLK的上升沿的延迟的信号相同步地接收读取计数器信号RDC，并且输出所接收的信号作为读取块信号RDBLK(逻辑值“2”、“1”和“0”之一)。与读取计数器信号RDC的逻辑值相类似，读取块信号RDBLK的逻辑值表示执行读取操作的存储块BLK的数目。也就是说，对应于读取块信号RDBLK的存储块BLK响应读取命令，作为读取块而执行读取操作。在读取块中，执行写入操作，但是不执行刷新操作。

保证读取块信号RDBLK的逻辑值的更新方向与上文所述的刷新块信号REFBLK的逻辑值的更新方向相反，例如可以在刷新块信号REFBLK的逻辑值被更新之后避免读取块信号RDBLK跟随在刷新块信号REFBLK之后。因此，可以防止刷新和读取块连续地相互重叠，从而可以避免伪SRAM产生故障。

当块解码器26接收具有与刷新块信号REFBLK相同的逻辑值的读取计数器信号RDC时，它输出一个计数器信号CNT。计数器信号CNT使得读取块计数器24向下计数，从而读取块信号RDBLK可以避免与刷新块信号REFBLK相冲突。换句话说，执行刷新操作的刷新块与执行读取操作的读取块将不会相互冲突。

存储块BLK0-2被分配相同的地址空间，并且具有互为相同的存储容量。存储块BLK0-2分别具有多个存储芯，每个存储芯具有DRAM存储单元。存储块BLK0-2分别接收内部时钟信号ICLK、读取信号RDP、写入信号WRP、刷新信号SRFP、刷新地址信号REFAD、刷新块信号REFBLK和读取块信号RDBLK，相互独立地执行读取、写入和刷新操作中的一种操作。在写入操作过程中，存储块BLK0-2可以分别通过各个写入数据总线WDB接收写入数据。在此时，写入数据被写入到所有存储块BLK0-2。在读取操作过程中，存储块BLK0-2通过各个放大器36把读取数据输出到各个读取数据总线RDB。

数据控制单元400具有数据延迟控制电路28和DLL电路30。数据延迟控制电路28接收来自命令锁存器/解码器12的读取信号RDP和写入信号WRP，并且还接收内部时钟信号ICLK，以及把时序信号TMG1输出到数据输入/输出单元500。DLL电路30调节内部时钟信号ICLK的相位，并且产生具有与时钟信号CLK相同相位的相位调节时钟信号CLK0。

在此形成与各个数据组BYTEA、BYTEB、BYTEC和BYTED相关的四个数据输入/输出单元500，其处理18位数据信号DQA17-0、DQB17-0、DQC17-0和DQD17-0、作为它们各个的输入/输出信号。数据输入/输出单元500分别具有与各个存储块BLK0-2相连的串行/并行转换电路32、并行/串行转换电路34以及放大器36。

串行/并行转换电路32与时序信号TMG1相同步地把通过数据端顺序提供的18位写入数据转换为并行数据，并且把这些并行数据输出到写入数据总线WDB。并行/串行转换电路34把读取数据总线RDB上的36位读取数据与时序信号TMG1相同步地转换为串行数据，并且把这些串行数据与相位调节的时钟信号CLK0相同步地输出到数据端。放大器36放大从存储块BLK0-2读出的数据，并且把放大的数据输出到读取数据总线RDB。

图2示出图1中所示的存储块BLK0-2的具体细节。

每个存储块BLK0-2具有状态控制单元40和分别与数据组BYTEA、BYTEB、BYTEC和BYTED相关联的存储单元DQA、DQB、DQC和DQD。状态控制单元40具有判定器42、地址寄存器44、状态控制电路(写入控制电路)46和时序信号产生器48。

判定器42确定是否把优先级给予响应外部写入命令而产生的写入信号WRP或者响应内部和定期产生的刷新请求而产生的刷新信号SRFP，并且把判断结果输出到地址寄存器44和状态控制电路46。图1中所示的命令锁存器/解码器12与时钟信号CLK的上升沿相同步地输出写入信号WRP。刷新产生器18与时钟信号CLK的下降沿相同步地输出刷新信号SRFP。因此，判定器42与时钟信号CLK的上升沿相同步地接收写入信号WRP，并且与时钟信号CLK的下降沿相同步地接收刷新信号SRFP。由于写入信号WRP和刷新信号SRFP的提供总是相互错开半个时钟或更多，因此一种简单的电路可以用于构造能够可靠地判断优先级次序的判定器42。

地址寄存器44根据判定器42的输出而输出内部地址信号ADR19-1或者刷新地址信号REFAD作为内部地址信号IADR。

当状态控制电路46接收相应的读取块信号RDBLK或刷新块信号REFBLK时，它可以分别接受读取信号RDP或者刷新信号SRFP。例如，当存储块BLK0的状态控制电路46接收表示逻辑“0”的读取块信号RDBLK时，它响应读取信号RDP把一个用于执行读取操作的控制信号输出到时序信号产生器48。在此时，即使当接收读取信号RDP时，存储块BLK1-2的状态控制电路46不工作。类似地，当存储块BLK0的状态控制电路46接收表示逻辑“0”的刷新块信号REFBLK时，它响应刷新信号SRFP把一个控制信号输出到时序信号产生器48，用于执行刷新操作。在此时，即使当接收刷新信号SRFP时，存储块BLK1-2的状态控制电路46不工作。

状态控制电路46响应写入信号WRP把一个控制信号输出到时序信号产生器48，用于执行写入操作。应当知道，当接收写入信号WRP的存储块BLK为一个刷新块时，由判定器42确定写入和刷新操作的执行次序。

应当知道，由于上述读取控制单元300的操作，具有相同逻辑的读取块信号RDBLK和刷新块信号REFBLK不被输出。因此，接收RDBLK的存储块BLK操作为用于执行读取或写入操作的读取块，接收刷新块信号REFBLK的存储块BLK操作为用于执行刷新或写入操作的刷新块。

时序信号产生器48根据来自状态控制电路46的控制信号把用于执行读取、写入和刷新操作之一的时序信号TMG2输出到存储单元DQA、DQB、DQC和DQD。时序信号产生器48还在刷新操作完成之后的一个预定时间周期后输出刷新结束信号REFEND。

每个存储单元DQA、DQB、DQC和DQD具有写入缓冲器WBUF、写入放大器WAMP、读取放大器RAMP、存储芯M、字解码器WDEC和列解码器CDEC。写入缓冲器WBUF在写入数据总线WDB上的写入数据传送到写入放大器WAMP，其通过数据总线DB把写入数据输出到存储芯M。读取放大器RAMP放大来自存储芯M的读取数据，并且把放大的读取数据输出到读取数据总线RDB。

存储芯M具有设置为矩阵的多个易失性存储单元MC(动态存储单元)、连接到存储单元MC的多条字线WL、也连接到存储单元MC的多条位线BL、以及连接到位线BL的多个读出放大器SA。每个存储单元类似于一个普通的DRAM具有用于把数据作为电荷保存的电容器，以及具有置于电容器和相连的一个位线BL之间的传输晶体管。传输晶体管具有连接到一个相连的字线WL的栅极。选择字线WL执行读取、写入和刷新操作之一。在执行读取、写入和刷新操作中的一个操作之后，存储芯M执行预充电操作，用于把位线BL复位为预定电压。预充电操作被自动地执行而不接收任何外部命令。

图3示出伪SRAM的操作的示意图。

对应于由图1中所示的刷新块计数器22所输出的刷新块信号REFBLK的存储块(例如BLK2)操作为用于执行写入和刷新操作的刷新块。除了刷新块之外的存储块(例如BLK0-1)另外作为在每次提供读取命令时执行写入和读取操作的读取块。

在写入操作中，与写入命令一同提供的写入数据被写入到所有存储块BLK0-2。把相同数据写入到所有存储块BLK0-2使得在任何时间通过使用任何存储块BLK0-2而执行读取操作。

在读取操作中，存储块BLK0-2另外作为响应读取命令的读取块，并且输出读取数据。使得存储块BLK0-1执行这种重叠操作可以缩短随机读取周期时间tRC(EXT)，即读取命令之间的时间间隔(一种时序标准)。结果，可以提高读取数据的数据传输速率。

图4示出第一实施例的操作的一个例子。在该图中，由半色调的网点所表示的存储块BLK为刷新块。

在伪SRAM中，作为在写入命令WR之间的时间间隔的外部写入周期时间tWC(EXT)(随机写入周期时间)被设置为三个时钟周期，而作为存储块BLK的写入操作时间的内部写入周期tWC时间(INT)被设置为2个时钟周期。作为读取命令RD之间的时间间隔的外部读取周期时间tRC(EXT)被设置为1时钟周期，当作为存储块BLK的读取操作时间的内部读取周期时间tRC(INT)被设置为2个时钟周期。刷新操作所需的存储块BLK的操作时间被设置为2个时钟周期，这与读取操作相同。

首先，与第一时钟信号CLK相同步地提供写入命令WR0，并且图1中所示的命令锁存器/解码器12输出写入信号WRP(图4(a))。与第二时钟信号CLK的上升沿和下降沿相同步地提供写入数据(在图中示出为黑色)(图4(b))。串行写入数据被串行/并行转换电路32转换为并行数据。存储块BLK0-2分别处于空闲状态。因此，在提供写入命令WR0后的一个时钟之后，存储块BLK0-2分别启动一个写入操作WR0(图4(c))。

在提供写入命令WR(WR0、WR1和WR2)后的一个时钟之后启动写入操作便于紧接着在数据接收之后或在读取操作之后提供写入命令WR的情况中的操作控制。因此，可以提高电路的时序容限，并且可以增加时钟频率。结果，可以提高数据传输速率。

在写入操作WR0的过程中，刷新定时器16输出刷新请求信号RREQ(图4(d))。响应该刷新请求信号RREQ，刷新发生器18与时钟信号CLK的下降沿同步地输出刷新信号SRFP(图4(e))。操作为刷新块的存储块BLK2的状态控制电路46锁存刷新信号SRFP，并且保持该刷新信号SRFP，直到从判定器42接收到一个许可时为止。应当知道，不作为刷新块的存储块BLK0-1的状态控制电路46不接收刷新信号SRFP。

图2中所示的判定器42根据写入操作WR0把用于允许刷新操作REF的控制信号输出到地址寄存器44和状态控制电路46。地址寄存器44输出刷新地址信号REFAD作为内部地址信号IADR。存储块BLK2的状态控制电路46从判定器42接收控制信号，并且把用于执行刷新操作REF的控制信号输出到时序信号发生器48。然后，存储块BLK2在写入操作WR0之后执行刷新操作REF(图4(f))。

接着，与第四时钟信号CLK相同步地提供写入命令WR1，并且输出写入信号WRP(图4(g))。由于存储块BLK0-1处于空闲状态，它们分别在写入命令WR1后的一个时钟周期之后启动写入操作WR1(图4(h))。由于存储块BLK2执行刷新操作REF，因此存储块BLK2的状态控制电路46锁存写入信号WRP，并且保持该信号直到接收来自判定器42的许可为止。然后，存储块BLK2在刷新操作REF完成之后执行写入操作WR1(图4(i))。

因此，根据本发明，刷新操作REF在写入操作之间执行，而不被伪SRAM外部所识别。在提供一系列写入命令WR的情况下，执行刷新操作REF的存储块BLK的写入操作被暂时延迟。但是，由于外部写入周期时间tWC(EXT)比内部写入周期时间tWC(INT)长一个时钟周期，因此可以补偿写入操作的延迟。换句话说，根据本实施例，在两个外部写入周期时间tWC(EXT)的时间段过程中(6个时钟周期)执行两个写入操作和一个刷新操作从而对外部隐藏该刷新操作。

接着，与第七时钟信号CLK相同步地提供写入命令WR2。由于存储块BLK0-2处于空闲状态，因此它们分别在提供写入命令WR2后的一个时钟之后启动写入操作WR2(图4(j))。

在刷新操作REF完成后的预定时间之后输出一个刷新结束信号REFEND(图4(k))。由于刷新操作REF被补偿，在写入操作(图中，存储块BLK2的WR1和WR2)的延迟之后，时序信号发生器48输出刷新结束信号REFEND。

刷新块计数器22响应刷新结束信号REFEND更新刷新块信号REFBLK的逻辑值。也就是说，刷新块信号REFBLK的逻辑值从“2”变为“0”(图4(l))。然后，在刷新块信号REFBLK的逻辑值改变之后，存储块BLK0与下一个时钟信号CLK的上升沿同步地变为刷新块。因此，在出现下一个刷新请求信号RREQ时，执行存储块BLK0的刷新操作。在刷新操作REF完成之后改变刷新块可以防止在执行下一个刷新操作的存储块BLK中执行读取操作。

刷新块信号REFBLK与读取块信号RDBLK相一致，从而块解码器26输出计数器信号CNT(图4(m))。读取块计数器24与计数器信号CNT相同步地通过“-1”而更新其计数器，并且输出计数器数值，作为读取计数器RDC。块解码器26输出读取计数器信号RDC，作为读取块信号RDBLK(图4(n))。控制单元300的操作防止执行刷新操作的刷新块与执行读取操作的读取块相一致。

接着，与第十时钟信号CLK相同步地提供读取命令RD0，并且输出读取信号RDP(图4(o))。操作为一个读取块的存储块BLK2的状态控制电路46响应读取信号RDP把用于执行读取操作的控制信号输出到时序信号产生器48。然后，存储块BLK2在写入操作WR2之后执行读取操作RD0(图4(p))。本实施例采用这样的时序标准，即在提供写入命令WR后的3个时钟周期之后提供一个读取命令RD，从而该存储块BLK在接收读取命令RD时总是处于待机状态(空闲状态)。因此，总是可以与读取命令RD相同步地执行读取操作。

应当知道，非读取块的存储块BLK0-1的状态控制电路46不接收读取信号RDP。块解码器26与读取信号RDP相同步地输出计数器信号CNT(图4(q))。然后，读取块信号RDBLK从“2”变为“1”(图4(r))。

与在提供读取命令RD0后的一个时钟之后的第十一时钟信号CLK相同步地提供读取命令RD1，并且输出读取信号RDP(图4(s))。当输出读取信号RDP时，读取块信号RDBLK表示“1”。因此，存储块BLK1作为一个读取块并且执行读取操作RD1(图4(t))。

因此，保证相同的数据被写入在所有存储块BLK0-2中，并且除了刷新块之外的两个存储块BLK1-2被用于交替地执行读取操作(交织读取操作)，使得外部读取周期时间tRC(EXT)为内部读取周期时间tRC(INT)的一半。结果，可以提高在读取操作过程中的数据传输速率。当出现刷新请求时，不执行读取操作的刷新块被用于执行刷新操作。因此，可以防止刷新操作影响读取操作。也就是说，刷新操作不影响存取时间。

与读取信号RDP相同步地输出一个计数器信号CNT(图4(u))，并且读取块信号RDBLK从“1”变为“0”(图4(v))。另外，由于读取块信号RDBLK与刷新块信号REFBLK相同步，因此输出另一个计数器信号CNT(图4(w))，从而读取块信号RDBLK从“0”变为“2”(图4(x))。

然后，与第十二时钟信号CLK相同步地提供一个读取命令RD2，并且由读取块信号RDBLK所表示的存储块BLK2执行读取操作RD2(图4(y))。应当指出，与比各个读取命令RD的提供晚两个时钟出现的时钟信号CLK的上升沿和下降沿相同步地顺序输出该读取数据(读取延迟等于2)。

图5示出第一实施例的操作的另一个例子。在本例中，在顺序提供9个读取命令RD之后，提供一个写入命令WR0。对应于图4的相同操作的操作的详细描述被省略。

首先，与各个第一至第九时钟信号CLK相同步地顺序提供读取命令RD0-8。由于刷新块是在时序图开始时的存储块BLK0，因此通过使用存储块BLK1-2顺序地执行读取操作RD0-6。

与第一时钟信号CLK的下降沿相同步地输出刷新信号SRFP，并且执行存储块BLK0的刷新操作REF。当输出读取信号RDP时以及当读取块信号RDBLK与刷新块信号REFBLK相一致时更新读取块信号RDBLK。

与时钟信号CLK相同步地输出一个刷新结束信号REFENT，并且更新刷新块信号REFBLK，从而刷新块从存储块BLK0变为存储块BLK1。因此，分别使用存储块BLK0和BLK2执行对应于读取命令RD7-8的读取操作RD7-8。

接着，与第十一时钟信号CLK相同步地提供写入命令WR0。在此时，由于存储块BLK0-2处于空闲状态，因此它们分别在提供写入命令WR0后的一个时钟之后开始写入操作WR0。

在上述本实施例中，由刷新块计数器22所产生的刷新块信号REFBLK以及由读取块计数器24所产生的读取块信号RDBLK用于选择执行刷新操作的一个刷新块以及用于执行读取操作的一个读取块。因此，可以执行读取操作而不受到刷新操作的影响。另外，与读取命令RD同步随后切换可以执行读取操作的读取块，使得多个存储块BLK按照相互重叠地执行读取操作的方式以不同的时序执行读取操作。因此，外部读取周期时间tRC(EXT)可以被设置为比内部读取周期时间tRC(INT)更短，从而可以提高在读取操作过程中的数据传输速率。具体来说，在内部产生用于执行刷新操作的刷新请求的伪SRAM中，可以高速度地执行读取操作。

通过利用响应该命令而操作的刷新块计数器22和读取块计数器24选择刷新和读取块。因此，简单电路可以被用于选择用来执行刷新和读取操作的存储块BLK。

在此形成存储块BLK，其数目比在内部读取周期时间tRC(INT)过程中可以提供的两个读取命令的数目多一个。因此，即使当连续地提供读取命令RD时，可以使用处于待机状态的存储块执行刷新操作，而不影响读取操作。因此，可以提高在读取操作过程中的数据传输速率。

响应一个写入命令WR，相同数据被写入到所有存储块BLK。因此，通过使用任何存储块BLK可以执行响应读取命令RD的读取操作。由于可以响应读取命令RD快速地执行读取操作，因此可以提高在读取操作过程中的数据传输速率。

当在写入和刷新命令之间出现冲突时，在此形成用于确定优先次序的判定器42。因此，可以避免存储块BLK发生故障。判定器42与时钟信号CLK的上升沿相同步地接收写入信号WRP，并且与时钟信号CLK的下降沿相同步地接收刷新信号SRFP。由于来自外部的写入命令的接收和在内部产生的刷新命令的接收需要相互错开半个时钟或更多，因此可以容易地控制命令优先级次序的判定。

当在执行刷新操作REF过程中接收写入命令WR时，对于刷新块可以在刷新操作REF完成之后开始写入操作WR，并且对于除了刷新块之外的存储块BLK，与写入命令WR同步地开始写入操作WR。对于处于空闲状态的存储块BLK，与写入命令WR相同步地执行写入操作，使得响应下一个所提供命令的存储器操作更早地开始。具体来说，使得读取操作RD响应读取命令RD更早地开始可以提高在读取操作过程中的数据传输速率。

外部读取周期时间tRC(EXT)被设置为比外部写入周期时间tWC(EXT)更短。因此，外部读取周期时间tRC(EXT)可以被根据在读取操作过程中工作的电路而优选地设置，从而可以提高在读取操作过程中的数据传输速率。

外部写入周期时间tWC(EXT)被设置为比内部写入周期时间tWC(INT)更长。因此，当出现刷新请求信号RREQ时，可以在写入操作WR之间执行刷新操作REF。结果，可以执行刷新操作而不被外部所识别。

图6示出根据本发明的半导体存储器的第二实施例。在本实施例中，对应于第一实施例中的相同电路和信号的电路和信号由相同的参考标号所表示，并且省略对它们的详细描述。

为了提高数据总线的使用效率，本实施例的伪SRAM具有被称为“延迟写入”或“后写入”的功能，以在提供下一个写入命令时，把响应写入命令而提供的数据写入到存储单元。

为了实现“延迟写入”功能，伪SRAM包括取代第一实施例的数据输入/输出单元500而形成的数据输入/输出单元500A。除了数据输入/输出单元500A之外的本实施例的电路结构与第一实施例相同。

在数据输入/输出单元500A中，从串行/并行转换电路32输出的数据被通过数据锁存器50传送到写入数据总线WDB。数据锁存器50保存响应写入命令而提供的写入数据，并且响应下一个写入命令的提供而把保持的写入数据输出到写入数据总线WDB。

图7示出第二实施例的操作的一个例子。对应于本实施例中的读取命令RD0-8的操作与第一实施例(图5)相同，并且在此省略它们的详细描述。

由于具有“延迟写入”功能，因此伪SRAM可以在紧接着接收读取命令RD8之后出现的时钟周期接收写入命令WR0。开始写入操作WR0之后(写入延迟等于“2”)，与第十二时钟信号CLK的上升和下降沿同步地顺序提供对应于写入命令WR0的写入数据(在图7中示出为黑色)。

在写入操作WR0中，响应以前的写入命令(未示出)而提供并且保存在图6中所示的数据锁存器50中的写入数据被写入(延迟写入操作)。与第十二时钟信号CLK同步提供的写入数据被暂时地保存在数据锁存器中，并且由响应下一个写入命令的写入操作而写入。

本实施例可以提供类似于上述第一实施例的效果。另外，根据本实施例，由于“延迟写入”功能已经提供给伪SRAM，因此可以紧接着在提供读取命令之后提供一个写入命令，从而可以提高数据的总线使用率。

图8示出在根据本发明的半导体存储器的第三实施例中的存储块的具体细节。在本实施例中，对应于第一实施例中的相同电路和信号由相同的参考标号所表示，并且省略对它们的详细描述。

本实施例的伪SRAM包括存储块BLK0-2的状态控制单元40A，其与第一实施例的存储块BLK0-2的状态控制单元40不同。除了状态控制单元40A之外，本实施例的电路结构与第一实施例(图1)相同。根据本实施例，外部写入周期时间tWC(EXT)被设置为3个时钟周期，而内部写入周期时间tWC(INT)被设置为2.5个时钟周期。并且，外部读取周期时间tRC(EXT)(等于随机读取周期时间)被设置为1个时钟周期，而内部读取周期时间tRC(INT)被设置为2个时钟周期。刷新周期时间被设置为2个时钟周期。

通常，当与保存于存储单元MC中的数据相关的数据被在写入操作中写入时，从存储单元MC读出的数据必须被反相。因此，写入操作需要比读取操作更长的时间。根据本实施例，与读取操作相比，写入操作具有0.5个时钟的容限，从而可以容易地设计在写入操作过程中工作的电路时序。

每个状态控制单元40A具有判定器52，其判定响应写入命令而产生的写入信号WRP与响应读取命令而产生的读取信号RDP之间的优先次序。判定器52判定写入信号WRP或读取信号RDP中的哪一个信号获得优先权，并且把判断结果输出到状态控制电路46A。

作为读取块的存储块BLK的状态控制电路46A锁存写入信号WRP，并且保持该信号直到接收来自判定器52的许可写入时为止。也就是说，当由于当前执行读取操作而不能够执行的写入操作时，写入信号WRP被保持直到读取操作完成为止。状态控制电路46A的其它操作与第一实施例的状态控制电路46相同。

每个时序信号产生器48A响应来自相关的状态控制电路46A的控制信号把时序信号TMG2输出到存储单元DQA、DQB、DQC和DQD，用于执行读取、写入和刷新操作中的一个操作。时序信号TMG2被输出，使得内部写入周期时间tWC(INT)、内部读取周期时间tRC(INT)以及刷新周期时间分别为2.5个时钟周期、2个时钟周期和2个时钟周期。

在内部写入周期时间tWC(INT)为2.5个时钟周期的情况下，开始写入操作的时序必须与一个时钟信号CLK的上升沿和下降沿之一同步。因此，时序信号产生器48A与时钟信号CLK的上升沿或下降沿同步地输出写入操作所需的时序信号TMG2。

图9示出第三实施例的操作的一个例子。

根据本实施例，由于内部写入周期时间tWC(INT)为2.5个时钟周期，因此在提供写入命令WR后的0.5个时钟之后开始写入操作。并且，根据本实施例，由于内部写入周期时间tWC(INT)比第一实施例的长0.5个时钟，因此执行刷新操作REF的存储块BLK需要一段时间来补偿写入操作的延迟。类似于第一实施例，读取操作与读取命令RD相同步地执行。

当紧接着在提供读取命令RD3之后提供写入命令WR3时，操作为读取块的存储块BLK2的写入操作WR3在读取操作RD3完成之后执行(在接收来自判定器52的许可之后)。对应于写入命令WR3的写入信号WRP被暂时保存在状态控制电路46A中，直到执行写入操作WR3为止。

本实施例可以提供类似于上述第一和第二实施例的效果。另外，在本实施例中，内部写入周期时间tWC(INT)被设置为2.5个时钟周期，其比内部读取周期时间tRC(INT)长0.5个时钟周期。因此，利用该容限可以执行需要比读取操作更长时间的写入操作。结果，可以容易地设计在写入操作过程中工作的电路的时序。

上述实施例被描述为三个存储块BLK0-2之一作为一个刷新块而工作，而其它两个存储块按照相互重叠地执行读取操作的方式交替地执行读取操作这样的例子。但是，本发明不限于该实施例。例如，4个存储块BLK之一可以操作为一个刷新块，而其它3个存储块BLK可以按照相互重叠地执行读取操作的方式交替地执行读取操作。在这种情况中，使3个存储块BLK执行这种交织操作允许外部读取周期时间tRC(EXT)为内部读取周期时间tRC(INT)的三分之一。

上述第三实施例被描述为刷新周期时间和内部读取周期时间tRC(INT)都被设置为2个时钟周期的例子。但是，本发明不限于这样一个实施例。例如，刷新周期时间可以被设置为1.5个时钟周期，而内部读取周期时间tRC(INT)可以被设置为2个时钟周期。

本发明不限于上述实施例，并且可以作出各种变型而不脱离本发明的精神和范围。可以对部分或所有部件进行任何改进。

Claims (18)

1.一种半导体存储器，其中包括：

具有存储单元的两个以上存储块，其被分配给相同的地址空间，以在其中写入相同的数据，并且可以相互独立地操作；

刷新控制单元，其选择其中一个所述存储块作为响应所述刷新命令执行刷新操作的刷新块，所述刷新控制单元包括刷新产生器，用于产生刷新所述存储单元的刷新命令；以及

读取控制单元，用于选择除了所述刷新块之外的一个所述存储块作为响应读取命令执行读取操作的读取块，当在由所述读取块执行读取操作过程中提供新的读取命令时，该读取控制单元选择除了该刷新块之外的处于空闲状态的另一个存储块，作为响应所述新的读取命令而执行读取操作的读取块。

2.根据权利要求1所述的半导体存储器，其中：

所述刷新控制单元包括一个刷新块计数器，用于响应所述刷新操作的完成执行计数操作，并且输出表示所述刷新块的刷新块信号；

所述读取控制单元包括读取块计数器，其响应所述读取命令执行计数操作，并且输出表示所述读取块的读取块信号；

接收所述刷新块信号的一个所述存储块作为所述刷新块开始响应所述刷新命令执行刷新操作；以及

接收所述读取块信号的另一个所述存储块作为所述读取块开始响应该读取命令执行读取操作。

3.根据权利要求2所述的半导体存储器，其中：

当所述读取块信号与所述刷新块信号相一致时，通过执行计数操作，所述读取块计数器改变计数器数值，以使得所述读取块信号和刷新块信号相互区别。

4.根据权利要求3所述的半导体存储器，其中：

所述读取块计数器的计数方向与所述刷新块计数器的计数方向相反。

5.根据权利要求1所述的半导体存储器，其中：

所述存储块的数目与可以在所述存储块执行单个读取操作所需的内部读取周期时间中提供的所述读取命令的最大数目相比多一个。

6.根据权利要求1所述的半导体存储器，其中进一步包括：

刷新地址计数器，用于产生表示在所述存储单元中要被刷新的一个存储单元的刷新地址。

7.根据权利要求1所述的半导体存储器，其中进一步包括：

写入控制电路，用于响应写入命令执行写入操作，以把相同的数据写入到所有所述存储块。

8.根据权利要求7所述的半导体存储器，其中进一步包括：

判定器，当在所述刷新块中写入和刷新命令相互冲突时，按照接收所述命令的次序根据所述写入和刷新命令顺序地执行操作。

9.根据权利要求8所述的半导体存储器，其中进一步包括：

时钟端，用于接收一个时钟信号，以使内部电路的操作同步，其中

所述判定器与所述时钟信号的上升沿和下降沿之一同步地接收所述写入命令，并且与所述时钟信号的上升沿和下降沿中的另一个同步地接收所述刷新命令。

10.根据权利要求7所述的半导体存储器，其中：

当在所述刷新操作过程中接收所述写入命令时，所述写入控制电路在所述刷新块中的刷新操作完成之后开始所述刷新块的写入操作，并且在除了所述刷新块之外的一个或多个存储块中，与所述写入命令相同步地开始写入操作。

11.根据权利要求10所述的半导体存储器，其中：

由除了所述刷新块之外的一个所述存储块执行响应在所述刷新块的写入操作过程中提供的所述读取命令的所述读取操作。

12.根据权利要求7所述的半导体存储器，其中进一步包括：

时钟端，用于接收一个时钟信号，以使内部电路的操作同步，其中

所述写入控制电路在接收所述写入命令后的一个时钟之后开始在所述存储块中的写入操作。

13.根据权利要求7所述的半导体存储器，其中进一步包括：

时钟端，用于接收一个时钟信号，以使内部电路的操作同步，以及

命令接收电路，用于与所述时钟信号的上升沿和下降沿之一同步地接收所述读取和写入命令，其中

所述刷新产生器与所述时钟信号的上升沿和下降沿中的另一个同步地输出所述刷新命令。

14.根据权利要求7所述的半导体存储器，其中：

作为在两个读取命令之间的最小时间间隔的外部读取周期时间被设置为比作为两个写入命令之间的最小时间间隔的外部写入周期时间更短。

15.根据权利要求7所述的半导体存储器，其中：

作为两个写入命令之间的最小时间间隔的外部写入周期时间被设置为比作为所述存储块的实际写入操作时间的内部写入周期时间更长。

16.根据权利要求15所述的半导体存储器，其中：

一个所述刷新操作和n个写入操作可以在n个连续的外部写入周期的时间段内执行。

17.根据权利要求7所述的半导体存储器，其中：

作为所述存储块的实际读取操作时间的内部读取周期时间、作为所述存储块的实际写入操作时间的内部写入周期时间、以及作为所述存储块的实际刷新操作时间的刷新周期时间之一不同于其他周期时间。

18.根据权利要求7所述的半导体存储器，其中：

作为所述存储块的实际读取操作时间的内部读取周期时间、作为所述存储块的实际写入操作时间的内部写入周期时间、以及作为所述存储块的实际刷新操作时间的刷新周期时间互不相同。

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