CN113903379A - 存储器系统及其操作方法 - Google Patents

Abstract

本发明提供一种存储器系统及其操作方法。存储器系统包括多个伪静态随机存取存储器芯片以及存储器控制器。伪静态随机存取存储器芯片互相耦接。当各伪静态随机存取存储器芯片接收到动作命令时，判断本身是否会发生刷新冲突，并据以产生冲突信号。存储器控制器根据冲突信号控制伪静态随机存取存储器芯片。所有伪静态随机存取存储器芯片共享各自的冲突信号，以同步地进行相同的延迟。

Description

存储器系统及其操作方法

技术领域

本发明涉及一种存储器系统，尤其涉及一种适用于伪静态随机存取存储器(Pseudo Static Random Access Memory)芯片的存储器系统及其操作方法。

背景技术

伪静态随机存取存储器(Pseudo Static Random Access Memory)具有大容量及低成本的优点，但需要考虑定期执行刷新操作的需求。为了避免刷新冲突所造成的影响，现有的伪静态随机存取存储器具有可变延迟时间(VL)模式。在可变延迟时间(VL)模式中延迟的长短取决于是否会与写入动作或读取动作发生刷新冲突。当发生刷新冲突时采用长延迟，没发生时采用短延迟。长延迟时间例如是短延迟时间的2倍。

为了降低电子装置的尺寸，多芯片封装(Multi-chip package，MCP)已经成为未来发展必然的趋势之一。在多芯片封装的架构下，当其中一个伪静态随机存取存储器芯片产生刷新冲突时，其他的伪静态随机存取存储器芯片未必也会同时产生刷新冲突，适用于两者的延迟时间可能也不相同。由于难以实时地调整延迟时间，导致操作上的难度增加。因此，如何对采用多芯片封装的伪静态随机存取存储器芯片进行设计则成为一个重要的课题。

发明内容

本发明提供一种存储器系统及其操作方法，可将刷新冲突的信息共享至所有存储器芯片中，以同步地进行相同的延迟。

本发明的存储器系统包括多个伪静态随机存取存储器芯片以及存储器控制器。伪静态随机存取存储器芯片互相耦接。当各伪静态随机存取存储器芯片接收到动作命令时，判断本身是否会发生刷新冲突，并据以产生冲突信号。存储器控制器根据冲突信号控制伪静态随机存取存储器芯片。所有伪静态随机存取存储器芯片共享各自的冲突信号，以同步地进行相同的延迟。

本发明的存储器系统的操作方法，适用于包括多个伪静态随机存取存储器芯片的存储器系统。操作方法包括：接收动作命令；判断是否会发生刷新冲突，并据以产生冲突信号；以及共享冲突信号至所有伪静态随机存取存储器芯片，以同步地进行相同的延迟。

基于上述，在本发明的存储器系统中，所有存储器芯片可共享各自的冲突信息(冲突信号)。当至少一个存储器芯片发生刷新冲突时，延迟时间可设置为长延迟。当所有存储器芯片都没有刷新冲突时，延迟时间可设置为短延迟。由于所有存储器芯片的延迟时间都相同，可以在多芯片封装的架构下使用可变延迟时间模式，并且实时地对延迟时间进行调整，以提高存储器芯片的执行速度。

附图说明

图1示出本发明一实施例的存储器系统的方块示意图；

图2示出本发明一实施例的存储器系统的电路示意图；

图3示出本发明一实施例的输出驱动电路的结构示意图；

图4示出本发明另一实施例的存储器系统的电路示意图；

图5示出本发明另一实施例的输出驱动电路的结构示意图；

图6示出本发明一实施例的存储器系统的操作方法的流程图。

具体实施方式

请参照图1，图1示出本发明一实施例的存储器系统的方块示意图。存储器系统100包括多个伪静态随机存取存储器芯片(例如，伪静态随机存取存储器芯片110_0及110_1)以及存储器控制器120。

伪静态随机存取存储器芯片110_0及110_1例如是采用多芯片封装技术进行配置的伪静态随机存取存储器芯片。伪静态随机存取存储器芯片110_0及110_1互相耦接。在本实施例中，当每个伪静态随机存取存储器芯片110_0及110_1接收到动作命令ACMD时，每个伪静态随机存取存储器芯片110_0及110_1都会判断本身是否会发生刷新冲突，并据以产生冲突信号。

存储器控制器120耦接伪静态随机存取存储器芯片110_0及110_1。存储器控制器120可根据冲突信号控制伪静态随机存取存储器芯片110_0及110_1。举例来说，在进行写入操作或读取操作时，存储器控制器120可根据来自存取存储器芯片110_0及110_1的冲突信号适当地调整伪静态随机存取存储器芯片110_0及110_1的动作，以在兼顾数据可靠度的情况下顺利进行写入操作或读取操作。

此外，在本实施利中，伪静态随机存取存储器芯片110_0及110_1可共享各自的冲突信号，以同步地进行相同的延迟。举例来说，当伪静态随机存取存储器芯片110_0发生刷新冲突时，伪静态随机存取存储器芯片110_0会产生对应的冲突信号。由于在伪静态随机存取存储器芯片110_0及110_1中传递冲突信号的接脚会互相耦接，伪静态随机存取存储器芯片110_1可依据接收到的来自伪静态随机存取存储器芯片110_0的冲突信号而去设定本身的延迟时间，以与伪静态随机存取存储器芯片110_0同步地进行相同的延迟。

在本实施例中，存储器控制器120可以是利用多个逻辑门所组成的逻辑电路，或者是中央处理单元(central processing unit，CPU)、可程序化的一般用途或特殊用途的微处理器(microprocessor)、数字信号处理器(digital signal processor，DSP)、可程序化控制器、特殊应用集成电路(application specific integrated circuits，ASIC)、可程序化逻辑设备(programmable logic device，PLD)、其他类似装置或这些装置的组合，本发明实施例并不以此为限。

需说明的是，虽然本实施例是以包括2个伪静态随机存取存储器芯片110_0及110_1的存储器系统100进行说明，但上述芯片的个数在本发明并不依此为限。本领域技术人员可以视其实际需求，并参照本实施例的教示，而将伪静态随机存取存储器芯片的个数类推至更多个。

本案的存储器系统100可例如采用地址扩展类型(address expansion type)以及IO扩展类型(IO expansion type)两种方式进行配置。以下针对上述两种方式举例进行说明。

图2示出本发明一实施例的存储器系统的电路示意图。存储器系统200适用于地址扩展类型的配置方式。如图2所示，存储器系统200包括多个伪静态随机存取存储器芯片(例如，伪静态随机存取存储器芯片210_0及210_1)以及存储器控制器220。上述伪静态随机存取存储器芯片的个数在本发明并不依此为限。

如图2所示，伪静态随机存取存储器芯片210_0包括选通脚位DQS_0、数据脚位ADQ_0、驱动控制器230_0、输出驱动电路240_0以及接收器250_0。伪静态随机存取存储器芯片210_1包括选通脚位DQS_1、数据脚位ADQ_1、驱动控制器230_1、输出驱动电路240_1以及接收器250_1。其中，伪静态随机存取存储器芯片210_0的选通脚位DQS_0耦接至其他所有伪静态随机存取存储器芯片的选通脚位(例如，伪静态随机存取存储器芯片210_1的选通脚位DQS_1)以及存储器控制器220的选通脚位DQS_C，伪静态随机存取存储器芯片210_0的数据脚位ADQ_0耦接至其他所有伪静态随机存取存储器芯片的数据脚位(伪静态随机存取存储器芯片210_1的数据脚位ADQ_1)以及存储器控制器220的数据脚位ADQ_C。

以伪静态随机存取存储器芯片210_0为范例进行说明，驱动控制器230_0可通过数据脚位ADQ_0自存储器控制器220接收动作命令ACMD。

举例来说，伪静态随机存取存储器芯片210_0可例如为256M位、8IO的伪静态随机存取存储器芯片。在存储器控制器220所发送的动作命令ACMD中可包含8位量的命令信息、25位量的地址信息A<24:0>以及1位量的芯片信息A<25>。当芯片信息A<25>为0(低逻辑电平)时，表示存储器控制器220选择的是伪静态随机存取存储器芯片210_0，当芯片信息A<25>为1(高逻辑电平)时，表示存储器控制器220选择的是伪静态随机存取存储器芯片210_1。藉此，当伪静态随机存取存储器芯片210_0收到动作命令ACMD时，驱动控制器230_0就可例如根据芯片信息A<25>而判断出是否要对应进行动作。

接着，当伪静态随机存取存储器芯片210_0被选择时，驱动控制器230_0可根据接收到动作命令ACMD的时间点与内容，判断所属的伪静态随机存取存储器芯片210_0是否会发生刷新冲突，并据以产生控制信号CL1_0。

输出驱动电路240_0耦接选通脚位DQS_0以及驱动控制器230_0。输出驱动电路240_0根据控制信号CL1_0，提供冲突信号CF1_0至选通脚位DQS_0。

接收器250_0耦接选通脚位DQS_0。接收器250_0可根据冲突信号CF1_0决定延迟时间，以使所属的伪静态随机存取存储器芯片210_0进行延迟。在本实施例中，接收器250_0可例如是包括计数器及多个逻辑门的逻辑电路，本发明实施例并不以此为限。

伪静态随机存取存储器芯片210_1与伪静态随机存取存储器芯片210_0的操作方式实质上相同，故其动作以及信号(包括控制信号CL1_1及冲突信号CF1_1)的操作方式可参考伪静态随机存取存储器芯片210_0。

以下举例说明输出驱动电路240_0的详细电路结构与操作方式。图3示出本发明一实施例的输出驱动电路的结构示意图。输出驱动电路240_0包括晶体管T1、晶体管T2、晶体管T3以及电阻R1。在本实施中，控制信号CL1_0包括子控制信号CL1、CL2及CL3，分别用以控制晶体管T1、晶体管T2以及晶体管T3。

在图3中，晶体管T1的第一端接收驱动电压VDD。晶体管T1的第二端耦接选通脚位DQS_0。晶体管T1的控制端接收子控制信号CL1。

晶体管T2的第一端耦接至晶体管T1的第二端。晶体管T2的第二端接收接地电压VSS。晶体管T2的控制端接收子控制信号CL2。

晶体管T3的第一端耦接至晶体管T1的第二端。晶体管T3的控制端接收子控制信号CL3。电阻R1的第一端耦接至晶体管T3的第二端，电阻R1的第二端接收接地电压VSS。

如图3所示，晶体管T1为P型晶体管，晶体管T2及T3为N型晶体管。控制信号CL1～CL3的操作方式如下：

表1

在表1中，H为高逻辑电平，L为低逻辑电平。V为高逻辑电平或低逻辑电平，当将H输出至选通脚位DQS_0的情况下CL1及CL2＝L，当将L输出至选通脚位DQS_0的情况下CL1及CL2＝H。

请同时参照图3及表1，在电路的操作上，当驱动控制器230_0接收到动作命令ACMD，并且判断所属的伪静态随机存取存储器芯片210_0不会发生刷新冲突时，控制信号CL1为高逻辑电平(H)，控制信号CL2为低逻辑电平(L)，在输出驱动电路240_0中的控制信号CL3为高逻辑电平(H)。此时，在输出驱动电路240_0中晶体管T1及T2会断开，因此输出驱动电路240_0不会驱动选通脚位DQS_0的逻辑电平。在所有的伪静态随机存取存储器芯片210_0及210_1都未发生刷新冲突的情况下，由于只有输出驱动电路240_0中的晶体管T3会导通，选通脚位DQS_0会被拉低至接地电压VSS，以输出对应的冲突信号CF1_0至选通脚位DQS_0。

另一方面，当驱动控制器230_0接收到动作命令ACMD，并且判断所属的伪静态随机存取存储器芯片210_0会发生刷新冲突时，控制信号CL1为低逻辑电平(L)，控制信号CL2为低逻辑电平(L)，在输出驱动电路240_0中的控制信号CL3为高逻辑电平(H)。此时，在输出驱动电路240_0中晶体管T1会导通，晶体管T2会断开，因此输出驱动电路240_0会拉升选通脚位DQS_0的逻辑电平，以输出对应的冲突信号CF1_0至选通脚位DQS_0。

通过上述的操作方式，在本案的多个伪静态随机存取存储器芯片(例如，伪静态随机存取存储器芯片210_0及210_1)中，发生刷新冲突的芯片可将选通脚位驱动到高逻辑电平，而没有发生刷新冲突的芯片不会驱动选通脚位。

并且，这样的操作方式不易在脚位上产生总线冲突(bus fight)。当选通脚位DQS_0被驱动到高逻辑电平时，直流电流会流过晶体管T3以及电阻R1。此电流取决于电阻R1的电阻值。举例来说，在电阻R1＝为10K奥姆，VDD为2.0伏特时，通过晶体管T3直流电流为200u安培，它小于伪静态随机存取存储器芯片的动作电流(activated current)。

如表1所示，在驱动控制器230_0接收到动作命令ACMD的期间，无论是否有发生刷新冲突，只有输出驱动电路240_0中的控制信号CL3为高逻辑电平(H)，其他输出驱动电路中的控制信号CL3皆为低逻辑电平(L)。这样的操作方式是为了在所有的伪静态随机存取存储器芯片210_0及210_1都未发生刷新冲突的情况下，导通输出驱动电路240_0中的晶体管T3，据以将选通脚位DQS_0及DQS_1拉低至接地电压VSS，从而避免选通脚位DQS_0及DQS_1变成高阻抗状态。

另外，在驱动控制器230_0接收到动作命令ACMD的期间，接收器250_0处于使能状态。当输出驱动电路240_0输出对应的冲突信号CF1_0至选通脚位DQS_0后，接收器250_0可根据冲突信号CF1_0决定延迟时间。

再者，由于所有的伪静态随机存取存储器芯片210_0及210_1的选通脚位皆互相耦接，因此所有的伪静态随机存取存储器芯片210_0及210_1可同步地设置相同的延迟时间。在所有的伪静态随机存取存储器芯片210_0及210_1都未发生刷新冲突的情况下，可同步地设置较短的延迟时间。藉此，在本发明的架构下，可以实现跨存储器芯片的丛发(burst)式读取与写入。

并且，如表1所示，在进行读取操作的期间，可禁用接收器。在进行写入操作的期间，由于可使用选通脚位产生数据屏蔽(data mask)信号，因此禁用了输出驱动电路而将接收器使能。

图4示出本发明另一实施例的存储器系统的电路示意图。存储器系统300适用于IO扩展类型的配置方式。如图4所示，存储器系统300包括多个伪静态随机存取存储器芯片(例如，伪静态随机存取存储器芯片310_0及310_1)以及存储器控制器320。上述伪静态随机存取存储器芯片的个数在本发明并不依此为限。

如图4所示，伪静态随机存取存储器芯片310_0包括选通脚位DQS_0、数据脚位ADQ_0、延迟脚位LTY_0、驱动控制器330_0、输出驱动电路340_0、接收器350_0以及输出控制器360_0。伪静态随机存取存储器芯片310_1包括选通脚位DQS_1、数据脚位ADQ_1、延迟脚位LTY_1、驱动控制器330_1、输出驱动电路340_1、接收器350_1以及输出控制器360_1。其中，伪静态随机存取存储器芯片310_0的选通脚位DQS_0及数据脚位ADQ_0分别耦接至存储器控制器320的选通脚位DQS_C0及数据脚位ADQ_C0。伪静态随机存取存储器芯片310_1的选通脚位DQS_1及数据脚位ADQ_1分别耦接至存储器控制器320的选通脚位DQS_C1及数据脚位ADQ_C1。态随机存取存储器芯片310_0的延迟脚位LTY_0耦接至其他所有伪静态随机存取存储器芯片的延迟脚位(例如，伪静态随机存取存储器芯片310_1的延迟脚位LTY_1)。

以伪静态随机存取存储器芯片310_0为范例进行说明，驱动控制器330_0可通过数据脚位ADQ_0自存储器控制器320接收动作命令ACMD0。

举例来说，伪静态随机存取存储器芯片310_0可例如为256M位、8IO的伪静态随机存取存储器芯片。与前述实施例不同的是，由于存储器控制器320分别以数据脚位ADQ_C0及数据脚位ADQ_C1耦接至伪静态随机存取存储器芯片310_0的数据脚位ADQ_0及静态随机存取存储器芯片310_1的数据脚位ADQ_1，当要选择伪静态随机存取存储器芯片310_0时，存储器控制器320可通过数据脚位ADQ_C0发送动作命令ACMD0至伪静态随机存取存储器芯片310_0。在IO扩展型的多芯片封装中，存储器控制器320同时将相同的命令发送到所有的伪静态随机存取存储器芯片310_0及310_1。

接着，当伪静态随机存取存储器芯片310_0被选择时，驱动控制器330_0可根据接收到动作命令ACMD0的时间点与内容，判断所属的伪静态随机存取存储器芯片310_0是否会发生刷新冲突，并据以产生控制信号CL2_0。

输出驱动电路340_0耦接延迟脚位LTY_0以及驱动控制器330_0。输出驱动电路340_0根据控制信号CL2_0，提供冲突信号CF2_0至延迟脚位LTY_0。

接收器350_0耦接延迟脚位LTY_0。接收器350_0可根据冲突信号CF2_0决定延迟时间，以使所属的伪静态随机存取存储器芯片310_0进行延迟。在本实施例中，接收器350_0可例如是包括计数器及多个逻辑门的逻辑电路，本发明实施例并不以此为限。

输出控制器360_0耦接接收器350_0以及选通脚位DQS_0。输出控制器360_0根据所决定的延迟时间，提供延迟信号LT_0至选通脚位DQS_0。藉此，存储器控制器320可得到伪静态随机存取存储器芯片310_0的延迟信息，以便对伪静态随机存取存储器芯片310_0进行适当的控制。在本实施例中，输出控制器360_0可以是利用多个逻辑门所组成的逻辑电路，本发明实施例并不以此为限。

此外，在一实施例中，在输出控制器360_0以及选通脚位DQS_0之间也可跨接有离线驱动调整器(off-chip driver，OCD)。离线驱动调整器可用以调整选通脚位DQS_0的电压，来补偿上拉与下拉电阻值，以确保信号的完整与可靠性。

伪静态随机存取存储器芯片310_1与伪静态随机存取存储器芯片310_0的操作方式实质上相同，故其动作以及信号(包括动作命令ACMD1、控制信号CL2_1、冲突信号CF2_1及延迟信号LT_1)的操作方式可参考伪静态随机存取存储器芯片310_0。

以下举例说明输出驱动电路340_0的详细电路结构与操作方式。图5示出本发明另一实施例的输出驱动电路的结构示意图。输出驱动电路340_0包括晶体管T4、晶体管T5以及电阻R2。在本实施中，控制信号CL2_0包括子控制信号CL4及CL5，分别用以控制晶体管T4以及晶体管T5。

在图5中，晶体管T4的第一端接收驱动电压VDD。晶体管T4的第二端耦接延迟脚位LTY_0。晶体管T4的控制端接收子控制信号CL4。

晶体管T5的第一端耦接至晶体管T4的第二端。晶体管T5的控制端接收子控制信号CL5。电阻R2的第一端耦接至晶体管T5的第二端，电阻R2的第二端接收接地电压VSS。

如图5所示，晶体管T4为P型晶体管，晶体管T5为N型晶体管。控制信号CL4、CL5的操作方式如下：

表2

在表2中，H为高逻辑电平，L为低逻辑电平。

请同时参照图5及表2，在电路的操作上，当驱动控制器330_0接收到动作命令ACMD0，并且判断所属的伪静态随机存取存储器芯片310_0不会发生刷新冲突时，控制信号CL4为高逻辑电平(H)，在输出驱动电路340_0中的控制信号CL5为高逻辑电平(H)。此时，在输出驱动电路340_0中晶体管T4会断开，因此输出驱动电路340_0不会驱动延迟脚位LTY_0的逻辑电平。在所有的伪静态随机存取存储器芯片310_0及310_1都未发生刷新冲突的情况下，由于只有输出驱动电路340_0中的晶体管T5会导通，延迟脚位LTY_0会被拉低至接地电压VSS，以输出对应的冲突信号CF2_0至延迟脚位LTY_0。

另一方面，当驱动控制器330_0接收到动作命令ACMD0，并且判断所属的伪静态随机存取存储器芯片310_0会发生刷新冲突时，控制信号CL4为低逻辑电平(L)，在输出驱动电路340_0中的控制信号CL5为高逻辑电平(H)。此时，在输出驱动电路340_0中晶体管T4会导通，因此输出驱动电路340_0会拉升延迟脚位LTY_0的逻辑电平，以输出对应的冲突信号CF2_0至延迟脚位LTY_0。

通过上述的操作方式，在本案的多个伪静态随机存取存储器芯片(例如，伪静态随机存取存储器芯片310_0及310_1)中，发生刷新冲突的芯片可将延迟脚位驱动到高逻辑电平，而没有发生刷新冲突的芯片不会驱动延迟脚位。

并且，这样的操作方式不易在脚位上产生总线冲突(bus fight)。当延迟脚位LYT_0被驱动到高逻辑电平时，直流电流会流过晶体管T5以及电阻R2。此电流取决于电阻R2的电阻值。举例来说，在电阻R2＝为10K奥姆，VDD为2.0伏特时，通过晶体管T5直流电流为200u安培，它小于伪静态随机存取存储器芯片的动作电流(activated current)。

如表2所示，在驱动控制器330_0接收到动作命令ACMD0的期间，无论是否有发生刷新冲突，只有输出驱动电路340_0中的控制信号CL5为高逻辑电平(H)，其他输出驱动电路中的控制信号CL5皆为低逻辑电平(L)。这样的操作方式是为了在所有的伪静态随机存取存储器芯片310_0及310_1都未发生刷新冲突的情况下，导通输出驱动电路340_0中的晶体管T5，据以将延迟脚位LYT_0及LYT_1拉低至接地电压VSS，从而避免延迟脚位LYT_0及LYT_1变成高阻抗状态。

另外，在驱动控制器330_0接收到动作命令ACMD0的期间，接收器350_0处于使能状态。当输出驱动电路340_0输出对应的冲突信号CF2_0至延迟脚位LYT_0后，接收器350_0可根据冲突信号CF2_0决定延迟时间。

再者，由于所有的伪静态随机存取存储器芯片310_0及310_1的延迟脚位皆互相耦接，因此所有的伪静态随机存取存储器芯片310_0及310_1可同步地设置相同的延迟时间。在所有的伪静态随机存取存储器芯片310_0及310_1都未发生刷新冲突的情况下，可同步地设置较短的延迟时间。

以下请参照图6，图6示出本发明一实施例的存储器系统的操作方法的流程图。本实施例的存储器系统包括多个伪静态随机存取存储器芯片。在步骤S610中，接收动作命令。接着，在步骤S620中，判断是否会发生刷新冲突，并据以产生冲突信号。最后，在步骤S630中，共享冲突信号至所有伪静态随机存取存储器芯片，以同步地进行相同的延迟。关于上述图6的存储器系统的操作方法的步骤实施细节，在前述的多个实施例及多个实施方式中都有详细的说明，以下恕不多赘述。

综上所述，在本发明的存储器系统中，所有存储器芯片可共享各自的冲突信息(冲突信号)。由于所有存储器芯片的延迟时间都相同，可以在多芯片封装的架构下使用可变延迟时间模式，实时地对延迟时间进行调整，以提高存储器芯片的执行速度，并且降低控制与操作上的难度。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种存储器系统，包括：

多个伪静态随机存取存储器芯片，所述多个伪静态随机存取存储器芯片互相耦接，当各所述多个伪静态随机存取存储器芯片接收到动作命令时，判断本身是否会发生刷新冲突，并据以产生冲突信号；以及

存储器控制器，耦接所述多个伪静态随机存取存储器芯片，根据所述冲突信号控制所述多个伪静态随机存取存储器芯片，

其中所有所述多个伪静态随机存取存储器芯片共享各自的所述冲突信号，以同步地进行相同的延迟。

2.根据权利要求1所述的存储器系统，其特征在于，各所述多个伪静态随机存取存储器芯片包括：

选通脚位，耦接所述存储器控制器以及其他所有所述多个伪静态随机存取存储器芯片的选通脚位；

数据脚位，耦接所述存储器控制器以及其他所有所述多个伪静态随机存取存储器芯片的数据脚位；

驱动控制器，通过所述数据脚位自所述存储器控制器接收所述动作命令，根据接收到所述动作命令的时间点与内容，判断所属的所述伪静态随机存取存储器芯片是否会发生所述刷新冲突，并据以产生控制信号；以及

输出驱动电路，耦接所述选通脚位以及所述驱动控制器，根据所述控制信号，提供所述冲突信号至所述选通脚位。

3.根据权利要求2所述的存储器系统，其特征在于，所述控制信号包括第一子控制信号、第二子控制信号以及第三子控制信号，所述输出驱动电路包括：

第一晶体管，其第一端接收驱动电压，其第二端耦接所述选通脚位，所述第一晶体管的控制端接收所述第一子控制信号；

第二晶体管，其第一端耦接至所述第一晶体管的第二端，其第二端接收接地电压，所述第二晶体管的控制端接收所述第二子控制信号；

第三晶体管，其第一端耦接至所述第一晶体管的第二端，所述第三晶体管的控制端接收所述第三子控制信号；以及

电阻，其第一端耦接至所述第三晶体管的第二端，其第二端接收所述接地电压。

4.根据权利要求3所述的存储器系统，其特征在于，所述第一晶体管为P型晶体管，所述第二晶体管、所述第三晶体管为N型晶体管。

5.根据权利要求2所述的存储器系统，其特征在于，各所述多个伪静态随机存取存储器芯片还包括：

接收器，耦接所述选通脚位，根据所述冲突信号决定延迟时间，以使所属的所述伪静态随机存取存储器芯片进行延迟。

6.根据权利要求1所述的存储器系统，其特征在于，各所述多个伪静态随机存取存储器芯片包括：

选通脚位，耦接所述存储器控制器；

数据脚位，耦接所述存储器控制器；

延迟脚位，耦接其他所有所述多个伪静态随机存取存储器芯片的延迟脚位；

驱动控制器，通过所述数据脚位自所述存储器控制器接收所述动作命令，根据接收到所述动作命令的时间点与内容，判断所属的所述伪静态随机存取存储器芯片是否会发生所述刷新冲突，并据以产生控制信号；以及

输出驱动电路，耦接所述延迟脚位以及所述驱动控制器，根据所述控制信号，提供所述冲突信号至所述延迟脚位。

7.根据权利要求6所述的存储器系统，其特征在于，所述控制信号包括第一子控制信号以及第二子控制信号，所述输出驱动电路包括：

第一晶体管，其第一端接收驱动电压，其第二端耦接所述延迟脚位，所述第一晶体管的控制端接收所述第一子控制信号；

第二晶体管，其第一端耦接至所述第一晶体管的第二端，所述第二晶体管的控制端接收所述第二子控制信号；以及

电阻，其第一端耦接至所述第二晶体管的第二端，其第二端接收接地电压。

8.根据权利要求7所述的存储器系统，其特征在于，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。

9.根据权利要求6所述的存储器系统，其特征在于，各所述多个伪静态随机存取存储器芯片还包括：

接收器，耦接所述延迟脚位，根据所述冲突信号决定延迟时间；以及

输出控制器，耦接所述接收器以及所述选通脚位，根据所决定的所述延迟时间，提供延迟信号至所述选通脚位。

10.一种存储器系统的操作方法，所述存储器系统包括多个伪静态随机存取存储器芯片，所述操作方法包括：

接收动作命令；

判断是否会发生刷新冲突，并据以产生冲突信号；以及

共享所述冲突信号至所有所述多个伪静态随机存取存储器芯片，以同步地进行相同的延迟。

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