JP2001067877A - 半導体装置 - Google Patents
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Abstract
スバッファによる電力消費を低減可能な半導体装置を提
供する。 【解決手段】 メモリ部(BNK0〜BNK3)への書
込みデータを入力可能なデータ入力バッファ(3)を有
する半導体装置において、前記メモリ部に対する書込み
動作の指示を受けた後に、データ入力バッファを非活性
状態から活性状態に変化させる。前記データ入力バッフ
ァは、例えばSSTL準拠のインタフェース仕様を有す
る差動入力バッファであり、パワースイッチのオン状態
によって活性状態にされ、貫通電流を流し、小振幅信号
の微小な変化に即座に追従して信号を入力する。入力バ
ッファはメモリ部に対する書込み動作の指示を受けて初
めて活性状態にされるから、書き込み動作が指示される
前に予めデータ入力バッファが活性状態にされて消費さ
れる無駄な電力消費が低減される。
Description
マンドの入力後に当該コマンドの実行に利用される情報
が供給される半導体装置における前記情報の入力技術に
関し、例えば、DDR(Double Data Ra
te)動作可能なSDRAM(Synchronous
Dynamic Random Access Me
mory)に適用して有効な技術に関する。
外部インタフェースもSSTL(Stub Serie
s Terminated Tranceiver L
ogic)のような小振幅信号インタフェースに移りつ
つある。前記SSTL仕様のインタフェースの入力バッ
ファにはカレントミラー負荷を備えた差動増幅回路が広
く採用されている。差動増幅回路は活性状態において常
時貫通電流が流れるので、相補型MOS回路で成るCM
OS入力バッファに比べて電力消費が大きくなるが、微
小信号を高速に入力することができる。
動作タイミングが外部からのシステムクロック信号のよ
うな外部クロック信号に基づいて制御される。この種の
同期式メモリは、外部クロック信号の利用によって内部
動作のタイミング設定が比較的容易となり、比較的高速
動作が可能となる、という特徴を持つ。
力及び出力が外部クロック信号の立ち上りエッジに同期
されて行われるいわゆるSDR(Single Dat
aRate)形式のSDRAMと、データの入力及び出
力が外部クロック信号の立ち上りエッジ及び立ち下がり
エッジの双方に同期して行われる所謂DDR形式のSD
RAMとが知られている。
DRAMとは、書込みデータの入力タイミング制御が相
違されている。SDR形式のSDRAMにおいては、外
部からの書込み動作の指示と同じクロック信号周期にお
いて外部からのデータの供給が規定される。したがっ
て、バンクアクティブコマンドに続くライトコマンドに
よってライト動作が指示されると同時にライトデータが
供給されるから、ライトコマンドを受け付けた後にデー
タ入力バッファを活性化していたのでは、ライトコマン
ドと共にクロック信号に同期して供給される書込みデー
タの入力が間に合わない。これにより、データ入力バッ
ファは、ロウアドレス系の動作を指示するバンクアクテ
ィブコマンドを受け付けた時点で、活性化される。
いては外部からの書込み動作の指示が行われたクロック
信号周期の後のクロック信号周期から、データストロー
ブ信号に同期する外部からのデータの供給が規定されて
いる。データストローブ信号はデータ出力にも利用さ
れ、そのようなデータストローブ信号を用いることによ
り、メモリボード上の夫々のSDRAMに対してデータ
の伝播遅延とデータストローブ信号の伝播遅延とを適当
に設定しておくことにより、メモリボード上でのメモリ
コントローラからSDRAMへの遠近に依存するデータ
アクセス時間のばらつきを小さくすることが比較的簡単
になる。
のSDRAMにおけるデータ入力バッファの活性化制御
に付いて検討した。これによれば、DDR形式のSDR
AMにおいてもSDR形式と同様に、バンクアクティブ
コマンドに応答してデータ入力バッファを活性化してし
まうと、その後、例えばプリチャージコマンドが受け付
けられるまでデータ入力バッファが活性状態に維持さ
れ、バンクアクティブコマンドからライトコマンドが発
行されるまでの間、データ入力バッファで無駄な電力を
消費することが、本発明者によって明らかにされた。ま
た、バンクアクティブコマンドの後に、ライトコマンド
が発行されるとは限らず、リードコマンドしか発行され
なかった場合には、データ入力バッファの活性状態は、
結果として、全く無駄になり、それによる電力消費も完
全に無駄であることが本発明者によって明らかにされ
た。特に、DDR−SDRAMのデータ入力バッファの
SSTLインタフェースを採用することがJEDEC
(Joint Electron Device En
gineering Council)で規定されてお
り、これに準拠するような場合を考慮すれば、SSTL
インタフェースにおける入力バッファの活性化制御タイ
ミングはDDR−SDRAMの低消費電力を図る上で大
きな要素になることが本発明者によって見出された。
の外部インタフェースバッファによる電力消費を低減可
能な半導体装置を提供することにある。
たDDR形式のSDRAMに好適な半導体装置を提供す
ることにある。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
力可能なデータ入力バッファを有する半導体装置におい
て、前記メモリ部に対する書込み動作の指示を受けた後
に、データ入力バッファを非活性状態から活性状態に変
化させる。
複数個のメモリセルに対するデータの書込み動作及び前
記メモリセルからのデータ読み出し動作を、クロック信
号に応答して行なうクロック同期式の半導体装置、例え
ば、SDRAMである。
L規格に準拠したインタフェース仕様を有する差動入力
バッファであり、当該バッファはそのパワースイッチの
オン状態によって活性状態にされ、オフ状態によって非
活性状態にされる。前記差動入力バッファに代表される
入力バッファは、その活性状態において貫通電流を流
し、小振幅入力信号の微小な変化にも即座に追従して入
力信号を後段に伝達可能にされる。
対する書込み動作の指示を受けて初めて活性状態にされ
るから、書き込み動作が指示される前に予めデータ入力
バッファが活性状態にされて消費される無駄な電力消費
が低減される。
Mの場合、メモリセルに対するデータ書き込み動作及び
データ読み出し動作を制御する制御回路は、カラムアド
レスによるビット線を指定したデータ書込み動作がライ
トコマンドによって指示され、ロウアドレスによるワー
ド線選択動作がバンクアクティブコマンドによって指示
され、カラムアドレスによるビット線を指定したデータ
読み出し動作がリードコマンドによって指示され、ワー
ド線の初期化がプリチャージコマンドによって指示され
るされるものであり、このライトコマンドを受け付けた
後に、前記データ入力バッファを非活性状態から活性状
態に変化させ、前記バンクアクティブコマンド又はリー
ドコマンドを受け付けても非活性状態のデータ入力バッ
ファの状態を不変とする。このように、バンクアクティ
ブコマンドやリードコマンドによる指示ではデータ入力
バッファを活性化しないから、バンクアクティブの後、
全くライトコマンドが指示され無ければ、データ入力バ
ッファでは何ら無駄な電力消費は行われない。
うに、ライトコマンドによる書き込み動作の指示が行わ
れた前記クロック信号周期の後のクロック信号周期から
のデータストローブ信号に同期するデータの供給が規定
されている場合、半導体装置は、例えば、前記データ入
力バッファの次段にデータラッチ回路を有し、前記デー
タストローブ信号に同期して供給されるデータを、前記
データラッチ回路が、前記データストローブ信号に同期
してラッチする。半導体装置におけるそのようなデータ
入力仕様は、一つの観点からすれば、クロック同期の書
き込みコマンドによる書き込み動作の指示の後にデータ
入力バッファを活性化しても書き込みデータの入力取り
こぼしが発生しないことを保証する。
ク信号に同期したデータストローブ信号の立ち上がり及
び立ち下がりの両方のエッジに夫々同期してデータの入
出力を可能にする場合、前記データラッチ回路は、例え
ば、前記データストローブ信号の立ち上がり及び立ち下
がりの各変化に同期して前記データ入力バッファに入力
されたデータを順次ラッチして前記データストローブ信
号の1サイクル以上を単位に前記メモリセルに並列に供
給可能とする。更に具体的な態様のデータラッチ回路
は、前記データ入力バッファから入力されたデータを前
記データストローブ信号の立ち上がり変化に同期してラ
ッチする第1のデータラッチ回路と、前記データ入力バ
ッファから入力されたデータを前記データストローブ信
号の立ち下がり変化に同期してラッチする第2のデータ
ラッチ回路と、前記第1のデータラッチ回路にラッチさ
れたデータを前記データストローブ信号の立ち下がり変
化に同期してラッチする第3のデータラッチ回路とを有
し、前記第2のデータラッチ回路及び第3のデータラッ
チ回路の出力を並列させて前記メモリ部に供給可能とす
るものである。
から内部に取り込まれれば、未だ書き込み動作が完了さ
れていなくても、最早データ入力バッファを活性状態に
保つ必然性は無い。したがって、データ入力バッファの
低消費電力を最優先とするなら、書込みコマンドによる
書込み動作の最後の書込みデータが前記第2及び第3の
データラッチ回路にラッチされるのを待って、前記デー
タ入力バッファを活性状態から非活性状態へ遷移させて
もよい。この制御はデータストローブ信号に同期させて
行うことができるが、データストローブ信号に対する書
き込みデータのセットアップ・ホールドタイムとの関係
が不所望に変動するような場合にも書き込み動作の信頼
性を維持させようとするならば、書込みコマンドによる
書込み動作の終了に同期させて、前記データ入力バッフ
ァを活性状態から非活性状態に遷移させるようにすれば
よい。
った入力バッファ制御はアドレス入力バッファ等にも適
用することができる。例えば、複数個のアドレス入力端
子と、前記複数個のアドレス入力端子に対応して設けら
れる複数個のアドレス入力バッファと、クロック信号を
受けるクロック端子と、選択端子がワード線に接続され
データ入出力端子がビット線に接続された複数個のメモ
リセルと、前記メモリセルに対するデータ書込み動作及
びデータ読み出し動作をクロック信号に同期させて制御
する制御回路と、を含む半導体装置を一例とすれば、前
記制御回路は、ロウアドレスによるワード線選択動作が
バンクアクティブコマンドによって指示され、カラムア
ドレスによるビット線を指定したデータ読み出し動作が
リードコマンドによって指示され、カラムアドレスによ
るビット線を指定したデータ書込み動作がライトコマン
ドによって指示され、ワード線の初期化がプリチャージ
コマンドによって指示され、前記バンクアクティブコマ
ンド、前記リードコマンド又は前記ライトコマンドを受
け付けた後に、前記アドレス入力バッファを非活性状態
から活性状態に変化させ、その後、前記クロック信号に
同期する一定サイクル期間の経過を待ってアドレス入力
バッファを活性状態から非活性状態に変化させればよ
い。
1には本発明に係る半導体装置の一例としてDDR形式
のSDRAM(DDR−SDRAM)が示される。同図
に示されるDDR−SDRAMは、特に制限されない
が、公知のMOS半導体集積回路製造技術によって単結
晶シリコンのような一つの半導体基板に形成されてい
る。
いが、4個のメモリバンクBNK0〜BNK3を有す
る。図示を省略するが、夫々のメモリバンクBNK0〜
BNK3は、特に制限されないが、夫々4個のメモリマ
ットを有し、各メモリマットは、2個のメモリアレイに
よって構成される。一方のメモリアレイはカラムアドレ
ス信号の最下位ビットが論理値“0”に応ずるデータの
格納領域に割当てられ、他方のメモリアレイはカラムア
ドレス信号の最下位ビットが論理値“1”に応ずるデー
タの格納領域に割当てられる。メモリバンクのメモリマ
ット及びメモリアレイの分割構造は上記には制限され
ず、それ故、本明細書では、特に注釈をしない限り、個
々のメモリバンクは夫々1個のメモリマットから構成さ
れている如く説明する。
3のメモリマットは、マトリクス配置されたダイナミッ
ク型のメモリセルMCを備え、図に従えば、同一列に配
置されたメモリセルMCの選択端子は列毎のワード線W
Lに結合され、同一行に配置されたメモリセルのデータ
入出力端子は行毎に相補ビット線BL,BLの一方のビ
ット線BLに結合される。同図にはワード線WLと相補
ビット線BLは一部だけが代表的に示されているが、実
際にはマトリクス状に多数配置され、センスアンプを中
心とした折り返しビット線構造を有している。
に、ロウデコーダRDEC0〜RDEC3、データ入出
力回路DIO0〜DIO3、カラムデコーダCDEC0
〜CDEC3が設けられている。
リバンクBNK0〜BNK3毎に設けられたロウデコー
ダRDEC0〜RDEC3によるロウアドレス信号のデ
コード結果に従って選ばれて選択レベルに駆動される。
は、センスアンプ、カラム選択回路、及びライトアンプ
を有する。センスアンプは、メモリセルMCからのデー
タ読出しによって夫々の相補ビット線BL,BLに現れ
る微小電位差を検出して増幅する増幅回路である。前記
カラム選択回路は、相補ビット線BL,BLを選択して
相補共通データ線のような入出力バス2に導通させるた
めのスイッチ回路である。カラム選択回路はカラムデコ
ーダCDEC0〜CDEC3のうち対応するものによる
カラムアドレス信号のデコード結果に従って選択動作さ
れる。ライトアンプは書き込みデータに従って、カラム
スイッチ回路を介して相補ビット線BL,BLを差動増
幅する回路である。
びデータ出力回路4が接続される。データ入力回路3は
書込みモードにおいて外部から供給される書込みデータ
を入力して前記入出力バス2に伝達する。前記データ出
力回路4は、読み出しモードにおいてメモリセルMCか
ら入出力バス2に伝達された読み出しデータを入力して
外部に出力する。前記データ入力回路3の入力端子と前
記データ出力回路4の出力端子は、特に制限されない
が、16ビットのデータ入出力端子DQ0〜DQ15に
結合される。便宜上、SDRAM1が外部と入出力する
データにもDQ0〜DQ15の参照符号を付して説明す
ることがある。
いが、15ビットのアドレス入力端子A0〜A14を有
する。アドレス入力端子A0〜A14はアドレスバッフ
ァ5に結合される。前記アドレスバッファ5にマルチプ
レクス形態で供給されるアドレス情報の内、ロウアドレ
ス信号AX0〜AX12はロウアドレスラッチ6に、カ
ラムアドレス信号AY0〜AY11はカラムアドレスラ
ッチ7に、バンク選択信号とみなされるバンクセレクト
信号AX13、AX14はバンクセレクタ8に、そし
て、モードレジスタ設定情報A0〜A14はモードレジ
スタ9に、供給される。
2ビットのバンク選択信号AX13,AX14の論理値
にしたがってバンクセレクタ8で動作が選択される。即
ち、動作が選択されたメモリバンクだけがメモリ動作可
能にされる。例えば、センスアンプ、ライトアンプ、及
びカラムデコーダ等は動作が非選択のメモリバンクでは
活性化されない。
アドレス信号AX0〜AX12はロウアドレスデコーダ
RDEC0〜RDEC3に供給される。
ラムアドレス信号AY0〜AY11は、カラムアドレス
カウンタ10にプリセットされて前記カラムアドレスデ
コーダCDEC0〜CDEC3に供給される。連続的な
メモリアクセスであるバーストアクセスが指示されてい
る場合、その連続回数(バースト数)分だけ、カラムア
ドレスカウンタ10がインクリメント動作されて、カラ
ムアドレス信号が内部で生成される。
フレッシュ動作を行なうロウアドレスを自ら生成するア
ドレスカウンタである。リフレッシュ動作が指示された
とき、リフレッシュカウンタ11から出力されるロウア
ドレス信号に従ってワード線WLが選択されて記憶情報
のリフレッシュが行なわれる。
ロック信号CLK、CLKb、クロックイネーブル信号
CKE、チップセレクト信号CSb(サフィックスbは
それが付された信号がローイネーブルの信号又はレベル
反転信号であることを意味する)、カラムアドレススト
ローブ信号CASb、ロウアドレスストローブ信号RA
Sb、ライトイネーブル信号WEb、データマスク信号
DMU,DML、及びデータストローブ信号DQSなど
の外部制御信と共に、モードレジスタ9から所定の情報
が入力される。DDR−SDRAM1の動作はそれら入
力信号の状態の組み合わせによって規定されるコマンド
で決定され、制御回路12は、そのコマンドで指示され
る動作に応じた内部タイミング信号を形成するための制
御ロジックを有する。
Mのマスタクロックとされ、その他の外部入力信号は当
該クロック信号CLKの立ち上がりエッジに同期して有
意とされる。
ルによってコマンド入力サイクルの開始を指示する。チ
ップセレクト信号がハイレベルのとき(チップ非選択状
態)その他の入力は意味を持たない。但し、後述するメ
モリバンクの選択状態やバースト動作などの内部動作は
チップ非選択状態への変化によって影響されない。
常のDRAMにおける対応信号とは機能が相違され、後
述するコマンドサイクルを定義するときに有意の信号と
される。
ウンモード及びセルフリフレッシュモードのコントロー
ル信号であり、パワーダウンモード(SDRAMにおい
てデータリテンションモードでもある)とする場合には
クロックイネーブル信号CKEはローレベルとされる。
た書込みデータに対するバイト単位のマスクデータであ
り、データマスク信号DMUのハイレベルは書込みデー
タの上位バイトによる書込み抑止を指示し、データマス
ク信号DMLのハイレベルは書込みデータの下位バイト
による書込み抑止を指示する。
動作時にライトストローブ信号として外部から供給され
る。即ち、クロック信号CLKに同期して書き込み動作
が指示されたとき、その指示が行われた前記クロック信
号周期の後のクロック信号周期からのデータストローブ
信号DQSに同期するデータの供給が規定されている。
読み出し動作時には前記データストローブ信号DQSは
リードストローブ信号として外部に出力される。即ち、
データの読み出し動作では読み出しデータの外部出力に
同期してデータストローブ信号が変化される。そのため
にDLL(Delayed Lock Loop)回路
13及びDQS出力バッファ14が設けられている。D
LL回路13は、半導体装置1が受けるクロック信号C
LKとデータ出力回路4によるデータの出力タイミング
を同期させるために、データ出力動作制御用のクロック
信号(リード動作時におけるデータストローブ信号DQ
Sと同相の制御クロック信号)15の位相を整えるもの
である。DLL回路13は、特に制限されないが、レプ
リカ回路技術と、位相同期技術とによって、内部回路の
信号伝播遅延時間特性を補償し得る内部クロック信号1
5を再生し、これにより、内部クロック信号15に基づ
いて出力動作されるデータ出力回路4は、外部クロック
信号CLKに確実に同期したタイミングでデータを出力
することが可能とされる。DQSバッファ14は前記内
部クロック信号15と同相でデータストローブ信号DQ
Sを外部に出力する。
2)は、クロック信号CLKの立ち上がりエッジに同期
する後述のロウアドレスストローブ・バンクアクティブ
コマンド(アクティブコマンド)サイクルにおけるアド
レス入力端子A0〜A12のレベルによって定義され
る。このアクティブコマンドサイクルにおいて、アドレ
ス入力端子A13、A14から入力される信号AX1
3,AX14はバンク選択信号とみなされ、A13=A
14=“0”のときはバンクBNK0、A13=
“1”,A14=“0”のときはバンクBNK1、A1
3=“0”,A14=“1”のときはバンクBNK2、
A13=“1”,A14=“1”のときはバンクBNK
3が選択される。このようにして選択されたメモリバン
クはリードコマンドによるデータ読み出し、ライトコマ
ンドによるデータ書込み、プリチャージコマンドによる
プリチャージの対象にされる。
1)は、クロック信号CLKの立ち上がりエッジに同期
する後述のカラムアドレス・リードコマンド(リードコ
マンド)サイクル、カラムアドレス・ライトコマンド
(ライトコマンド)サイクルにおける端子A0〜A11
のレベルによって定義される。これによって指定された
カラムアドレスはバーストアクセスのスタートアドレス
とされる。
ないが、以下の〔1〕〜
されている。
上記モードレジスタ9をセットするためのコマンドであ
る。このコマンドは、CSb,RASb,CASb,W
Eb=ローレベルによって指定され、セットすべきデー
タ(レジスタセットデータ)はA0〜A14を介して与
えられる。レジスタセットデータは、特に制限されない
が、バーストレングス、CASレイテンシー、バースト
タイプなどとされる。設定可能なバーストレングスは、
特に制限されないが、2,4,8,とされ、設定可能な
CASレイテンシーは、特に制限されないが、2,2.
5とされる。
アドレス・リードコマンドによって指示されるリード動
作においてCASbの立ち下がりからデータ出力回路4
の出力動作までにクロック信号CLKの何サイクル分を
費やすかを指定するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それをクロック信号CLKの使用周波数に応じて
設定するためのものである。換言すれば、周波数の高い
クロック信号CLKを用いる場合にはCASレイテンシ
ーを相対的に大きな値に設定し、周波数の低いクロック
信号CLKを用いる場合にはCASレイテンシーを相対
的に小さな値に設定する。
クティブコマンは、ロウアドレスストローブの指示とA
13、A14によるメモリバンクの選択を有効にするコ
マンドであり、CSb,RASb=ローレベル
(“0”)、CASb,WEb=ハイレベル(“1”)
によって指示され、このときA0〜A12に供給される
アドレスがロウアドレス信号とされ、A13,A14に
供給される信号がメモリバンクの選択信号として取り込
まれる。取り込み動作は上述のようにクロック信号CL
Kの立ち上がりエッジに同期して行われる。例えば、当
該コマンドが指定されると、それによって指定されるメ
モリバンクにおけるワード線が選択され、当該ワード線
に接続されたメモリセルが夫々対応する相補データ線に
導通される。
は、バーストリード動作を開始するために必要なコマン
ドであると共に、カラムアドレスストローブの指示を与
えるコマンドであり、CSb,CASb,=ロウレベ
ル、RASb,WEb=ハイレベルによって指示され、
このときA0〜A11に供給されるアドレスがカラムア
ドレス信号として取り込まれる。これによって取り込ま
れたカラムアドレス信号はバーストスタートアドレスと
してカラムアドレスカウンタ10にプリセットされる。
これによって指示されたバーストリード動作において
は、その前にロウアドレスストローブ・バンクアクティ
ブコマンドサイクルでメモリバンクとそれにおけるワー
ド線の選択が行われており、当該選択ワード線のメモリ
セルは、クロック信号CLKに同期してカラムアドレス
カウンタ10から出力されるアドレス信号に従って、例
えば32ビット単位で順次メモリバンクで選択され、デ
ータストローブ信号DQSの立ち上がり及び立ち下がり
に同期して16ビット単位で外部に連続的に出力され
る。連続的に読出されるデータ数(ワード数)は上記バ
ーストレングスによって指定された個数とされる。ま
た、データ出力回路4からのデータ読出し開始は上記C
ASレイテンシーで規定されるクロック信号CLKのサ
イクル数を待って行われる。
は、ライト動作の態様としてモードレジスタ9にバース
トライトが設定されているときに当該バーストライト動
作を開始するために必要なコマンドとされる。更に当該
コマンドは、バーストライトにおけるカラムアドレスス
トローブの指示を与える。当該コマンドは、CSb,C
ASb,WEb,=ロウレベル、RASb=ハイレベル
によって指示され、このときA0〜A11に供給される
アドレスがカラムアドレス信号として取り込まれる。こ
れによって取り込まれたカラムアドレス信号はバースト
ライトにおいてはバーストスタートアドレスとしてカラ
ムアドレスカウンタ10に供給される。これによって指
示されたバーストライト動作の手順もバーストリード動
作と同様に行われる。但し、ライト動作にはCASレイ
テンシーの設定はなく、ライトデータの取り込は、当該
カラムアドレス・ライトコマンドサイクルからクロック
信号CLKの1サイクル遅れてデータストローブ信号D
QSに同期して開始される。
A14によって選択されたメモリバンクに対するプリチ
ャージ動作の開始コマンドとされ、CSb,RASb,
WEb,=ロウレベル、CASb=ハイレベルによって
指示される。
ートリフレッシュを開始するために必要とされるコマン
ドであり、CSb,RASb,CASb=ロウレベル、
WEb,CKE=ハイレベルによって指示される。これ
によるリフレッシュ動作はCBRリフレッシュと同様で
ある。
ドが設定されると、CKEがローレベルにされている
間、セルフリフレッシュ機能が働き、その間、外部から
リフレッシュの指示を与えなくても自動的に所定のイン
ターバルでリフレッシュ動作が行なわれる。
ーストリード動作を停止させるために必要なコマンドで
あり、バーストライト動作では無視される。このコマン
ドは、CASb,WEb=ローレベル、RASb,CA
Sb=ハイレベルによって指示される。
質的な動作を行わないことを指示するコマンドであり、
CSb=ローレベル、RASb,CASb,WEb=ハ
イレベルによって指示される。
メモリバンクでバースト動作が行われているとき、その
途中で別のメモリバンクを指定して、ロウアドレススト
ローブ・バンクアクティブコマンドが供給されると、当
該実行中の一方のメモリバンクでの動作に何等影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。即ち、バンクアクティブ
コマンドなどによって指定されるロウアドレス系動作と
カラムアドレス・ライトコマンドなどによって指定され
るカラムアドレス系動作とは、相違するメモリバンク間
で並列可能になっている。したがって、データ入出力端
子DQ0〜DQ15においてデータが衝突しない限り、
処理が終了していないコマンドの実行中に、当該実行中
のコマンドが処理対象とするメモリバンクとは異なるメ
モリバンクに対するプリチャージコマンド、ロウアドレ
スストローブ・バンクアクティブコマンドを発行して、
内部動作を予じめ開始させることが可能である。
SDRAM1は、クロック信号CLKに同期するデータ
ストローブ信号DQSの立ち上がり及び立ち下がりの両
エッジに同期したデータ入出力が可能にされ、クロック
信号CLKに同期してアドレス、制御信号を入出力でき
るため、DRAMと同様の大容量メモリをSRAMに匹
敵する高速で動作させることが可能であり、また、選択
された1本のワード線に対して幾つのデータをアクセス
するかをバーストレングスによって指定することによっ
て、内蔵カラムアドレスカウンタ10で順次カラム系の
選択状態を切換えていって複数個のデータを連続的にリ
ード又はライトできる。
SDRAM1において、特に制限されないが、上記のク
ロック信号CLK、反転クロック信号CLKb、クロッ
クイネーブル信号CKE、チップ選択信号CSb、RA
S信号RASb、CAS信号CASb、ライトイネーブ
ル信号WEb、アドレス入力信号A0〜A14、データ
マスク信号DM、及びデータストローブ信号DQSを受
ける入力バッファ、前記データ入力回路3のデータ入力
バッファ、データ出力回路4のデータ出力バッファのイ
ンタフェースは例えば公知のSSTL2(クラスII)
規格に準拠される。
構成例が示される。特性インピーダンス50Ωの伝送線
20は基準電圧VREFでプルアップされ、例えばメモ
リコントローラやSDRAMなどに接続され、SDRA
Mの入力バッファは差動入力バッファ21とされ、差動
入力の一方に伝送線20が結合され、他方に基準電圧V
REFが印加され、イネーブル信号DIEでパワースイ
ッチ22が活性化制御される。電源電圧VDDは例えば
3.3V、回路の接地電圧VSSは0Vである。出力バ
ッファは電源電圧VDDQ=2.5Vと接地電圧VSS
とを動作電源とするCMOSインバータを出力段に備え
る。メモリコントローラは前記インタフェース仕様を満
足するドライバとレシーバを有し、ドライバが伝送線2
0を駆動し、レシーバが伝送線20からのデータを入力
する。
ける信号の規格が例示されている。SSTL2規格で
は、1.25ボルトのような基準電位(VREF)に対
して0.35V以上高い1.6ボルト以上のレベルがH
レベルとみなされ、かかる基準電位に対して0.35V
以下のレベルすなわち0.90ボルト以下のレベルがL
レベルとみなされる。上記具体的なレベルは典型例であ
り、例えばSSTL3規格に適合するようなレベルであ
ってもよい。
バッファの具体例として前記データ入力回路3の入力初
段バッファが示される。この差動入力バッファ30は、
pチャンネル型MOSトランジスタMp1,Mp2から
成るカレントミラー負荷と、前記MOSトランジスタM
p1,Mp2のドレインに結合されたnチャンネル型の
差動入力MOSトランジスタMn3,Mn4と、前記差
動入力MOSトランジスタMn3,Mn4の共通ソース
に結合されたnチャンネル型パワースイッチMOSトラ
ンジスタMn5とから成る差動増幅回路を有する。
のゲートはデータ端子DQj(j=0〜15)に、他方
の差動入力MOSトランジスタMn4のゲートは基準電
圧VREFに結合される。差動増幅回路の出力ノードは
pチャンネル型プリチャージMOSトランジスタMp6
によって選択的に電源電圧VDDにプリチャージ可能に
され、当該ノードの信号はインバータ31を介して反転
出力される。
ル制御信号であり、前記パワースイッチMOSトランジ
スタと前記プリチャージMOSトランジスタMp6のゲ
ートに供給される。イネーブル制御信号DIEのハイレ
ベルによって差動入力バッファが活性化される。この活
性状態において差動増幅回路には動作電流が流れ、基準
電圧VREFを中心に端子DQjの信号レベルとの微小
電位差を即座に増幅する。差動増幅故に、端子DQjか
らの信号入力動作は高速である。前記イネーブル制御信
号DIEのローレベルによって差動入力バッファが非活
性化される。差動入力バッファの非活性状態において差
動増幅回路では電力消費はなく、また、オン状態のプリ
チャージMOSトランジスタMp6の作用によってイン
バータ31の出力もローレベルに強制される。
SDRAM1にライトコマンドによる書込み動作の指示
の後にローレベルからハイレベルにアサートされる。こ
のように、差動入力バッファ30はライトコマンドによ
る書込み動作の指示の後、活性化されるから、書き込み
動作が指示される前に差動入力バッファ30は無駄に電
力を消費しない。更に、前記バンクアクティブコマンド
又はリードコマンドを受け付けても非活性状態のデータ
入力バッファの状態は不変である。バンクアクティブコ
マンドやリードコマンドによる指示では差動入力バッフ
ァ30を活性化しないから、バンクアクティブの後、全
くライトコマンドが指示され無ければ、差動入力バッフ
ァ30では何ら無駄な電力消費は行われない。
バッファの別の例として前記データストローブ部信号D
QSの差動入力バッファが示される。この差動入力バッ
ファ40は、一対の差動増幅回路の異なる極性の入力端
子を相互に接続して構成される。即ち、一方の差動増幅
回路は、pチャンネル型MOSトランジスタMp11,
Mp12から成るのカレントミラー負荷、nチャンネル
型差動入力MOSトランジスタMn13,Mn14、及
びnチャンネル型パワースイッチMOSトランジスタM
n15とから成る。MOSトランジスタMn13のゲー
トが反転入力端子、MOSトランジスタMn14のゲー
トが非反転入力端子になる。他方の差動増幅回路は、p
チャンネル型MOSトランジスタMp21,Mp22か
ら成るのカレントミラー負荷、nチャンネル型差動入力
MOSトランジスタMn23,Mn24、及びnチャン
ネル型パワースイッチMOSトランジスタMn25とか
ら成る。MOSトランジスタMn23のゲートが反転入
力端子、MOSトランジスタMn24のゲートが非反転
入力端子になる。
とMn24のゲートにはデータストローブ信号DQSが
入力され、前記差動入力MOSトランジスタMn14と
Mn23のゲートには基準電圧VREFが入力され、こ
れにより、それぞれに差動増幅回路のシングルエンドの
出力ノードに接続されたCMOSインバータ41,42
から、データストローブ信号DQSに対する相補レベル
の内部クロック信号DSCLKT、DSCLKBを得る
ことができる。
ブル制御信号であり、前記パワースイッチMOSトラン
ジスタMn15,MN25のゲートに供給される。イネ
ーブル制御信号DSENのハイレベルによって差動入力
バッファが活性化される。この活性状態において差動増
幅回路には動作電流が流れ、基準電圧VREFを中心に
端子DQSの信号レベルとの微小電位差を即座に増幅す
る。差動増幅故に、端子DQSからの信号入力動作は高
速である。前記イネーブル制御信号DSENのローレベ
ルによって差動入力バッファが非活性化される。差動入
力バッファの非活性状態において差動増幅回路で電力消
費はない。
AM1のデータ入力回路3の一例が示される。初段には
図4で説明したSSTL仕様の差動入力バッファ30が
配置される。差動入力バッファ30は、データストロー
ブ信号DQSの立ち上がり及び立ち下がりの各エッジに
同期して供給される書込みデータを入力する。差動入力
バッファ30の次段には、前記データストローブ信号の
半サイクル単位で供給されるデータを前記データストロ
ーブ信号の1サイクル単位で並列させてラッチするラッ
チ回路50が設けられている。このラッチ回路50は、
例えば、データストローブ信号の立ち上がり変化に同期
して差動入力バッファ30の出力データをラッチする第
1のデータラッチ回路50Aと、データストローブ信号
の立ち下がり変化に同期して差動入力バッファ30の出
力データをラッチする第2のデータラッチ回路50B
と、データストローブ信号の立ち下がり変化に同期して
第1のデータラッチ回路50Aの出力データをラッチす
る第3のデータラッチ回路50Cとを有する。前記デー
タラッチ回路50A〜5Cは夫々マスタ・スレーブ型ラ
ッチ回路(MSFF)によって構成され、データラッチ
回路50AはDSCLKTをマスタ段のラッチクロッ
ク、DSCLKBをスレーブ段のラッチクロックとし、
データラッチ回路50B、50CはDSCLKBをマス
タ段のラッチクロック、DSCLKTをスレーブ段のラ
ッチクロックとする。前記ラッチクロックDSCLK
T,DSCLKBはデータストローブ信号DQSに同期
して変化される信号である。
NRj,DINFjは夫々セレクタラッチ回路51、5
2に供給される。セレクタラッチ回路51,52は並列
出力データDINRj又はDINFjの何れか一方を、
信号DICY0の値に応じて選択し、選択したデータを
クロック信号DICLKに同期してラッチする。信号D
ICY0は外部からカラムアドレスラッチ7に供給され
るカラムアドレス信号(バースト書き込みの先頭アドレ
ス)の最下位ビットAY0の論理値に応ずる信号であ
り、セレクタラッチ回路51はDICY0(=AY0)
=0のときDINRjを選択し、DICY0(=AY
0)=1のときDINFjを選択する。セレクタラッチ
回路52の選択制御はそれとは逆である。したがて、最
初に入力される書込みデータのカラムアドレスの最下位
ビットの論理値に拘わらず、最下位ビットの論理値が
“0”のデータはセレクタラッチ回路51に、“1”の
データはセレクタラッチ回路52にラッチされる。
記入出力バス2に含まれる信号線DINBY0Bjを介
して、前記カラムアドレス信号の最下位ビットが論理値
“0”であるデータに応ずるデータ格納領域に割当てら
れている各メモリバンクのメモリアレイに接続される。
セレクタラッチ回路52の出力は、前記入出力バス2に
含まれる信号線DINBY0Tjを介して、前記カラム
アドレス信号の最下位ビットが論理値“1”であるデー
タに応ずるデータ格納領域に割当てられている各メモリ
バンクのメモリアレイに接続される。
クのメモリアレイとの接続態様が概略的に示されてい
る。図7には各メモリバンクに1個のメモリマットMA
Tが例示され、各メモリマットMATのメモリアレイY
0Bはカラムアドレスの最下位ビットの論理値が“0”
のデータ格納用であり、メモリアレイY0Tはカラムア
ドレスの最下位ビットの論理値が“1”のデータ格納用
である。WAmpはメモリアレイ毎のライトアンプであ
り、対応するデータ入出力回路DIO0〜DIO3に含
まれている。YI0WY0T0〜YI0WY0T3,Y
I0WY0B0〜YI0WY0B3はメモリアレイ毎の
ライトアンプWAmpの活性化制御信号である。
るように、DDR−SDRAM1において、クロック信
号CLKに同期するデータストローブ信号DQSの立ち
上がり及び立ち下がりの双方に同期して外部からデータ
が入力されるが、DDR−SDRAM1の内部の書込み
動作はクロック信号CLKの周期を最小単位として行わ
れる。特に詳細な説明は省略するが、データ読み出し動
作に関しても、SDRAMの内部動作タイミングと外部
への出力動作タイミングとの関係は同じである。
はDDR−SDRAMの制御回路12の前段、図9には
同じく制御回路12の後段、の詳細な一例がライト制御
系を主体として示される。
系入力バッファ61、及びDQS入力バッファ40は前
記SSTL仕様の差動入力バッファである。DQS入力
バッファ40は図5に例示される通りであり、CLK入
力バッファ60はCLK、CLKbを差動入力とする差
動増幅回路を初段の差動入力バッファとして備え、動作
電源の投入によって活性化され、パワーダウンモードの
指示に応答して非活性化される。コマンド系入力バッフ
ァ61は図4の差動入力バッファと同様に構成される
が、動作電源の投入によって活性化され、パワーダウン
モードの指示に応答して非活性化される。
トパルス発生回路62に供給され、これによって各種内
部クロック信号ACLKB,BCLKB,CCLKB,
DCLKBが生成される。
各種信号CSb,RASb,CASb,WEbはコマン
ドデコード回路63でデコードされ、前述の動作モード
に応じた内部制御信号が生成される。ACTiはバンク
アクティブコマンドによってバンクアクティブが指示さ
れたとき、バンク選択信号で選択されているバンクを活
性化する制御信号である。サフィックスiはバンク番号
を意味する。サフィックスiの意味は他の信号も同様と
する。WT、WTYはライトコマンドによる書込み動作
の指示に応答して活性化される。WTYはWTに比べて
活性化タイミングが早い。信号WTL2はシフトレジス
タ64Aによって信号WTを遅延させた信号である。R
Dはリードコマンドによってリード動作が指示されたと
き活性化される。PREiは前記プリチャージコマンド
によってプリチャージが指示されたとき、バンク選択信
号で選択されているバンクを活性化する制御信号であ
る。
カラム選択系基準制御信号であり、メモリバンク毎の信
号とされる。書込み動作においてカラム選択タイミング
はライトコマンドの指示から2クロックサイクル後とさ
れているから、信号RWWiはシフトレジスタ回路64
Bで遅延され、遅延された信号RWW2iから内部クロ
ック信号BCLKBに同期したワンショットパルスの信
号RWiがワンショットパルス発生回路64Cから出力
される。
ード結果は、図9のモードステート回路66の各種フラ
グ(RSFF)に反映される。フラグはセット・リセッ
ト型のフリップフロップから成り、Sはセット端子、R
はリセット端子を意味する。BAi(i=0〜3)はア
クティブな状態が指示されているメモリバンクを示す。
BENDはバースト動作の終了を示す信号でり、BBi
はバースト書込み動作中であることを示す信号である。
信号BWTY,BDRY,BBYiは信号BWT,BR
D,BBNiをクロック信号BCLKBに同期してラッ
チした信号である。前記信号BBiを基に生成されるカ
ラムステート信号BBYiに基づいてライトパルス発生
回路67がバンク別にメモリアレイの前記選択信号YI
0WY0T0〜YI0WY0T3,YI0WY0B0〜
YI0WY0B3を生成する。ライトクロックDICL
Kは信号RWWSTORをクロック信号DCLKBに同
期してラッチした信号である。
ク図が示される。アドレスバッファ5は前記SSTL仕
様の差動入力バッファである。アドレスバッファ5は図
4の差動入力バッファと同様に構成されるが、動作電源
の投入によって活性化され、パワーダウンモードの指示
に応答して非活性化される。カラムアドレスラッチ7は
マスタ・スレーブ型のラッチ回路70、シフトレジスタ
回路71、及びマルチプレクサ72を有する。メモリセ
ルに対する書込みを書込みコマンドによる書込み動作の
指示からクロック信号CLKの2サイクル以降とするた
めに、書込み動作が指示されている場合には、シフトレ
ジスタ回路71で遅延されたアドレス信号がマルチプレ
クサ72で選択される。読み出し動作が指示されている
場合にはマルチプレクサ72はラッチ回路70の出力を
直接選択する。カラムアドレスカウンタ10はYCLK
に同期してインクリメント動作を行なう。バーストエン
ド検出回路73はラッチ回路70にプリセットされたバ
ーストスタートアドレスに対してカラムアドレスカウン
タ10の出力アドレスがバースト数に達したとき、バー
ストエンド信号BENDをアサートする。
レスラッチ回路74を有し、カラムアドレスの最下位ビ
ットAY0を保持する。これに保持された信号CAY0
Wの論理値に応じた選択信号DICY0が前記クロック
信号DICLKに同期してワンショットパルス生成回路
75で生成される。
の為の構成を整理して説明する。書込みコマンドによっ
て書込み動作が指示され、信号WTYがパルス変化され
ると、クロックBCLKBに同期してその信号WTYが
ラッチ回路65Aにラッチされ、データ入力バッファ3
0のイネーブル信号DIEがハイレベルにアサートされ
る。この後、データストローブ信号DQSに同期して供
給される書込みデータは、図8に例示されるように、入
力バッファ40から出力される信号DSCLKT,DS
CLKBに同期してラッチ回路50入力される。ラッチ
回路50から並列に出力されたデータを入力する前記セ
レクタラッチ回路51,52(図6参照)の選択動作及
びラッチ動作を制御するタイミング信号DICLKは図
9のライト系デコード回路65Bで生成される。セレク
タラッチ回路51,52から前記タイミング信号DIC
LKに同期して入出力バス2に供給されるデータの書込
みアドレス制御の為のカラムクロック信号YCLKが図
8のコマンドデコード回路63内のデコードロジック6
5Cから出力される。このカラムクロック信号YCLK
に同期して書込みデータがカラムアドレスに書き込まれ
ていく。バースト数分の書込みデータのアドレスカウン
ト動作の終了は図10のバーストエンド検出回路73で
検出され、バーストエンド信号BENDがパルス変化さ
れる。この変化は、バースト書込みの最後の書込みカラ
ムアドレスの発生が確定する状態であり、カラムアドレ
ス系動作上、書込み動作の終了と等価である。この変化
に同期して図9のモードステート回路66から出力され
る信号BWTがネゲートされ、これを受けるラッチ回路
65Aは、データ入力バッファ30のイネーブル信号D
IEをネゲートする。これによって、差動入力バッファ
30は、そのパワースイッチMOSトランジスタMn5
(図4参照)がオフ状態にされて非活性化される。
ング》図11にはDDR−SDRAM1におけるバース
ト数4の書込み動作タイミングが例示されている。
ロウアドレスストローブ・バンクアクティブコマンド
(バンクアクティブコマンドActive)が発行さ
れ、ロウアドレス信号(X−Add)が供給される。こ
のバンクアクティブコマンドにより、選択されたメモリ
バンクの信号ACTiがパルス変化され、信号BAiが
アサートされる。特に図示はしないが、これによって、
選択されたメモリバンクにおいて、ロウアドレス信号に
応ずるワード線が選択され、当該ワード線に選択端子が
接続されたメモリセルの記憶情報が夫々の相補ビット線
に読出され、センスアンプで増幅される。
カラムアドレス・ライトマンド(Write)が発行さ
れ、カラムアドレス信号(Y−Add)が供給される。
このカラムアドレス・ライトマンドによって順次信号W
TY、WT、RWWiがパルス変化され、差動入力バッ
ファ30のイネーブル制御信号DIEがハイレベルにア
サートされ(時刻t2)、これによって差動入力バッフ
ァ30は非活性状態から活性状態にされる。
時刻t1の次のクロック信号CLKの立ち上がりエッジ
に対して±0.25Tckの許容誤差の範囲内で立ち上
がり変化され、例えば、DQSの立ち上がり及び立ち下
がりの各変化に同期して書き込みデータD1、D2,D
3,D4が供給される。Tckはクロック信号に周期で
ある。
き、差動入力バッファ30は既に活性化されており、順
次供給されてくるデータD1〜D4は、入力バッファ4
0から出力される信号DSCLKT,DSCLKBに同
期して、ラッチ回路50に入力される。ラッチ回路50
は時刻t3にD1,D2を並列化して出力し、時刻t4
にD3,D4を並列化して出力する。並列出力されたデ
ータに対して、タイミング信号DICLKの最初の変化
(時刻t2a)に同期して信号DICY0の論理値に応
じ前記セレクタラッチ回路51,52(図6参照)によ
る入力選択の判定が行われ、その判定結果にしたがって
その後のタイミング信号DICLKの変化(時刻t3
a,t4a)に同期して書込みデータがセレクタラッチ
回路51,52から入出力バス2(DINBY0Bj,
DINBY0Tj)に供給される。
対するメモリセルへの書込み動作は、時刻t3aの後に
なり、カラムクロック信号YCLKに同期して(時刻t
3b)データD1,D2書込み用のカラムアドレス信号
CAaがカラムアドレスカウンタ10から出力される。
カラムクロック信号YCLKの次にパルス変化に同期し
て(時刻t4b)データD3,D4書込み用のカラムア
ドレス信号CAaがカラムアドレスカウンタ10から出
力される。これによってデータD1,D2及びD3,D
4が所定のメモリセルに書き込まれる。
ウント動作の終了はバーストエンド検出回路73で検出
され、バーストエンド信号BENDが時刻t5にパルス
変化される。この変化は、バースト書込みの最後の書込
みカラムアドレスの発生が確定する状態であり、カラム
アドレス系動作上、書込み動作の終了と等価であるか
ら、この変化に同期して図9のモードステート回路66
から出力される信号BWTがネゲートされ、これを受け
るラッチ回路65Aは、データ入力バッファ30のイネ
ーブル信号DIEをネゲートする。これによって、差動
入力バッファ30は非活性状態にされる。
SDRAMの書込み動作タイミングが示されている。S
DR−SDRAMは、クロック信号CLKに同期してカ
ラムアドレス・ライトコマンドと一緒に書込みデータも
供給される。このため、ライトコマンドによる書込み動
作の指示の後にデータ入力バッファを活性化していたの
では間に合わない。このため、バンクアクティブコマン
ドによるロウアドレス系動作の指示(信号ACTiのパ
ルス変化)に同期して、データ入力バッファのイネーブ
ル信号DIOFFがローレベルにアサートされ、これに
よってデータ入力バッファが活性化される。この状態
は、次にプリチャージコマンド(Pre)によってプリ
チャージ動作が指示される(信号PREiのパルス変
化)まで維持される。したがって、バンクアクティブの
後にライトコマンドによる書込みが指示されるまで、ま
た、ライト動作が終わってプリチャージ動作が指示され
るまで、また、バンクアクティブの後にリードコマンド
しか発行されずライトコマンドが発行されないとき、デ
ータ入力バッファは動作の必要がないから、その間、デ
ータ入力バッファが活性化され続けることによって無駄
に電力が消費される。このようなデータ入力バッファの
活性化制御をDDR−SDRAM1にそのまま適用すれ
ば、データ入力バッファのSSTLインフェース仕様故
に、図1のDDR−SDRAM1とは比較にならないほ
ど多くの電力が無駄に消費されることが予想される。
に適用する場合の動作タイミングチャートが示される。
図13の例は、図1のDDR−SDRAMのアドレス入
力タイミングがコマンド入力からクロック信号CLKの
1サイクル分遅れる仕様を想定したものである。即ち、
図13に例示されるように、バンクアクティブコマンド
(Active)の後、クロック信号CLKの1サイク
ル遅れてロウアドレスストローブのタイミングとされ、
ロウアドレス信号(X−Add)が供給され、カラムア
ドレス・ライトコマンド(Write)の後、クロック
信号CLKの1サイクル遅れてカラムアドレスストロー
ブのタイミングとされ、カラムアドレス信号(Y−Ad
d)が供給される。このとき、バンクアクティブの指示
によって信号ACTiがパルス変化されることに同期し
て、また、ライトコマンドによるライト動作の指示によ
って信号WTがパルス変化されることに同期して、ま
た、図示はしないが、カラムアドレス・リードコマンド
によるリード動作の指示によってリード信号がパルス変
化されることに同期して、夫々アドレス入力バッファの
活性化制御信号AIEをアサートして、アドレス入力バ
ッファを活性化する。アドレス入力バッファの非活性化
は、アドレス入力バッファによるアドレス入力動作が完
了されるタイミングを待って行なえばよく、例えば、カ
ラム系クロック信号CCLKBの所定の変化に同期させ
ればよい。
示の後に活性化する制御を行なえば、SSTL仕様のア
ドレス入力バッファで消費される電力を低減することが
できる。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
される入力バッファは、データ及びアドレスの入力バッ
ファに限定されず、その他の制御信号の入力バッファで
あってもよい。また、SSTL仕様の入力バッファは図
4及び図5で説明した差動入力バッファに限定されず適
宜変更可能である。また、データ入力バッファのイネー
ブル制御信号DIEを生成する為の制御論理若しくはそ
れを生成する為の中間信号の生成論理は上記に限定され
ず、適宜変更可能である。また、SDRAMのデータ入
出力端子の数は16ビットに限定されず、8ビット、4
ビット等であってもよい。また、SDRAMのメモリバ
ンクの数、メモリバンクのメモリマット及びメモリアレ
イの構成も上記に限定されず適宜変更可能である。
なされた発明をその背景となった利用分野であるDDR
−SDRAMに適用した場合について説明しうたが、本
発明はそれに限定されず、例えばDDR−SDRAMを
オンチップしたマイクロコンピュータやシステムLSI
若しくはアクセラレータなどと称される半導体装置にも
広く適用する事ができる。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
力可能なデータ入力バッファを有する半導体装置におい
て、前記メモリ部に対する書込み動作の指示を受けた後
に、データ入力バッファを非活性状態から活性状態に変
化させる。前記データ入力バッファは、例えばSSTL
規格に準拠したインタフェース仕様を有する差動入力バ
ッファであり、その活性状態において貫通電流を流し、
小振幅信号の微小な変化にも即座に追従して信号を入力
する。そのような入力バッファは前記メモリ部に対する
書込み動作の指示を受けて初めて活性状態にされるか
ら、書き込み動作が指示される前に予めデータ入力バッ
ファが活性状態にされて消費される無駄な電力消費を低
減することができる。
Mの場合、バンクアクティブコマンドやリードコマンド
による指示ではデータ入力バッファを活性化しないか
ら、バンクアクティブの後、全くライトコマンドが指示
され無ければ、データ入力バッファでは何ら無駄な電力
消費は行われない。
った入力バッファ制御をアドレス入力バッファ等にも適
用することができる。前記バンクアクティブコマンド、
前記リードコマンド又は前記ライトコマンドを受け付け
た後に、前記アドレス入力バッファを非活性状態から活
性状態に変化させ、その後、前記クロック信号に同期す
る一定サイクル期間の経過を待ってアドレス入力バッフ
ァを活性状態から非活性状態に変化させる。
インタフェースバッファによる電力消費を低減可能な半
導体装置を提供することができる。
SDRAMを示すブロック図である。
回路図である。
例示する説明図である。
であるデータ入力回路の入力初段バッファを示す回路図
である。
としてデータストローブ信号DQSの差動入力バッファ
を示す回路図である。
示すブロック図である。
レイとの接続態様を概略的に示す説明図である。
制御系を主体として示すブロック図である。
制御系を主体として示すブロック図である。
である。
の書込み動作タイミングを例示するタイミングチャート
である。
書込み動作タイミングを示すタイミングチャートであ
る。
合の動作タイミングを例示するタイミングチャートであ
る。
Claims (17)
- 【請求項1】 複数個のデータ端子と、前記複数個のデ
ータ端子に対応して設けられる複数個のデータ入力バッ
ファと、複数個のメモリセルを含むメモリ部とを含み、 前記メモリ部に対する書込み動作の指示を受けた後に、
前記データ入力バッファが非活性状態から活性状態に変
化されるものであることを特徴とする半導体装置。 - 【請求項2】 複数個のデータ端子と、前記複数個のデ
ータ端子に対応して設けられる複数個のデータ入力バッ
ファと、クロック信号を受けるクロック端子と、複数個
のメモリセルを含むメモリ部とを含み、 前記複数個のメモリセルに対するデータの書込み動作及
び前記メモリセルからのデータ読み出し動作は、前記ク
ロック信号に応答して行なわれるクロック同期式の半導
体装置であって、 前記複数個のメモリセルに対するデータ書込み動作を指
示するコマンドを受け付けた後に、前記データ入力バッ
ファが非活性状態から活性状態に変化されるものである
ことを特徴とする半導体装置。 - 【請求項3】 前記データ入力バッファは、SSTL規
格に準拠したインタフェース仕様を有して成るものであ
ることを特徴とする請求項1又は2記載の半導体装置。 - 【請求項4】 前記データ入力バッファは、差動入力バ
ッファであり、前記差動入力バッファはそのパワースイ
ッチのオン状態によって活性状態にされ、オフ状態によ
って非活性状態にされるものであることを特徴とする請
求項1又は2記載の半導体装置。 - 【請求項5】 前記データ入力バッファには、前記コマ
ンドによる書き込み動作の指示が行われた前記クロック
信号周期の後のクロック信号周期からのデータストロー
ブ信号に同期するデータの供給が規定されていることを
特徴とする請求項3又は4記載の半導体装置。 - 【請求項6】 前記データ入力バッファから入力された
データをラッチするデータラッチ回路を有し、前記デー
タラッチ回路は、前記データストローブ信号の立ち上が
り及び立ち下がりの各変化に同期して前記データ入力バ
ッファに入力されたデータを順次ラッチして前記データ
ストローブ信号の1サイクル以上を単位に前記メモリセ
ルに並列に供給可能とするものであることを特徴とする
請求項5記載の半導体装置。 - 【請求項7】 前記データ入力バッファは書込みコマン
ドによる書込み動作の終了に同期して活性状態から非活
性状態に制御されるものであることを特徴とする請求項
1又は2記載の半導体装置。 - 【請求項8】 前記データ入力バッファは書込みコマン
ドによる書込み動作の最後の書込みデータが前記データ
ラッチ回路にラッチされるのを待って、活性状態から非
活性状態に制御されるものであることを特徴とする請求
項6記載の半導体装置。 - 【請求項9】 複数個のデータ端子と、前記複数個のデ
ータ端子に対応して設けられる複数個のデータ入力バッ
ファと、クロック信号を受けるクロック端子と、選択端
子がワード線に接続されデータ入出力端子がビット線に
接続された複数個のメモリセルと、前記メモリセルに対
するデータ書込み動作及びデータ読み出し動作をクロッ
ク信号に同期させて制御する制御回路と、を含み、 前記制御回路は、カラムアドレスによるビット線を指定
したデータ書込み動作がライトコマンドによって指示さ
れ、このライトコマンドを受け付けた後に、前記データ
入力バッファを非活性状態から活性状態に変化させるも
のであることを特徴とする半導体装置。 - 【請求項10】 前記制御回路は、更に、ロウアドレス
によるワード線選択動作がバンクアクティブコマンドに
よって指示され、カラムアドレスによるビット線を指定
したデータ読み出し動作がリードコマンドによって指示
され、ワード線の初期化がプリチャージコマンドによっ
て指示されるされるものであることを特徴とする請求項
9記載の半導体装置。 - 【請求項11】 前記制御回路は、前記バンクアクティ
ブコマンド又はリードコマンドを受け付けても非活性状
態のデータ入力バッファの状態を不変とするものである
ことを特徴とする請求項10記載の半導体装置。 - 【請求項12】 前記データ入力バッファは、差動入力
バッファであり、前記差動入力バッファはそのパワース
イッチのオン状態によって活性状態にされ、オフ状態に
よって非活性状態にされるものであることを特徴とする
請求項10又は11記載の半導体装置。 - 【請求項13】 前記データ入力バッファには、前記ラ
イトコマンドによる書き込み動作の指示が行われた前記
クロック信号周期の後のクロック信号周期からのデータ
ストローブ信号に同期するデータの供給が規定されてい
ることを特徴とする請求項12記載の半導体装置。 - 【請求項14】 前記データ入力バッファから入力され
たデータを前記データストローブ信号の立ち上がり変化
に同期してラッチする第1のデータラッチ回路と、前記
データ入力バッファから入力されたデータを前記データ
ストローブ信号の立ち下がり変化に同期してラッチする
第2のデータラッチ回路と、前記第1のデータラッチ回
路にラッチされたデータを前記データストローブ信号の
立ち下がり変化に同期してラッチする第3のデータラッ
チ回路とを有し、前記第2のデータラッチ回路及び第3
のデータラッチ回路の出力を並列させて前記メモリ部に
供給可能とするものであることを特徴とする請求項13
記載の半導体装置。 - 【請求項15】 前記データ入力バッファは書込みコマ
ンドによる書込み動作の終了に同期して活性状態から非
活性状態に制御されるものであることを特徴とする請求
項12記載の半導体装置。 - 【請求項16】 前記データ入力バッファは書込みコマ
ンドによる書込み動作の最後の書込みデータが前記第2
及び第3のデータラッチ回路にラッチされるのを待っ
て、活性状態から非活性状態に制御されるものであるこ
とを特徴とする請求項12記載の半導体装置。 - 【請求項17】 複数個のアドレス入力端子と、前記複
数個のアドレス入力端子に対応して設けられる複数個の
アドレス入力バッファと、クロック信号を受けるクロッ
ク端子と、選択端子がワード線に接続されデータ入出力
端子がビット線に接続された複数個のメモリセルと、前
記メモリセルに対するデータ書込み動作及びデータ読み
出し動作をクロック信号に同期させて制御する制御回路
と、を含み、 前記制御回路は、ロウアドレスによるワード線選択動作
がバンクアクティブコマンドによって指示され、カラム
アドレスによるビット線を指定したデータ読み出し動作
がリードコマンドによって指示され、カラムアドレスに
よるビット線を指定したデータ書込み動作がライトコマ
ンドによって指示され、ワード線の初期化がプリチャー
ジコマンドによって指示され、前記バンクアクティブコ
マンド、前記リードコマンド又は前記ライトコマンドを
受け付けた後に、前記アドレス入力バッファを非活性状
態から活性状態に変化させ、その後、前記クロック信号
に同期する一定サイクル期間の経過を待ってアドレス入
力バッファを活性状態から非活性状態に変化させるもの
であることを特徴とする半導体装置。
Priority Applications (14)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24582199A JP4216415B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体装置 |
TW89116458A TW526607B (en) | 1999-08-31 | 2000-08-15 | Semiconductor device |
US09/640,762 US6339552B1 (en) | 1999-08-31 | 2000-08-18 | Semiconductor device |
KR20000049215A KR100702975B1 (ko) | 1999-08-31 | 2000-08-24 | 반도체 장치 |
US10/023,891 US6424590B1 (en) | 1999-08-31 | 2001-12-21 | Semiconductor device |
US10/188,804 US6954384B2 (en) | 1999-08-31 | 2002-07-05 | Semiconductor device |
US11/174,655 US7453738B2 (en) | 1999-08-31 | 2005-07-06 | Semiconductor device |
KR1020050077467A KR100702982B1 (ko) | 1999-08-31 | 2005-08-23 | 반도체 장치 |
US12/252,241 US7693000B2 (en) | 1999-08-31 | 2008-10-15 | Semiconductor device |
US12/710,394 US8031546B2 (en) | 1999-08-31 | 2010-02-23 | Semiconductor device |
US13/238,114 US8264893B2 (en) | 1999-08-31 | 2011-09-21 | Semiconductor device |
US13/600,271 US8482991B2 (en) | 1999-08-31 | 2012-08-31 | Semiconductor device |
US13/926,098 US8644090B2 (en) | 1999-08-31 | 2013-06-25 | Semiconductor device |
US14/164,214 US20140140145A1 (en) | 1999-08-31 | 2014-01-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24582199A JP4216415B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体装置 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004204124A Division JP4216778B2 (ja) | 2004-07-12 | 2004-07-12 | 半導体装置 |
JP2007246960A Division JP4771432B2 (ja) | 2007-09-25 | 2007-09-25 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2001067877A true JP2001067877A (ja) | 2001-03-16 |
JP2001067877A5 JP2001067877A5 (ja) | 2005-05-19 |
JP4216415B2 JP4216415B2 (ja) | 2009-01-28 |
Family
ID=17139363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24582199A Expired - Fee Related JP4216415B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (10) | US6339552B1 (ja) |
JP (1) | JP4216415B2 (ja) |
KR (2) | KR100702975B1 (ja) |
TW (1) | TW526607B (ja) |
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- 2000-08-15 TW TW89116458A patent/TW526607B/zh not_active IP Right Cessation
- 2000-08-18 US US09/640,762 patent/US6339552B1/en not_active Expired - Lifetime
- 2000-08-24 KR KR20000049215A patent/KR100702975B1/ko not_active IP Right Cessation
-
2001
- 2001-12-21 US US10/023,891 patent/US6424590B1/en not_active Expired - Lifetime
-
2002
- 2002-07-05 US US10/188,804 patent/US6954384B2/en not_active Expired - Lifetime
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- 2005-07-06 US US11/174,655 patent/US7453738B2/en not_active Expired - Fee Related
- 2005-08-23 KR KR1020050077467A patent/KR100702982B1/ko not_active IP Right Cessation
-
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- 2008-10-15 US US12/252,241 patent/US7693000B2/en not_active Expired - Fee Related
-
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- 2010-02-23 US US12/710,394 patent/US8031546B2/en not_active Expired - Fee Related
-
2011
- 2011-09-21 US US13/238,114 patent/US8264893B2/en not_active Expired - Fee Related
-
2012
- 2012-08-31 US US13/600,271 patent/US8482991B2/en not_active Expired - Fee Related
-
2013
- 2013-06-25 US US13/926,098 patent/US8644090B2/en not_active Expired - Fee Related
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US20130286753A1 (en) | 2013-10-31 |
US6954384B2 (en) | 2005-10-11 |
KR100702982B1 (ko) | 2007-04-06 |
US6339552B1 (en) | 2002-01-15 |
US7693000B2 (en) | 2010-04-06 |
US8644090B2 (en) | 2014-02-04 |
TW526607B (en) | 2003-04-01 |
KR20010050192A (ko) | 2001-06-15 |
US8482991B2 (en) | 2013-07-09 |
US20020163846A1 (en) | 2002-11-07 |
KR20050088985A (ko) | 2005-09-07 |
US20020054516A1 (en) | 2002-05-09 |
KR100702975B1 (ko) | 2007-04-04 |
US20100149883A1 (en) | 2010-06-17 |
US8031546B2 (en) | 2011-10-04 |
JP4216415B2 (ja) | 2009-01-28 |
US8264893B2 (en) | 2012-09-11 |
US6424590B1 (en) | 2002-07-23 |
US7453738B2 (en) | 2008-11-18 |
US20120069692A1 (en) | 2012-03-22 |
US20090046517A1 (en) | 2009-02-19 |
US20120327723A1 (en) | 2012-12-27 |
US20140140145A1 (en) | 2014-05-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040310 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040611 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040712 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070719 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070925 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080407 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081104 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081106 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131114 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |