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Die
vorliegende Erfindung betrifft einen integrierten Speicherchip mit
einem dynamischen Speicher.
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Integrierte
Speicher beispielsweise in Form von sogenannten DRAM-Speichern werden
in Datenverarbeitungssystemen betrieben und dabei beispielsweise
von einem Mikroprozessor angesteuert. Ab einer gewissen Größe des Speichers,
beispielsweise bei einer Speichergröße über 1 Mbit, benutzen in der
Regel alle verfügbaren
DRAM-Speicher ein sogenanntes Multiplex-Adreßschema. Dieses dient vor allem
dem Zweck, die Anzahl der Adreßanschlüsse eines
Speicherchips zu reduzieren und damit die Kosten für die einzelnen
Komponenten im Datenverarbeitungssystem und die Leistungsaufnahme
der entsprechenden Adreß-Bussysteme.
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Ein
solches Multiplex-Adreßschema
hat den Vorteil, daß es
sehr gut zur Funktionalität
eines DRAM-Speichers paßt.
Dort werden im allgemeinen für
einen Speicherzugriff zuerst die anzusprechenden Reihen in Form
von ausgewählten
Wortleitungen und anschließend
die entsprechenden Spalten in Form von ausgewählten Bitleitungen aktiviert.
Es müssen
bei diesem Adreßschema
also zuerst Reihenadressen und anschließend entsprechende Spaltenadressen übertragen
werden. Damit wird ausgewählt,
aus welchen Speicherzellen Daten ausgelesen beziehungsweise in welche
Speicherzellen Daten eingeschrieben werden. Ebenso müssen vom
Mikroprozessor mehrere einzelne Befehle abgesetzt werden, beispielsweise
in Form eines Aktivierungssignals, eines Lesebefehls oder Schreibbefehls
und, zum Abschluß des
Speicherzugriffs, ein Vorladebefehl.
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Ein
Nachteil einer derartigen Funktionalität besteht insbesondere darin,
daß eine
dazu verwendete DRAM-Schnittstelle (sogenanntes Interface) im allgemeinen
nicht auf die entspre chende Prozessor-Schnittstelle angepaßt ist.
Das Prozessor-Interface
ist häufig
an schnelle sogenannte SRAM-Speicher angepaßt, die gegenüber DRAM-Speicher
sehr viel kleiner sind und im allgemeinen nicht in einer beschriebenen
Multiplex-Betriebsart
betrieben werden.
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Damit
ein solches Prozessor-Interface und ein DRAM-Interface miteinander
kommunizieren können,
ist es im allgemeinen notwendig, einen sogenannten DRAM-Controller
im Datenverarbeitungssystem zu implementieren, um im Datenverarbeitungssystem
den DRAM-spezifischen Speicherzugriff aus den Befehlen des Prozessors,
die an SRAM-Speichern orientiert sind, umzusetzen.
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DE 41 15 127 A1 betrifft
eine Speicheranordnung mit einem Speicherzellenfeld und einem R/W Steuerschaltkreis,
dem ein Schreibaktivierungssignal WE zugeführt wird. Der Steuerschaltkreis
schreibt beim Datenschreiben Eingangsdaten in eine ausgewählte Speicherzelle
des Speicherzellenfeldes. Zur Durchführung eines Schreibvorgangs
werden das Schreibaktivierungssignal WE und ein Chipauswahlsignal
CS von extern an den Speicher angelegt. Außerdem werden für einen
Speicherzugriff jeweils von extern getrennte Reihenadressen und
Spaltenadressen an den Speicher angelegt.
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Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicherchip
mit einem dynamischen Speicher anzugeben, der es ermöglicht,
bei Einsatz in einem Datenverarbeitungssystem auf einen DRAM-Controller
zu verzichten.
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Die
Aufgabe wird gelöst
durch einen integrierten Speicherchip, der einen externen Steueranschluß aufweist,
umfassend einen dynamischen Speicher und eine Steuerschaltung zur
Steuerung eines Speicherzugriffs auf den dynamischen Speicher mit
einem Eingang, der mit dem externen Steueranschluß verbunden
ist, zum Empfang eines Zugriffbefehls, der den Beginn eines Speicherzugriffs
anzeigt, und mit einem Ausgang, der mit dem dynamischen Speicher
verbunden ist, zur Ausgabe wenigstens eines aus dem Zugriffsbefehl
generierten Aktivierungssignals, Lesebefehls oder Schreibbefehls
und Vorladebefehls, und einen externen Adreßanschluß (14), der mit einem
Adreßanschluß (34)
der Steuerschaltung zum Empfang einer Adresse (ADR) für den Speicherzugriff
verbunden ist, wobei die Steuerschaltung (3) aus einer
empfangenen Adresse (ADR) jeweils Spaltenadressen (CADR) und Reihenadressen (RADR)
zum Zugriff auf Wortleitungen (WL) und Bitleitungen (BL) des dynamischen
Speichers erzeugt.
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Mit
dem erfindungsgemäßen integrierten Speicherchip
ist es ermöglicht,
den Speicherchip mit dem dynamischen Speicher mit einem Befehlssatz anzusteuern,
der an schnellen SRAM-Speichern
orientiert ist. Der Speicherchip empfängt lediglich beispielsweise
von einem angeschlossenen Prozessor einen Zugriffsbefehl, woraufhin
chipintern von der Steuerschaltung ein Aktivierungssignal, gefolgt
von einem Lesebefehl oder Schreibbefehl und abschließend ein
Vorladebefehl generiert werden. Dadurch ist es ermöglicht,
daß zwischen
dem Speicherchip und einem angeschlossenen Mikroprozessor für einen
Speicherzugriff nur ein Zugriffsbefehl übertragen werden muß. Es ist
nicht notwendig, in einem Datenverarbeitungssystem zur Ansteuerung
eines DRAM-Speichers einen vom Speicherchip getrennten DRAM-Controller
vorzusehen.
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Die
Erfindung ist vor allem anwendbar auf sogenannte RLDRAM-Speicher, die eine
hohe Leistungsfähigkeit
und Speicherkapazität
aufweisen und insbesondere für
Netzwerkapplikationen konzipiert sind. Mit der Erfindung ist es
daher möglich,
eine sehr hohe Speicherkapazität
eines DRAM-Speichers mit optimierten sogenannten Random-Access-Zeiten
zu kombinieren. Auf diese Weise wird für einen Betrieb in einem Datenverarbeitungssystem
eine Alternative zu schnellen SRAM-Speichern geschaffen, die im Vergleich
zu DRAM-Speichern eine sehr viel kleinere Speichergröße aufweisen.
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In
einer Weiterbildung der Erfindung weist der Speicherchip einen externen
Adreßanschluß auf, der
mit einem Adreßanschluß der Steuerschaltung zum
Empfang einer Adresse für
den Speicherzugriff verbunden ist. Die Steuerschaltung erzeugt aus
einer empfangenen Adresse jeweils Spaltenadressen und Reihenadressen
zum Zugriff auf Wortleitungen und Bitleitungen des dynamischen Speichers.
Dies hat den Vorteil, daß die
DRAM-spezifische Adreßgenerierung
mit Reihenadressen und Spaltenadressen chipintern von der Steuerschaltung
vorgenommen wird und so vom Mikroprozessor nur eine Adresse übertragen
werden muß.
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In
einer Ausführungsform
der Erfindung weist der Speicherchip einen externen Taktanschluß auf zum
Empfang eines Eingangstakts für
ein synchronisiertes Einlesen von Signalen für den Betrieb des dynamischen
Speichers. Außerdem
weist der Speicherchip einen externen Anschluß für ein Datenreferenzsi gnal auf,
das mit auszugebenden Ausgangsdaten synchronisiert ist und das aus
dem Eingangstakt abgeleitet ist und mit diesem nicht synchronisiert
ist. Damit weist der Speicherchip einen Anschluß für ein Datenreferenzsignal auf,
das einem sogenannten Echo Clock eines SRAM-Speichers gleicht. Der
Speicherchip unterscheidet sich jedoch von einem bekannten DDR-DRAM-Speicher, bei dem
ein Datenreferenzsignal in Form eines sogenannten Data-Strobe-Signals
ausgegeben wird. Zur Generierung eines solchen Signals ist im allgemeinen
eine zusätzliche
sogenannte DLL-Schaltung auf dem Speicherchip erforderlich. Da das
Datenreferenzsignal des erfindungsgemäßen Speicherchips aus dem Eingangstakt
abgeleitet ist und mit diesem nicht synchronisiert ist, ist in diesem
Fall keine DLL-Schaltung
erforderlich. Das heißt,
der Eingangstakt und das Datenreferenzsignal weisen im Betrieb des
Speicherchips eine Phasenverschiebung auf.
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Das
Datenreferenzsignal dient insbesondere dazu, einen Speicherzugriff
auf den Speicher zu steuern. Insbesondere wird durch das Datenreferenzsignal
einer externen Funktionseinheit angezeigt, zu welchem Zeitpunkt
auszulesende Daten an einem Datenanschluß anliegen. Das Datenreferenzsignal
wird während
eines Lesezugriffs zusammen mit auszugebenden Datensignalen vom
Speicher nach extern übertragen
und dient als Referenzsignal der auszulesenden Daten. Beim erfindungsgemäßen Speicher
sind die Verarbeitungszeiten des Datenreferenzsignals, das aus dem
Eingangstakt abgeleitet ist (sogenannter Clock Tree), und die Verarbeitungszeit
der auszugebenden Ausgangsdaten miteinander synchronisiert.
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In
einer weiteren Ausführungsform
des erfindungsgemäßen Speicherchips
weist dieser mehrere externe Datenanschlüsse auf, die in wenigstens
zwei Gruppen unterteilt sind. Jede der Gruppen ist einem von wenigstens
zwei Anschlüssen
für jeweils
ein Datenreferenzsignal zugeordnet, so daß für Daten an den externen Datenanschlüssen einer
der Gruppen das zugeordnete Datenreferenzsignal als Referenz verwendet
ist. Damit ist ein sogenannter Echo Clock für jede Gruppe von Datenanschlüssen vorgesehen, so
daß gewährleistet
werden kann, daß eine
Zeitverschiebung zwischen dem Echo-Clock-Signal und den Ausgangsdaten
des DRAM-Speichers minimal ist. Die entsprechenden Verarbeitungszeiten
sind für
einzelne Gruppen von Datenanschlüssen
leichter mit dem aus dem Eingangstakt generierten Datenreferenzsignal
zu synchronisieren.
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In
einer Weiterbildung der Erfindung weist der dynamische Speicher
ein Speicherzellenfeld mit Bitleitungen und Wortleitungen auf, außerdem weist der
Speicherchip einen externen Taktanschluß auf zum Empfang eines Eingangstakts.
Die Steuerschaltung ist derart ausgebildet, daß für einen Speicherzugriff mehrere
auszuführende
Einzelaktionen von der Aktivierung einer der Wortleitungen bis zur
Vorladung der Wortleitungen synchronisiert mit dem Eingangstakt
gesteuert werden.
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Dadurch
ist es insbesondere ermöglicht,
die Durchführung
eines Speicherzugriffs mit einem Taktsignal, das beispielsweise
von einer mit dem Speicher kommunizierenden synchronen Schaltung
zur Verfügung
gestellt wird, so zu steuern, daß zwischen der synchronen Schaltung
und dem dynamischen Speicher ein hoher Datendurchsatz ermöglicht ist. Da
die für
einen Speicherzugriff auszuführenden
Einzelaktionen von der Aktivierung einer der Wortleitungen bis zur
Vorladung der Wortleitungen synchronisiert mit dem Taktsignal gesteuert
werden, können sogenannte
Wait States vermieden werden. Das heißt, die synchrone Schaltung
muß nicht
unnötig lange
auf die verarbeiteten Daten des dynamischen Speichers zur Weiterverarbeitung
warten, da der Speicherzugriff mit dem Taktsignal synchronisiert
ist.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
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Die
Erfindung wird im folgenden anhand der in Zeichnung dargestellten
Figuren, die Ausführungsbeispiele
der Erfindung darstellen, näher
erläutert.
Es zeigen
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1 eine
Ausführungsform
eines erfindungsgemäßen intgrierten
Speicherchips,
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2 eine
weitere Ausführungsform
eines erfindungsgemäßen Speicherchips.
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1 zeigt
einen Speicherchip 1, der mehrere externe Anschlüsse 11 bis 14 aufweist.
Diese sind mit einem Mikroprozessor 4 verbunden. Über einen Steueranschluß 11 werden
ein Taktsignal CK und ein Zugriffsbefehl R/W vom Mikroprozessor 4 zum
Speicherchip 1 übertragen.
Der Anschluß 14 dient
zur Übertragung
von Adreßsignalen
ADR, der Anschluß 13 zur Übertragung
eines Datenreferenzsignals DQS vom Speicherchip 1 zum Mikroprozessor 4 und
der Anschluß 12 zum
Austausch von Datensignalen DQ. Die Anschlüsse 11 bis 14 sind
mit Anschlüssen 31 bis 34 der
Steuerschaltung 3 verbunden.
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Der
Speicherchip 1 weist einen dynamischen Speicher 2 auf,
der mehrere Speicherbänke
B0 bis B7 aufweist. In jedem der Speicherbänke B0 bis B7 ist ein Speicherzellenfeld
in matrixförmiger
Anordnung enthalten, das Wortleitungen WL und Bitleitungen BL aufweist.
In Kreuzungspunkten der Wortleitungen WL mit den Bitleitungen BL
sind Speicherzellen MC angeordnet, die in üblicher DRAM-Anordnung einen
Auswahltransistor und einen Speicherkondensator aufweisen.
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Eine
Steuerschaltung 3 dient zur Steuerung eines Speicherzugriffs
auf den dynamischen Speicher 2. Dabei dienen Anschlüsse 35 bis 40 zur Übertragung
eines Aktivierungssignals ACT, eines Lesebefehls RD oder eines Schreibbefehls
WR, eines Vorladebefehls PR sowie zur Übertragung von Spaltenadressen
CADR, von Reihenadressen RADR und eines Datenreferenzsignals DQS.
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Für einen
Speicherzugriff auf den dynamischen Speicher 2 wird vom
Mikroprozessor 4 neben einem Taktsignal CK nur der Zugriffsbefehl
R/W übertragen.
Zeitgleich wird die Adresse ADR der anzusprechenden Speicherzelle
MC übertragen.
Aus dieser Information werden chipintern mittels der Steuerschaltung 3 für einen
Speicherzugriff mehrere DRAM-tyische Einzelaktionen von der Aktivierung
einer der Wortleitungen WL bis zur Vorladung der Wortleitungen WL
ausgeführt.
Der Beginn jeder Einzelaktion wird vorteilhaft synchronisiert mit
dem Eingangstakt CK gesteuert. Da für einen Speicherzugriff nur
mehr ein Zugriffsbefehl R/W notwendig ist, wird ein Daten- und Steuerungsbus
nicht durch DRAM-typische Zugriffskommandos belastet.
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Eine
hohe Auslastung eines Daten- und Steuerungsbusses zwischen dem Speicherchip 1 und
dem Mikroprozessor 4 wird insbesondere dadurch erreicht,
wenn nacheinander mehrere Speicherzugriffe auf jeweils unterschiedliche
Speicherbänke
B0 bis B7 ausgeführt
werden. Nachdem der Speicherzugriff auf die letzte der Speicherbänke ausgelöst wurde,
kann als nächstes
ein auszulesendes Datum DQ der als erstes angesprochenen Speicherbank
ausgelesen werden. Bei einem derartigen sogenannten Multi-Bank-System
ist daher eine optimale Nutzung eines Datenbusses ermöglicht.
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In 2 ist
eine weitere Ausführungsform
eines erfindungsgemäßen Speicherchips 10 mit
einer Steuerschaltung 30 und einem dynamischen Speicher 20 dargestellt.
Im Unterschied zum Speicherchip 1 gemäß 1 weist
der Speicherchip 10 mehrere in Gruppen unterteilte externe
Datenanschlüsse für die Datensignale
DQ1 bis DQ4 auf. Dabei sind die Anschlüsse für die Datensignale DQ1 und
DQ2 zu einer Gruppe G2, die Anschlüsse für die Datensignale DQ3 und
DQ4 zu einer Gruppe G1 zusammengefaßt. Die Gruppe von Datenanschlüssen G1
ist einem Anschluß für ein Datenreferenzsignal
DQS2 zugeordnet, die Gruppe G2 ist dem Anschluß für das Datenreferenzsignal DQS1
zugeordnet.
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Für die Daten
DQ1 und DQ2 wird somit das Datenreferenzsignal DQS1 als Referenz
verwendet, für
die Daten DQ3 und DQ4 entsprechend das Datenreferenzsignal DQS2.
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Die
Datenreferenzsignale DQS1 und DQS2 sind mit den jeweils zugeordneten
Datensignalen DQ1 bis DQ4 synchronisiert, wobei die Datenreferenzsignale
aus dem Eingangstakt CK ohne Zwischenschaltung einer DLL-Schaltung
abgeleitet sind. Die erfindungsgemäße unterteilte Anordnung hat
den Vorteil, daß die
Signallaufzeit des sogenannten Clock Trees zwischen dem Eingangstakt
CK und dem jeweiligen Datenreferenzsignal DQS1, DQS2 mit den jeweiligen
Verarbeitungszeiten der zugeordneten Datensignale DQ1 bis DQ4 besser
synchronisiert werden kann, beispielsweise durch ein entsprechend
abgestimmtes Layout der jeweiligen Verdrahtung und Funktionsgruppen
der einander zugeordneten Signale.
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- 1,
10
- Speicherchip
- 2,
20
- Speicher
- 3,
30
- Steuerschaltung
- 4
- Mikroprozessor
- 31-40
- Anschluß
- 11-14
- Anschluß
- BL
- Bitleitungen
- WL
- Wortleitungen
- MC
- Speicherzellen
- B0-B7
- Speicherbank
- CK
- Taktsignal
- R/W
- Zugriffsbefehl
- DQ
- Datensignal
- DQ1-DQ4
- Datensignal
- DQS
- Datenreferenzsignal
- DQS1,
DQS2
- Datenreferenzsignal
- ADR
- Adreßsignal
- ACT
- Aktivierungssignal
- RD
- Lesebefehl
- WR
- Schreibbefehl
- PR
- Vorladebefehl
- CADR
- Spaltenadresse
- RADR
- Reihenadresse