JP3218103B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3218103B2
JP3218103B2 JP34645092A JP34645092A JP3218103B2 JP 3218103 B2 JP3218103 B2 JP 3218103B2 JP 34645092 A JP34645092 A JP 34645092A JP 34645092 A JP34645092 A JP 34645092A JP 3218103 B2 JP3218103 B2 JP 3218103B2
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  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に係
り、特に複数のＩ／Ｏピンをもつダイナミックメモリの
入出力回路および入出力の制御をする回路に関するもの
である。
【０００２】
【従来の技術】図３３は従来の１６ビットのデータを並
列処理するシステムにおけるメモリシステムを示す該略
図で、図において１０は４つのＩ／Ｏピン１１を備え、
外部からのアドレス信号およびコラムアドレスストロー
ブ信号ext/CAS0を共有した２つの４ＭビットＤＲＡＭ
（Dynamic Random Access Memory）１２ａ、１２ｂから
なる第１の部分メモリグループ１２および外部からのア
ドレス信号およびコラムアドレスストローブ信号ext/CA
S1を共有した２つの４ＭビットＤＲＡＭ１３ａ、１３ｂ
からなる第２の部分メモリグループ１３とで構成され、
全部で１６個のＩ／Ｏピン１１がＣＰＵ（Central Proc
essing Unit ）などに接続される１６本のバスライン２
０に接続され、上記アドレス信号に対応したアドレスに
格納された１６ビット分のデータを１６個のＩ／Ｏピン
１１を介しバスライン２０に伝えたり、バスラインから
の１６ビットのデータをＩ／Ｏピン１１を介し上記アド
レス信号に対応したアドレスに格納する第１のメモリグ
ループである。
【０００３】３０は上記第１のメモリグループと同様
に、４つのＩ／Ｏピン３１を備え、外部からのアドレス
信号およびコラムアドレスストローブ信号ext/CAS2を共
有した２つの４ＭビットＤＲＡＭ３２ａ、３２ｂからな
る第３の部分メモリグループ３２および外部からのアド
レス信号およびコラムアドレスストローブ信号ext/CAS3
を共有した２つの４ＭビットＤＲＡＭ３３ａ、３３ｂか
らなる第４の部分メモリグループ３３とで構成され、上
記バスライン２０を第１のメモリグループ１０と共有
し、上記第１のメモリグループと同様の動作をする第２
のメモリグループで、第１のメモリグループ１０にデー
タ出力などの動作をさせるときは第２のメモリグループ
３０の動作を休止させ、第２のメモリグループ１０にデ
ータ出力などの動作をさせるときは第２のメモリグルー
プ３０は動作を休止させている。
【０００４】４０は、Ｉ／Ｏピン４１ａを備え、上記第
１の部分メモリグループ１２と外部コラムアドレススト
ローブ信号ext/CAS0およびアドレス信号を共有した１Ｍ
ビットＤＲＡＭからなる第１のパリティメモリ４２ａ、
Ｉ／Ｏピン４１ｂを備え、上記第２の部分メモリグルー
プ１３と外部コラムアドレスストローブ信号ext/CAS1お
よびアドレス信号を共有した１ＭビットＤＲＡＭからな
る第２のパリティメモリ４２ｂ、Ｉ／Ｏピン４１ｃを備
え、上記第３の部分メモリグループ３２と外部コラムア
ドレスストローブ信号ext/CAS2およびアドレス信号を共
有した１ＭビットＤＲＡＭからなる第３のパリティメモ
リ４２ｃ、Ｉ／Ｏピン４１ｄを備え、上記第４の部分メ
モリグループ３３と外部コラムアドレスストローブ信号
ext/CAS3およびアドレス信号を共有した１ＭビットＤＲ
ＡＭからなる第４のパリティメモリ４２ｄとで構成され
たパリティメモリグループで、１つの部分メモリグルー
プの８つのＩ／Ｏピンから出力される８ビットのデータ
とこのデータに対応したパリティメモリの１つのＩ／Ｏ
ピンから出力される１ビットのデータとをあわせた９ビ
ットのデータにおける“１”の個数が偶数個（又は奇数
個）となるようにパリティメモリの１ビットのデータが
“１”または“０”になっており、部分メモリグループ
から出力されたデータの誤り検出（パリティチェック）
に使用されている。
【０００５】次に、上記のような構成の従来のメモリシ
ステムの動作について述べる。まず第１のメモリグルー
プ１０から１６ビットのデータを出力する場合、外部ロ
ウアドレスストローブ信号ext/RAS が活性化（Ｌレベ
ル）され、アドレス信号をロウアドレスとしてラッチす
る。そして、外部コラムアドレスストローブ信号ext/CA
S0およびext/CAS1が活性化され、アドレス信号がコラム
アドレスとしてラッチされる。一方、第２のメモリグル
ープ３０の外部コラムアドレスストローブ信号ext/CAS2
およびext/CAS3は非活性化（Ｈレベル）されたままで、
この第２のメモリグループ３０はデータを出力しないの
で出力はハイインピーダンス状態である。さらに出力許
可信号 /OEが活性化（Ｌレベル）されると、第１のメモ
リグループ１０から１６ビットのデータが出力されると
ともに、パリティメモリ４２ａおよび４２ｂから１ビッ
トづづが出力され、第１の部分メモリグループ１２から
出力される８ビットのデータにおける“１”の数とパリ
ティメモリ４２ａからの１ビットのデータにおける
“１”の数との和が偶数（又は奇数）かどうかパリティ
チェックを行い、同様に第２の部分メモリグループ１３
から出力される８ビットのデータについてもパリティチ
ェックを行い、データの誤りを検出する。
【０００６】次に第１のメモリグループ１０へ１６ビッ
トのデータを書き込む場合、第１のメモリグループ１０
の外部ロウアドレスストローブ信号ext/RAS が活性化
（Ｌレベル）され、アドレス信号をロウアドレスとして
ラッチする。そして、外部コラムアドレスストローブ信
号ext/CAS0およびext/CAS1が活性化され、アドレス信号
をコラムアドレスとしてラッチする。一方、第２のメモ
リグループ３０の外部コラムアドレスストローブ信号ex
t/CAS2およびext/CAS3は非活性化（Ｈレベル）されたま
まで、この第２のメモリグループ３０にデータが書き込
まれないようにしている。さらに書き込み許可信号 /WE
が活性化されると、バスライン２０から第１のメモリグ
ループ１０へ１６ビットのデータが書き込まれるととも
に、パリティメモリ４２ａに第１の部分メモリグループ
１２に書き込まれた８ビットのデータと上記パリティメ
モリ４２ａの１ビットのデータを合わせた９ビットのデ
ータにおける“１”の数が偶数（又は奇数）になるよう
に“１”または“０”の書き込みを行い、同様にパリテ
ィメモリ４２ｂに第１の部分メモリグループ１３に書き
込まれた８ビットのデータと上記パリティメモリ４２ｂ
の１ビットのデータを合わせた９ビットのデータにおけ
る“１”の数が偶数（又は奇数）になるように“１”ま
たは“０”の書き込みが行われる。
【０００７】次に第２のメモリグループ３０から１６ビ
ットのデータを出力する場合、第２のメモリグループ３
０の外部ロウアドレスストローブ信号ext/RAS が活性化
（Ｌレベル）され、アドレス信号をロウアドレスとして
ラッチする。そして、外部コラムアドレスストローブ信
号ext/CAS2およびext/CAS3が活性化され、アドレス信号
をコラムアドレスとしてラッチする。一方、第１のメモ
リグループ１０の外部コラムアドレスストローブ信号ex
t/CAS0およびext/CAS1は非活性化（Ｈレベル）されたま
まで、この第１のメモリグループ１０はデータを出力し
ないので出力はハイインピーダンス状態である。さらに
出力許可信号 /OEが活性化されると、第２のメモリグル
ープ３０から１６ビットのデータが出力されるととも
に、パリティメモリ４２ｃおよび４２ｄから１ビットづ
つが出力され、第３の部分メモリグループ３２から出力
される８ビットのデータにおける“１”の数とパリティ
メモリ４２ｃからの１ビットのデータにおける“１”の
数との和が偶数（又は奇数）かどうかパリティチェック
を行い、同様に第４の部分メモリグループ３３から出力
される８ビットのデータについてもパリティーチェック
を行い、データの誤りを検出する。
【０００８】次に第２のメモリグループ３０へ１６ビッ
トのデータを書き込む場合、第２のメモリグループ３０
の外部ロウアドレスストローブ信号ext/RAS が活性化
（Ｌレベル）され、アドレス信号をロウアドレスとして
ラッチする。そして、外部コラムアドレスストローブ信
号ext/CAS3およびext/CAS4が活性化され、アドレス信号
をコラムアドレスとしてラッチする。一方、第１のメモ
リグループ１０の外部コラムアドレスストローブ信号ex
t/CAS0およびext/CAS1は非活性化（Ｈレベル）されたま
まで、この第１のメモリグループ１０にデータが書き込
まれないようにしている。さらに書き込み許可信号 /WE
が活性化されると、バスライン２０から第２のメモリグ
ループ３０へ１６ビットのデータが書き込まれるととも
に、パリティメモリ４２ｃに第３の部分メモリグループ
３２に書き込まれた８ビットのデータと上記パリティメ
モリ４２ｃの１ビットのデータを合わせた９ビットのデ
ータにおける“１”の数が偶数（又は奇数）になるよう
に“１”または“０”の書き込みを行い、同様にパリテ
ィメモリ４２ｄに第４の部分メモリグループ３３に書き
込まれた８ビットのデータと上記パリティメモリ４２ｄ
の１ビットのデータを合わせた９ビットのデータにおけ
る“１”の数が偶数（又は奇数）になるように“１”ま
たは“０”の書き込みが行われる。
【０００９】図３４は上記第１および第２のメモリグル
ープ１０および３０に使用されているようなＩ／Ｏピン
を４つもち、１つの外部コラムアドレスストローブ信号
ext/CAS を受ける従来の４ＭビットＤＲＡＭを示すブロ
ック図で、図において５１は外部ロウアドレスストロー
ブ信号ext/RAS を受け、内部ロウアドレスストローブ信
号/RASを出力する/RASバッファ、５２はこの/RASバッフ
ァ５１からの内部ロウアドレスストローブ信号/RASおよ
び外部からのアドレス信号 Ai (i=0■9) を受けロウア
ドレス信号RAi およびこの反転信号 /RAi を出力するロ
ウアドレスバッファ、５３はこのロウアドレスバッファ
５２からのロウアドレス信号RAi および/RAi を受け、
このロウアドレス信号RAi および /RAi に基づいた所定
のワード線を選択するロウデコーダである。
【００１０】５４は外部コラムアドレスストローブ信号
ext/CAS を受け、内部コラムアドレスストローブ信号/C
ASを出力する/CASバッファ、５５はこの/CASバッファ５
４からのコラムアドレスストローブ信号/CASおよび外部
からのアドレス信号 Ai (i=0■9)を受けコラムアドレス
信号CAi およびこの反転信号 /CAi を出力するコラムア
ドレスバッファ、５６はこのコラムアドレスバッファ５
５からのコラムアドレス信号CA2,/CA2〜CA9,/CA9を受
け、このコラムアドレス信号に基づいた１６個のビット
線対を選択するコラムデコーダ、５７はワード線および
ビット線の交点にメモリセルが配置されたメモリセルア
レイで、上記ロウデコーダ５３およびコラムデコーダ５
６とにより選択されるワード線およびビット線対の交点
に位置するメモリセル５７ａが選択される。
【００１１】５８は各ビット線対に接続されたセンスア
ンプからなるセンスアンプ群、５９は上記コラムアドレ
スバッファ５５からの一部のコラムアドレス信号CA0,/C
A0,CA1,/CA1 を受け、読み出し時は選択された１６個の
メモリセルからビット線対およびＩ／Ｏ線対に介して出
力される１６個のデータのうち、上記一部のコラムアド
レス信号CA0,/CA0,CA1,/CA1 に基づき４ビットのデータ
DO0 ■ DO3 を出力し、書き込み時はライトコントロー
ル信号WDが活性化すると、入力された４ビットのデータ
DI0 〜 DI3を上記ロウデコーダ５３およびコラムデコー
ダ５６とにより選択された１６個のメモリセルのうち４
つのメモリセルに一部のコラムアドレス信号CA0,/CA0,C
A1,/CA1 により選択された４対のＩ／Ｏ線対を介して書
き込むＩ／Ｏコントロール回路、６０は上記/CASバッフ
ァ５４からの内部コラムアドレスストローブ信号/CASお
よび外部からの出力許可信号/OE を受け、この２つの信
号がともに活性化（Ｌレベル）されると活性化（Ｈレベ
ル）する出力コントロール信号ODを出力する出力コント
ロール信号発生回路、６１は上記Ｉ／Ｏコントロール回
路５９からの出力データDOk (k=0,1,2,3) および上記出
力コントロール信号出力回路６０からの出力コントロー
ル信号ODを受け、この出力コントロール信号ODが活性化
するとDO0,DO1,DO2,DO3 に相当した論理のデータDQ0,DQ
1,DQ2,DQ3 をＩ／Ｏピン６２ａ、６２ｂ、６２ｃ、６２
ｄに出力する出力バッファ６１ａ、６１ｂ、６１ｃ、６
１ｄからなる出力回路である。
【００１２】６３は上記/CASバッファ５４からのコラム
アドレスストローブ信号/CASおよび外部からの書き込み
許可信号/WE を受け、この２つの信号が共に活性化（Ｌ
レベル）すると一定期間活性化（Ｈレベル）するライト
コントロール信号WDを上記Ｉ／Ｏコントロール回路５９
に出力するライトコントロール回路、６４は外部からデ
ータDQ0,DQ1,DQ2 およびDQ3 を受け、このデータに相当
した論理のデータDI0,DI1,DI2 およびDI3 を上記Ｉ／Ｏ
コントロール回路５９に出力する入力バッファ６４ａ、
６４ｂ、６４ｃおよび６４ｄからなる入力回路である。
【００１３】次に、上記のような４ＭビットＤＲＡＭの
動作について、図３５および図３６に基づき説明する。
図３５はデータを読み出すときの信号のタイミング図で
あり、まず図３５の（ｃ）に示すように外部からＸアド
レスに対応したアドレス信号Ai (i=0■9）が与えられ、
外部ロウアドレスストローブ信号ext/RAS が図３５の
（ａ）に示すように時刻ｔ1 で活性化（Ｌレベル）され
ると、この外部ロウアドレスストローブ信号ext/RAS を
受ける/RASバッファ５１により内部ロウアドレスストロ
ーブ信号/RASが活性化（Ｌレベル）され、この内部ロウ
アドレスストローブ信号/RASを受けるロウアドレスバッ
ファ５２により上記アドレス信号 Ai がラッチされ、ロ
ウアドレス信号RAi, /RAi が出力され、このロウアドレ
スバッファ５２からのロウアドレス信号RAi, /RAi を受
けるロウデコーダ５３により、このロウアドレス信号RA
i, /RAi の論理に基づいたワード線が選択され、このワ
ード線に接続されたメモリセルアレイ５７におけるメモ
リセルからビット線にデータが読み出され、センスアン
プ群５８におけるセンスアンプにより増幅される。
【００１４】そして、図３５の（ｄ）に示すように時刻
ｔ2 で出力コントロール信号発生回路６０に入力される
出力許可信号/OE が活性化（Ｌレベル）されるが、この
時点では内部コラムアドレスストローブ信号/CASがまだ
活性化してないので、この出力コントロール信号発生回
路６０から出力される出力コントロール信号ODは図３５
の（ｅ）にしめすような非活性化（Ｌレベル）のままで
ある。そして図３５の（ｃ）に示すように、外部からＹ
アドレスに対応したアドレス信号 Ai (i=0■9)が与えら
れ、外部コラムアドレスストローブ信号ext/CAS が図３
５の（ｂ）に示すように時刻ｔ3 で活性化（Ｌレベル）
されると、この外部コラムアドレスストローブ信号ext/
CAS を受ける/CASバッファ５４により内部コラムアドレ
スストローブ信号/CASが活性化（Ｌレベル）され、この
内部コラムアドレスストローブ信号/CASを受けるコラム
アドレスバッファ５５により上記アドレス信号 Ai がラ
ッチされ、コラムアドレス信号CAi, /CAi が出力され、
このコラムアドレスバッファ５５からのロウアドレス信
号CA2,/CA2〜CA9,/CA9を受けるコラムデコーダ５６によ
り、このコラムアドレス信号CA2,/CA2〜CA9,/CA9の論理
に基づいた１６対のビット線が選択される。
【００１５】そして、上記１６対のビット線を介してＩ
／Ｏコントロール回路５９に１６ビットのデータが入力
され、このＩ／Ｏコントロール回路５９における１６対
のＩ／Ｏ線に上記データが伝わり、Ｉ／Ｏ線ごとに設け
られたプリアンプにより増幅され、１６ビットのデータ
のうち４ビットのデータが上記コラムアドレスバッファ
５５からのコラムアドレスCA0,/CA0，CA1,/CA1の論理に
基づき選択され、このデータはメインアンプによりさら
に増幅され、データDO0,DO1,DO2,DO3 が出力される。一
方、出力コントロール信号発生回路６０から出力される
出力コントロール信号ODは内部コラムアドレスストロー
ブ信号/CASが時刻ｔ3 で活性化されると図３５の（ｅ）
に示すように活性化され、出力回路６１における出力バ
ッファ６１ａ、６１ｂ、６１ｃおよび６１ｄはそれぞれ
上記Ｉ／Ｏコントロール回路５９からのデータDO0,DO1,
DO2 およびDO3 を受け、さらに上記出力コントロール信
号発生回路６０からの活性化した出力コントロール信号
ODを受け、Ｉ／Ｏピン６２ａ、６２ｂ、６２ｃおよび６
２ｄに図３５の（ｆ）から（ｉ）に示すようにデータDQ
0,DQ1,DQ2 およびDQ3 が同時に出力される。
【００１６】図３６はデータを書き込むときの信号のタ
イミング図であり、まずＩ／Ｏピン６２ａ、６２ｂ、６
２ｃおよび６２ｄに図３６の（ｆ）から（ｉ）に示すよ
うにデータDQ0,DQ1,DQ2 およびDQ3 が与えられると、入
力回路６４における入力バッファ６４ａ、６４ｂ、６４
ｃおよび６４ｄにより上記データに対応した論理のデー
タDI0,DI1,DI2 およびDI3 が上記Ｉ／Ｏコントロール回
路５９に出力される。そして図３６の（ｃ）に示すよう
に外部からＸアドレスに対応したアドレス信号Ai (i=0
■9) が与えられ、外部ロウアドレスストローブ信号ext
/RAS が図３６の（ａ）に示すように時刻ｔ1 で活性化
（Ｌレベル）されると、この外部ロウアドレスストロー
ブ信号ext/RAS を受ける/RASバッファ５１により内部ロ
ウアドレスストローブ信号/RASが活性化（Ｌレベル）さ
れ、この内部ロウアドレスストローブ信号/RASを受ける
ロウアドレスバッファ５２により上記アドレス信号 Ai
がラッチされ、ロウアドレス信号RAi, /RAi が出力さ
れ、このロウアドレスバッファ５２からのロウアドレス
信号RAi, /RAi を受けるロウデコーダ５３により、この
ロウアドレス信号RAi, /RAi の論理に基づいたワード線
が選択される。
【００１７】そして、図３６の（ｄ）に示すように時刻
ｔ2 でライトコントロール信号発生回路６３に入力され
る書き込み許可信号/WE が活性化（Ｌレベル）される
が、この時点では内部コラムアドレスストローブ信号/R
ASがまだ活性化してないので、このライトコントロール
信号発生回路６３から出力されるライトコントロール信
号WDは図３６の（ｅ）にしめすように非活性化（Ｌレベ
ル）のままである。そして図３６の（ｃ）に示すよう
に、外部からＹアドレスに対応したアドレス信号 Ai (i
=0■9) が与えられ、外部コラムアドレスストローブ信
号ext/CAS が図３６の（ｂ）に示すように時刻ｔ3 で活
性化（Ｌレベル）されると、この外部コラムアドレスス
トローブ信号ext/CAS を受ける/CASバッファ５４により
内部コラムアドレスストローブ信号/CASが活性化（Ｌレ
ベル）され、この内部コラムアドレスストローブ信号/C
ASを受けるコラムアドレスバッファ５５により上記アド
レス信号 Ai がラッチされ、コラムアドレス信号CAi, /
CAi が出力され、このコラムアドレスバッファ５５から
のロウアドレス信号CA2, /CA2 〜CA9, /CA9 を受けるコ
ラムデコーダ５６により、このコラムアドレス信号CA2,
/CA2 〜CA9, /CA9 の論理に基づいた１６対のビット線
が選択され、Ｉ／Ｏコントロール回路５９における１６
対のＩ／Ｏ線に接続される。
【００１８】一方、ライトコントロール信号発生回路６
３から出力されるライトコントロール信号WDは内部コラ
ムアドレスストローブ信号/CASが時刻ｔ3 で活性化され
ると図３６の（ｅ）に示すように一定期間活性化され、
このライトコントロール信号WDを受けるＩ／Ｏコントロ
ール回路５９により、上記１６対のＩ／Ｏ線のうち、コ
ラムアドレスバッファ５５からのコラムアドレス信号CA
0,/CA0, CA1,/CA1の論理に基づき選択された４対のＩ／
Ｏ線を介し、４個のメモリセルへデータが同時に書き込
まれる。
【００１９】
【発明が解決しようとする課題】図３７は図３３に示さ
れた従来の１６ビットのデータを並列処理するシステム
におけるメモリシステムの、パリティメモリグループ４
０における４個の１ＭビットＤＲＡＭからなるパリティ
メモリ４２ａ〜４２ｄを、メモリシステムの小型化をは
かるために第１および第２のメモリグループ１０および
３０に使用されている図３４に示したようなＩ／Ｏピン
を４つもち、１つの外部コラムアドレスストローブ信号
ext/CAS を受ける１個の４ＭビットＤＲＡＭ４３で代用
した場合の該略図である。図３７において、４４は４つ
の外部コラムアドレスストローブ信号ext/CAS0〜ext/CA
S3を受け、この４つの信号のうち少なくとも１つが活性
化（Ｌレベル）されると、Ｈレベルの信号を出力するＮ
ＡＮＤ回路、４５はこのＮＡＮＤ回路４４に接続された
インバータである。
【００２０】この図３７に示されたようなメモリシステ
ムにおいては、例えば第１のメモリグループ１０にデー
タを書き込む場合、第１のメモリグループ１０における
第１の部分メモリグループ１２に書き込まれる８ビット
のデータと、パリティメモリ４３にＩ／Ｏピン４１ａを
介して書き込まれる１ビットのデータを合わせた９ビッ
トのデータの“１”の数が偶数（又は奇数）になるよう
に、パリティメモリ４３にＩ／Ｏピン４１ａを介して
“１”または“０”のデータが書き込まれ、同様に第２
の部分メモリグループ１３に書き込まれるデータに対応
し、パリティメモリ４３にＩ／Ｏピン４１ｂを介して
“１”または“０”のデータが書き込まれるが、このと
き第２のメモリグループ３０は第１のメモリグループ１
０とバスライン２０を共有しているので、第１のメモリ
グループ１０に書き込まれるデータが第２のメモリグル
ープ３０にも書き込まれないように動作を停止させてい
る。
【００２１】よって、パリティメモリ４３におけるＩ／
Ｏピン４１ｃおよび４１ｂはハイインピーダンス状態と
なり、一方、パリティメモリ４３は図３６に基づき説明
したように、４つのＩ／Ｏピン４１ａ〜４１ｄを介し同
時に４ビットのデータを書き込むような構成となってい
るので、Ｉ／Ｏピン４１ｃおよび４１ｄを介し、ハイイ
ンピーダンス状態のデータが書き込まれるという問題が
生じる。
【００２２】また、例えば第１のメモリグループ１０か
らデータを出力する場合、第１のメモリグループ１０に
おける第１の部分メモリグループ１２から出力される８
ビットのデータのパリティチェックを行うために、パリ
ティメモリ４３からＩ／Ｏピン４１ａを介して出力され
る１ビットのデータを出力し、同様に第２の部分メモリ
グループ１３から出力されるデータのパリティチェック
を行うために、パリティメモリ４３からＩ／Ｏピン４１
ｂを介してデータが出力されるが、このとき第２のメモ
リグループ３０は第１のメモリグループ１０とバスライ
ン２０を共有しているので、第１のメモリグループ１０
から出力されるデータが第２のメモリグループ３０から
出力されるデータと干渉しないように動作を停止させて
いる。ところが、パリティメモリ４３は図３５に基づき
説明したように、４つのＩ／Ｏピン４１ａ〜４１ｄを介
し同時に４ビットのデータを出力するような構成となっ
ているので、Ｉ／Ｏピン４１ｃおよび４１ｄを介し、動
作を停止させている第２のメモリグループ３０へも必要
のないデータが出力されることになり、このデータを出
力するのに上記Ｉ／Ｏピン４１ｃおよび４１ｄに接続さ
れた出力バッファ５９ｃおよび５９ｄも動作するので、
消費電力が大きいという問題点がある。
【００２３】この発明は上記した点に鑑みてなされたも
のであり、複数のコラムアドレスストローブ信号によ
り、Ｉ／Ｏピンごとにデータの入出力制御を行うことが
できる半導体記憶装置を得ることを目的とする。また、
容易に上記メモリグループ１０および３０に用いられて
いるような、従来の１つのコラムアドレスストローブ信
号を受け、複数のＩ／Ｏピンを介しデータの入力を同時
に行ったり、出力を同時に行う装置に変更ができる半導
体記憶装置を得ることを目的とする。
【００２４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部からのコラムアドレスストローブ信号に
基づいた、複数の内部コラムアドレスストローブ信号を
出力するための複数個の／ＣＡＳバッファ、ロウアドレ
スバッファからのロウアドレス信号およびコラムアドレ
スバッファからのコラムアドレス信号を受け、この信号
によりメモリセルアレイ中の上記／ＣＡＳバッファと同
数のメモリセルからのデータを出力する第１の出力コン
トロール回路、第１の切換信号および第２の切換信号を
出力する切換信号発生回路、この切換信号発生回路から
の第１の切換信号、第２の切換信号、上記／ＣＡＳバッ
ファからの内部コラムアドレスストローブ信号、ロウア
ドレスバッファからのロウアドレス信号およびコラムア
ドレスバッファからのコラムアドレス信号を受け、上記
第１の切換信号が活性化され第２の切換信号が非活性化
されると、上記内部コラムアドレスストローブ信号に基
づき活性化され、第１の切換信号および第２の切換信号
が活性化されると全て活性化され、上記第１の切換信号
が非活性化されると、上記ロウアドレス信号およびコラ
ムアドレス信号の論理に基づき１つの信号が活性化され
る上記／ＣＡＳバッファの数と同数のブロック選択信号
を出力するブロック選択回路、上記切換信号発生回路か
ら出力される第２の切換信号およびブロック選択回路か
ら出力される上記／ＣＡＳバッファの数と同数のブロッ
ク選択信号を受け、第２の切換信号が活性化されると、
上記ブロック選択信号によらず活性化し、第２の切換信
号が非活性化されると、上記ブロック選択信号と同じ信
号となる上記／ＣＡＳバッファの数と同数の出力ピン選
択信号を出力する切換回路、上記第１の出力コントロー
ル回路から出力される上記／ＣＡＳバッファと同数のデ
ータ、切換信号発生回路からの第１の切換信号およびブ
ロック選択信号からのブロック選択信号を受け、上記第
１の切換信号が活性化されると、活性化されたブロック
選択信号に対応した上記データを出力し、第１の切換信
号が非活性化されると上記／ＣＡＳバッファと同数のデ
ータのうち１つの活性化されたブロック選択信号に対応
したデータを出力する第２の出力コントロール回路、上
記複数の／ＣＡＳバッファからの内部コラムアドレスス
トローブ信号および外部からの出力許可信号を受け、上
記複数の内部コラムアドレスストローブ信号のうち少な
くとも１つと出力許可信号とが活性化すると活性化する
出力コントロール信号を出力する出力コントロール信号
発生回路、各々が上記第２の出力コントロール回路から
のデータ、上記切換回路からの出力ピン選択信号および
上記出力コントロール信号発生回路からの出力コントロ
ール信号を受け、上記出力ピン選択信号および上記出力
コントロール信号発生回路からの出力コントロール信号
がともに活性化されると上記データを出力する、上記／
ＣＡＳバッファと同数の出力バッファを備えたものであ
る。
【００２５】また、外部からのコラムアドレスストロー
ブ信号に基づいた、複数の内部コラムアドレスストロー
ブ信号を出力するための複数個の／ＣＡＳバッファ、第
１の切換信号および第２の切換信号を出力する切換信号
発生回路、この切換信号発生回路からの第１の切換信
号、第２の切換信号、上記／ＣＡＳバッファからの内部
コラムアドレスストローブ信号、ロウアドレスバッファ
からのロウアドレス信号およびコラムアドレスバッファ
からのコラムアドレス信号を受け、上記第１の切換信号
が活性化され第２の切換信号が非活性化されると、上記
内部コラムアドレスストローブ信号に基づき活性化さ
れ、第１の切換信号および第２の切換信号が活性化され
ると全て活性化され、上記第１の切換信号が非活性化さ
れると、上記ロウアドレス信号およびコラムアドレス信
号の論理に基づき１つの信号が活性化される上記／ＣＡ
Ｓバッファの数と同数のブロック選択信号を出力するブ
ロック選択回路、上記切換信号発生回路から出力される
第２の切換信号およびブロック選択回路から出力される
上記／ＣＡＳバッファの数と同数のブロック選択信号を
受け、第２の切換信号が活性化されると、上記ブロック
選択信号によらず活性化し、第２の切換信号が非活性化
されると、上記ブロック選択信号と同じ信号となる上記
／ＣＡＳバッファの数と同数の入力ピン選択信号を出力
する切換回路、上記複数の／ＣＡＳバッファからの内部
コラムアドレスストローブ信号および外部からの書き込
み許可信号を受け、上記内部コラムアドレスストローブ
信号のうち少なくとも１つと、書き込み許可信号とが活
性化すると活性化するライトコントロール信号を出力す
るライトコントロール信号発生回路、上記ロウアドレス
バッファからのロウアドレス信号、コラムアドレスバッ
ファからのコラムアドレス信号、切換信号発生回路から
の第１の切換信号、ブロック選択回路からのブロック選
択信号、切換回路からの入力ピン選択信号、ライトコン
トロール信号発生回路からのライトコントロール信号お
よび入力バッファからのデータを受け、上記ライトコン
トロール信号および第１の切換信号が活性化すると、上
記ロウアドレス信号、コラムアドレス信号および入力ピ
ン選択信号の論理に基づき、メモリセルアレイ中のメモ
リセルに上記データの書き込みを行い、上記ライトコン
トロール信号が活性化し第１の切換信号が非活性化する
と、上記ロウアドレス信号、コラムアドレス信号および
ブロック選択信号の論理に基づき、メモリセルアレイ中
の１つのメモリセルにデータの書き込みを行う入力コン
トロール回路を備えたものである。
【００２６】また、外部からのコラムアドレスストロー
ブ信号に基づいた、複数の内部コラムアドレスストロー
ブ信号を出力するための複数個の／ＣＡＳバッファ、ロ
ウアドレスバッファからのロウアドレス信号およびコラ
ムアドレスバッファからのコラムアドレス信号を受け、
この信号によりメモリセルアレイ中の複数のメモリセル
からのデータを出力する出力コントロール回路、切換信
号を出力する切換信号発生回路、上記切換信号発生回路
から出力される切換信号および上記複数の／ＣＡＳバッ
ファからの複数の内部コラムアドレスストローブ信号を
受け、上記切換信号が活性化するとすべてが同時に活性
化し、切換信号が非活性化されると上記複数の内部コラ
ムアドレスストローブ信号に基づき活性化する複数の出
力ピン選択信号を出力する切換回路、上記複数の／ＣＡ
Ｓバッファからの内部コラムアドレスストローブ信号、
上記切換回路からの／ＣＡＳバッファと同数の出力ピン
選択信号および外部からの出力許可信号を受け、上記出
力許可信号が活性化し、上記複数の内部コラムアドレス
ストローブ信号のうち少なくとも１つが活性化すると、
上記切換回路からの出力ピン選択信号に基づいた出力コ
ントロール信号を活性化する出力コントロール信号発生
回路、上記出力コントロール回路からのデータおよび上
記出力コントロール信号発生回路からの出力コントロー
ル信号を受け、上記出力コントロール信号発生回路から
の出力コントロール信号が活性化されると上記データを
出力する、複数の出力バッファを備えたものである。
【００２７】また、外部からのコラムアドレスストロー
ブ信号に基づいた、複数の内部コラムアドレスストロー
ブ信号を出力するための複数個の／ＣＡＳバッファ、切
換信号を出力する切換信号発生回路、上記切換信号発生
回路から出力される切換信号および上記複数の／ＣＡＳ
バッファからの内部コラムアドレスストローブ信号を受
け、上記切換信号が活性化すると上記コラムアドレスス
トローブ信号によらず活性化し、切換信号が非活性化す
ると上記内部コラムアドレスストローブ信号に基づき活
性化する入力ピン選択信号を出力する切換回路、上記複
数の／ＣＡＳバッファからの内部コラムアドレスストロ
ーブ信号および外部からの書き込み許可信号を受け、上
記内部コラムアドレスストローブ信号のうち少なくとも
１つと、書き込み許可信号とが活性化すると活性化する
ライトコントロール信号を出力するライトコントロール
信号発生回路、外部から入力されるデータの論理に応じ
たデータを出力するための、上記／ＣＡＳバッファと同
数の入力バッファ、ロウアドレスバッファからのロウア
ドレス信号、コラムアドレスバッファからのコラムアド
レス信号、切換回路からの入力ピン選択信号、ライトコ
ントロール信号発生回路からのライトコントロール信号
および入力バッファからのデータを受け、ライトコント
ロール信号が活性化すると、上記ロウアドレス信号、コ
ラムアドレス信号および入力ピン選択信号に基づき、メ
モリセルアレイ中のメモリセルに上記データの書き込み
を行う入力コントロール回路を備えたものである。ま
た、上記切換回路から出力される出力ピン選択信号は入
力ピン選択信号を兼ね、上記複数の／ＣＡＳバッファか
らの内部コラムアドレスストローブ信号および外部から
の書き込み許可信号を受け、上記内部コラムアドレスス
トローブ信号のうち少なくとも１つと、書き込み許可信
号とが活性化すると活性化するライトコントロール信号
を出力するライトコントロール信号発生回路、外部から
入力されるデータの論理に応じたデータを出力するため
の、上記出力バッファと同数の入力バッファ、 ロウアド
レスバッファからのロウアドレス信号、コラムアドレス
バッファからのコラムアドレス信号、切換回路からの入
力ピン選択信号、ライトコントロール信号発生回路から
のライトコントロール信号および入力バッファからのデ
ータを受け、ライトコントロール信号が活性化すると、
上記ロウアドレス信号、コラムアドレス信号および入力
ピン選択信号に基づき、メモリセルアレイ中のメモリセ
ルに上記データの書き込みを行う入力コントロール回路
を備えたものである。また、外部からのコラムアドレス
ストローブ信号に基づいた、複数の内部コラムアドレス
ストローブ信号を出力するための複数個の／ＣＡＳバッ
ファ、ロウアドレスバッファからのロウアドレス信号お
よびコラムアドレスバッファからのコラムアドレス信号
を受け、この信号によりメモリセルアレイ中の複数のメ
モリセルからのデータを出力する出力コントロール回
路、切換信号を出力する切換信号発生回路、上記切換信
号発生回路から出力される切換信号および上記複数の／
ＣＡＳバッファからの複数の内部コラムアドレスストロ
ーブ信号を受け、上記切換信号が活性化するとすべてが
同時に活性化し、切換信号が非活性化されると上記複数
の内部コラムアドレスストローブ信号に基づき活性化す
る複数の出力ピン選択信号を出力する切換回路、上記複
数の／ＣＡＳバッファからの内部コラムアドレスストロ
ーブ信号および外部からの出力許可信号を受け、上記出
力許可信号が活性化し、上記複数の内部コラムアドレス
ストローブ信号のうち少なくとも１つが活性化すると出
力コントロール信号を活性化する出力コントロール信号
発生回路、上記出力コントロール回路からのデータ、上
記切換回路からの出力ピン選択信号および上記出力コン
トロール信号発生回路からの出力コントロール信号を受
け、上記出力ピン選択信号および上記出力コントロール
信号発生回路からの出力コントロール信号がともに活性
化されると上記データを出力する複数の出力バッファを
備えたものである。
【００２８】
【作用】この発明においては、切換信号発生回路からの
第１の切換信号が活性、第２の切換信号が非活性のと
き、ブロック選択回路からのブロック選択信号が／ＣＡ
Ｓバッファからの内部コラムアドレスストローブ信号に
基づき活性化され、切換回路からの出力ピン選択信号が
上記ブロック選択信号と同じ信号となり、第１の出力コ
ントロール回路からのデータを受ける第２の出力コント
ロール回路から活性化されたブロック選択信号に対応し
たデータが出力され、出力コントロール信号発生回路か
らの活性化された出力コントロール信号および上記活性
化された出力ピン選択信号を受ける出力バッファからデ
ータが出力され、非活性化された出力ピン選択信号を受
ける出力バッファからはデータが出力されないので、デ
ータの出力が要求されない出力バッファに対応した外部
コラムアドレスストローブ信号を非活性化しておくこと
で、この出力バッファの消費電力を減らすことができ
る。
【００２９】さらに、切換信号発生回路からの第１の切
換信号および第２の切換信号を活性化すると、ブロック
選択回路からのブロック選択信号が全て活性化され、切
換回路からの出力ピン選択信号も全て活性化され、第１
の出力コントロール回路からのデータを受ける第２の出
力コントロール回路から全てのデータが出力され、出力
コントロール信号発生回路からの活性化された出力コン
トロール信号および上記活性化された出力ピン選択信号
を受ける全ての出力バッファから同時にデータが出力さ
れる装置に変更でき、切換信号発生回路からの第１の切
換信号を非活性化し、第２の切換信号を活性化すると、
ブロック選択回路からのブロック選択信号のうち１つが
ロウアドレス信号およびコラムアドレス信号に基づき活
性化され、切換回路からの出力ピン選択信号は全て活性
化され、第１の出力コントロール回路からのデータを受
ける第２の出力コントロール回路から上記活性化したブ
ロック選択信号に対応した１つのデータが出力され、出
力コントロール信号発生回路からの活性化された出力コ
ントロール信号および上記活性化された出力ピン選択信
号を受ける出力バッファから上記１つのデータが出力さ
れる装置に変更できる。
【００３０】また、切換信号発生回路からの第１の切換
信号が活性、第２の切換信号が非活性のとき、ブロック
選択回路からのブロック選択信号が／ＣＡＳバッファか
らの内部コラムアドレスストローブ信号に基づき活性化
され、切換回路からの入力ピン選択信号が上記ブロック
選択信号と同じ信号となり、入力バッファからのデータ
を受ける入力コントロール回路がロウアドレス信号、コ
ラムアドレス信号および入力ピン選択信号の論理に基づ
きデータの書き込みを行うので、データの入力が要求さ
れない入力バッファに対応した外部コラムアドレススト
ローブ信号を非活性化しておくことで、この入力バッフ
ァに対応した入力ピン選択信号が非活性化し、この入力
バッファからのデータを書き込まないで済む。
【００３１】さらに、切換信号発生回路からの第１の切
換信号および第２の切換信号を活性化すると、ブロック
選択回路からのブロック選択信号が全て活性化され、切
換回路からの入力ピン選択信号も全て活性化され、入力
バッファからのデータを受ける入力コントロール回路が
この全てのデータの書き込みを同時に行う装置に変更で
き、切換信号発生回路からの第１の切換信号を非活性化
し、第２の切換信号を活性化すると、ブロック選択回路
からのブロック選択信号のうち１つがロウアドレス信号
およびコラムアドレス信号に基づき活性化され、入力バ
ッファからのデータを受ける入力コントロール回路が１
つのメモリセルに１ビットのデータの書き込みを行う装
置に変更できる。
【００３２】また、切換信号発生回路からの切換信号が
非活性化されると、切換回路からの出力ピン選択信号が
内部コラムアドレスストローブ信号に基づき活性化さ
れ、出力許可信号、コラムアドレスストローブ信号およ
び出力ピン選択信号を受け、複数のコラムアドレススト
ローブ信号のうち、少なくとも１つが活性化すると、出
力ピン選択信号に基づき活性化される出力コントロール
信号を受け、出力コントロール回路からのデータが出力
バッファから出力されるので、データの出力が要求され
ない出力バッファに対応するコラムアドレスストローブ
信号を非活性化しておくことで出力バッファの消費電力
を減らすことができる。さらに、上記切換信号発生回路
からの切換信号を活性化するとすべての出力ピン選択信
号が活性化し、出力コントロール回路からのデータを出
力バッファから出力する装置に変更できる。すなわち、
１つのコラムアドレスストローブ信号を使用し、複数の
出力バッファから出力を行う装置と複数のコラムアドレ
スストローブ信号を使用し、出力バファごとに出力を行
う２種類の装置を製造でき、これらの装置間で、動作速
度に差を生じないようにすることができる。
【００３３】また、切換信号発生回路からの切換信号が
非活性化されると、切換回路からの入力ピン選択信号が
コラムアドレスストローブ信号に基づき活性化し、入力
バッファからのデータを受ける入力コントロール回路が
ロウアドレス信号、コラムアドレス信号および入力ピン
選択信号の論理に基づきデータの書き込みを行うので、
データの入力が要求されない入力バッファに対応した外
部コラムアドレスストローブ信号を非活性化しておくこ
とで、この入力バッファに対応した入力ピン選択信号が
活性化し、この入力バッファからのデータを書き込まな
いで済む。さらに、上記切換信号発生回路からの切換信
号を活性化すると、切換回路からの入力ピン選択信号が
全て活性化され、入力バッファからのデータを受ける入
力コントロール回路がこの全てのデータの書き込みを同
時に行う装置に変更できる。また、切換信号発生回路か
らの切換信号が非活性化されると、切換回路からの出力
ピン選択信号が内部コラムアドレスストローブ信号に基
づき活性化され、出力許可信号が活性化され、複数のコ
ラムアドレスストローブ信号のうち少なくとも１つが活
性化されると出力コントロール信号が活性化され、これ
を受けて、出力コントロール回路からのデータを出力ピ
ン選択信号に基づき出力バッファから出力し、 上記切
換信号発生回路からの切換信号を活性化するとすべての
出力ピン選択信号が活性化するため、出力コントロール
回路からのデータを出力コントロール信号に応じて出力
バッファから出力する。すなわち、１つのコラムアドレ
スストローブ信号を使用し、複数の出力バッファから出
力を行う装置と複数のコラムアドレスストローブ信号を
使用し、出力バファごとに出力を行う２種類の装置を製
造でき、これらの装置間で、動作速度に差を生じないよ
うにすることができる。さらに。出力バッファが出力ピ
ン選択信号と出力コントロール信号を受けているので、
出力コントロール信号の配線負荷が低減でき、２種類の
装置を切換えるためにおこるアクセスの低下を防ぐこと
ができる。
【００３４】
【実施例】
実施例１．以下にこの発明の実施例１である半導体記憶
装置について、図１のブロック図に基づいて説明する。
図において１１０は外部からロウアドレスストローブ信
号ext/RAS を受け、内部回路のための内部ロウアドレス
ストローブ信号/RASを出力する/RASバッファ、１２０は
上記/RASバッファ１１０からの内部ロウアドレスストロ
ーブ信号/RASおよび外部からのアドレス信号 Ai (i=0〜
n, nは自然数）を受け、ロウアドレス信号RAi およびこ
の反転信号 /RAi を出力するロウアドレスバッファ、１
３０はこのロウアドレスバッファ１２０からのロウアド
レス信号RAj(j=0〜n-1)および /RAj を受け、このロウ
アドレス信号RAj および /RAj に基づいた所定のワード
線を選択するロウデコーダである。
【００３５】１４０は外部からコラムアドレスストロー
ブ信号ext/CAS0, ext/CAS1, ext/S2およびext/CAS3を受
け、内部回路のための内部コラムアドレスストローブ信
号/CAS0,/CAS1,/CAS2 および/CAS3 を出力する４つの/C
ASバッファ１４１、１４２、１４３および１４４からな
る/CASバッファグループ、１５０はこの/CASバッファグ
ループ１４０からの内部コラムアドレスストローブ信号
/CAS0,/CAS1,/CAS2,/CAS3 および外部からのアドレス信
号 Ai (i=0〜n, nは自然数）を受け、上記４つの内部コ
ラムアドレスストローブ信号/CAS0,/CAS1,/CAS2,/CAS3
のうち少なくとも１つの信号が活性化（Ｌレベル）され
ると、コラムアドレス信号CAi および/CAi を出力する
コラムアドレスバッファ、１６０はこのコラムアドレス
バッファ１５０からのコラムアドレス信号CAj (j=0〜n-
1)および /CAj を受け、このコラムアドレス信号CAj お
よび /CAj に基づいた所定のビット線対を選択するコラ
ムデコーダ、１７０はワード線とビット線との交点にメ
モリセルが配置されたメモリセルアレイで、上記ロウデ
コーダ１３０およびコラムデコーダ１６０により選択さ
れるワード線およびビット線の交点に位置するメモリセ
ル１７０ａが選択される。
【００３６】１８０は各ビット線対に接続されたセンス
アンプからなるセンスアンプグループ、１９０は上記コ
ラムアドレスバッファ１５０からのコラムアドレス信号
CA0,/CA0, CA1,/CA1を受け、データの読み出し時には選
択された複数のメモリセルからビット線対を介して出力
されるデータのうち、上記コラムアドレス信号CA0,/C
A0,CA1,/CA1 CAk に基づき４ビットのデータDO0 〜DO3
を出力し、データの書き込み時には入力された４ビット
のデータDI0 〜DI3 または１ビットのデータＤinをロウ
デコーダ１３０およびコラムデコーダ１６０とにより選
択されたメモリセルに上記コラムアドレス信号CA0,/C
A0,CA1,/CA1 などにより選択されたＩ／Ｏ線対を介して
書き込むＩ／Ｏコントロール回路（図２）である。
【００３７】２００はこの半導体記憶装置が１つの外部
コラムアドレスストローブ信号ext/CAS0のみを使用し、
Ｉ／Ｏピンを１つだけ備えた装置（１/CAS、×１）のと
きはＬレベル、１つの外部コラムアドレスストローブ信
号ext/CAS0のみを使用し、４つのＩ／Ｏピンを介し同時
に４ビットのデータの入出力を行う装置（１/CAS、×
４）および４つの外部コラムアドレスストローブ信号ex
t/CAS0〜ext/CAS3を使用し、Ｉ／Ｏピンごとにデータの
入出力をおこなう装置（４/CAS、×４）のときはＨレベ
ルとなる第１の切換信号φ1 およびこの半導体記憶装置
が１つの外部コラムアドレスストローブ信号ext/CAS0の
みを使用し、Ｉ／Ｏピンを１つだけ備えた装置のときお
よび１つの外部コラムアドレスストローブ信号ext/CAS0
のみを使用し、４つのＩ／Ｏピンを介し同時に４ビット
のデータの入出力を行う半導体装置のときはＨレベル、
４つの外部コラムアドレスストローブ信号ext/CAS0〜ex
t/CAS3を受け、Ｉ／Ｏピンごとにデータの入出力をおこ
なう装置のときはＬレベルとなる第２の切換信号φ2 を
出力する切換信号発生回路（図３）である。
【００３８】２１０は上記/CASバッファグループ１４０
からの内部コラムアドレスストローブ信号/CAS0,/CAS1,
/CAS2,/CAS3 、ロウアドレスバッファ１２０からのロウ
アドレス信号の上位１ビットRAn, /RAn コラムアドレス
バッファ１５０からのコラムアドレス信号の上位１ビッ
トCAn, /CAn および上記切換信号発生回路２００からの
第１の切換信号φ1 を受け、この第１の切換信号φ1 が
Ｈレベル（１/CAS、×４または４/CAS、×４）のときは
ハイインピーダンスとなり、上記第１の切換信号φ1 が
Ｌレベル（１/CAS、×１）のときは、上記ロウアドレス
RAn, /RAn およびコラムアドレス信号CAn, /CAn の論理
に基づき１つだけが活性化（Ｌレベル）される４つのデ
コード信号 /φ0, /φ1, /φ2, /φ3 を出力するブロッ
ク選択デコーダ２１１（図４）および、上記/CASバッフ
ァグループ１４０からの４つの内部コラムアドレススト
ローブ信号/CAS0,/CAS1,/CAS2,/CAS3 、切換信号発生回
路からの第１の切換信号φ1 、第２の切換信号φ2 およ
び上記ブロック選択デコーダ２１１からの４つのデコー
ド信号 /φ0, /φ1, /φ2, /φ3 を受け、第１の切換信
号φ1 がＨレベルで第２の切換信号φ2 がＬレベル（４
/CAS、×４）のときは内部コラムアドレスストローブ信
号/CAS0,/CAS1,/CAS2,/CAS3 に対応して活性化され、第
１の切換信号φ1 がＨレベルで第２の切換信号φ2 がＨ
レベル（１/CAS、×４）のときは他の入力される信号に
よらずすべて活性化され、第１の切換信号φ1 がＬレベ
ル（１/CAS、×１）のときは上記デコード信号 /φ0, /
φ1, /φ2, /φ3 に基づき１つが活性化されるブロック
選択信号BS0,BS1,BS2,BS3 を出力するブロック選択信号
発生回路２１２（図５）からなるブロック選択回路であ
る。
【００３９】２２０は上記切換信号発生回路２００から
の第２の切換信号φ2 および上記ブロック選択回路２１
０からのブロック選択信号BS0,BS1,BS2,BS3 を受け、第
２の切換信号φ2 がＨレベルならばすべて活性化され、
Ｌレベルならばブロック選択信号BS0,BS1,BS2,BS3 と同
じ信号となる入出力ピン選択信号AD0,AD1,AD2,AD3 を出
力する切換回路（図６）、２３０は上記Ｉ／Ｏコントロ
ール回路１９０からの４つのデータDO0,DO1,DO2,DO3 、
切換信号発生回路２００からの第１の切換信号φ1 およ
びブロック選択回路２１０からのブロック選択信号BS0,
BS1,BS2,BS3 を受け、第１の切換信号φ1 がＨレベル
（４/CAS、×４または１/CAS、×４）のときはブロック
選択信号BS0,BS1,BS2,BS3 のうちの活性化した信号に対
応したデータDO0,DO1,DO2,DO3 をこのブロック選択信号
BS0,BS1,BS2,BS3 にそれぞれ対応した出力ノード２３１
ａ、２３１ｂ、２３１ｃ、２３１ｄに出力し、第１の切
換信号φ1 がＬレベル（１/CAS、×１）のときはブロッ
ク選択信号BS0,BS1,BS2,BS3のうちの１つの活性化した
信号に対応したデータDO0,DO1,DO2,DO3 のうちの１つを
ブロック選択信号BS0 に対応した出力ノード２３１ａに
出力する第２の出力コントロール回路（図７）である。
【００４０】２４０は上記/CASバッファグループ１４０
からの内部コラムアドレスストローブ信号/CAS0,/CAS1,
/CAS2,/CAS3 および外部からの出力許可信号/OE を受
け、この出力許可信号/OE が活性化（Ｌレベル）し、上
記内部コラムアドレスストローブ信号/CAS0,/CAS1,/CAS
2,/CAS3 のうち少なくとも１つの信号が活性化（Ｌレベ
ル）すると活性化（Ｈレベル）する出力コントロール信
号ODを出力する出力コントロール信号発生回路（図８）
である。
【００４１】２５０は上記切換回路２２０からの入出力
ピン選択信号AD0 、上記第２の出力コントロール回路２
３０における出力ノード２３１ａから出力されるデータ
および上記出力コントロール信号発生回路２４０からの
出力コントロール信号ODを受け、Ｉ／Ｏピンを１つだけ
備えた装置（１/CAS、×１）のときはこの１つのデータ
出力ピンとして使用されるＩ／Ｏピンに接続され、Ｉ／
Ｏピンを４つ備えた装置（４/CAS、×４または１/CAS、
×４）のときはＩ／Ｏピンに接続される入出力ノード２
５５ａに、上記入力ピン選択信号AD0 および出力コント
ロール信号ODが活性化されると上記データと同じ論理の
データDQ0 を出力する出力バッファ２５１と、上記切換
回路２２０からの入出力ピン選択信号AD1,AD2,AD3 、上
記第２の出力コントロール回路２３０における出力ノー
ド２３１ｂ、２３１ｃ、２３１ｄから出力されるデータ
および上記出力コントロール信号発生回路２４０からの
出力コントロール信号ODを受け、Ｉ／Ｏピンを１つだけ
備えた装置（１/CAS、×１）のときはＩ／Ｏピンに接続
されずフローティングにされ、Ｉ／Ｏピンを４つ備えた
装置（４/CAS、×４または１/CAS、×４）のときはＩ／
Ｏピンに接続される入出力ノード２５５ｂ、２５５ｃ、
２５５ｄに、上記入力ピン選択信号AD1,AD2,AD3 および
出力コントロール信号ODが活性化されると上記データと
同じ論理のデータDQ1,DQ2,DQ3 を出力する出力バッファ
２５２、２５３、２５４からなる出力バッファグループ
（図９）である。
【００４２】２６０は上記/CASバッファグループ１４０
からの４つの内部コラムアドレスストローブ信号/CAS0,
/CAS1,/CAS2,/CAS3 、切換信号発生回路２００からの第
２の切換信号φ2 および外部からの書き込み許可信号/W
E を受け、第２の切換信号φ2 がＬレベル（４/CAS、×
４）のときは、上記書き込み許可信号/WE および上記内
部コラムアドレスストローブ信号/CAS0,/CAS1,/CAS2,/C
AS3 のうち１つが活性化すると活性化するライトコント
ロール信号WDを上記Ｉ／Ｏコントロール回路１９０に出
力し、上記第２の切換信号φ2 がＨレベル（１/CAS、×
１または１/CAS、×４）のときは、上記書き込み許可信
号/WE および上記内部コラムアドレスストローブ信号/C
AS0,/CAS1,/CAS2,/CAS3 のうち１つが活性化（Ｌレベ
ル）すると一定期間活性化（Ｈレベル）するライトコン
トロール信号WDを上記Ｉ／Ｏコントロール回路１９０に
出力するライトコントロール信号発生回路（図１０）で
ある。
【００４３】２７０は上記入出力ノード２５５ａ、２５
５ｂ、２５５ｃ、２５５ｄからデータDQ0,DQ1,DQ2,DQ3
を受け、上記データDQ0,DQ1,DQ2,DQ3 と同じ論理のデー
タDI0,DI1,DI2,DI3 を上記Ｉ／Ｏコントロール回路１９
０に出力する入力バッファ２７０ａ、２７０ｂ、２７０
ｃ、２７０ｄおよびＩ／Ｏピンを４つ備えた装置（４/C
AS、×４または１/CAS、×４）のときはデータ入力ピン
に接続されずフローティングにされ、Ｉ／Ｏピンを１つ
だけ備えた装置（１/CAS、×１）のときはデータ入力ピ
ンに接続される入力ノード２７１ａからデータＤinを受
け、このデータＤinと同じ論理のデータＤinを上記Ｉ／
Ｏコントロール回路１９０に出力する入力バッファ２７
０ｅからなる入力バッファグループである。
【００４４】図２は図１におけるＩ／Ｏコントロール回
路１９０の一部を示している。図２において１９１ａは
コラムアドレスバッファ１５０からのコラムアドレス信
号CA0,/CA0,CA1,/CA1 を受け、このコラムアドレス信号
CA0,/CA0,CA1,/CA1 の論理に基づき１つが活性化するデ
コード信号ρ0,ρ1,ρ2,ρ3 を出力する部分デコーダ、
１９１ｂ、１９１ｃ、１９１ｄおよび１９１ｅは各Ｉ／
Ｏ線対１９３ａ〜ｄ、１９４ａ〜ｄ、１９５ａ〜ｄおよ
び１９６ａ〜ｄに接続され、Ｉ／Ｏ線間の電位差を増幅
したデータを出力するプリアンプ１９３ｅ〜ｈ、１９４
ｅ〜ｈ、１９５ｅ〜ｈおよび１９６ｅ〜ｈからのデータ
を４つずつと、上記部分デコーダ１９１ａからのデコー
ド信号ρ0,ρ1,ρ2,ρ3 とを受け、活性化したデコード
信号に対応したデータDO0,DO1,DO2,DO3 を出力するセレ
クタで、例えばデコード信号ρ0がＨレベルのときは、
このデコード信号ρ0 に対応したプリアンプ１９３ｅ、
１９４ｅ、１９５ｅおよび１９６ｅからの４つのデータ
がデータDO0,DO1,DO2,DO3として出力され、上記ロウデ
コーダ１３０、コラムデコーダ１６０、このセレクタ１
９１ｂ〜ｅおよび上記部分デコーダ１９１ａとで第１の
出力コントロール回路を構成している。
【００４５】１９２ａは上記部分デコーダ１９１ａから
のデコード信号ρ0,ρ1,ρ2,ρ3 、切換信号発生回路２
００からの第１の切換信号φ1 、切換回路２２０からの
入出力ピン選択信号AD0,AD1,AD2,AD3 、ライトコントロ
ール信号発生回路２６０からのライトコントロール信号
WDおよび入力バッファ２７０ａ〜ｄからのデータDI0,DI
1,DI2,DI3 を受け、第１の切換信号φ1 がＨレベルのと
き（１/CAS、×４または４/CAS、×４）のとき、ライト
コントロール信号WDが活性化すると、上記デコード信号
ρ0,ρ1,ρ2,ρ3 および入出力ピン選択信号AD0,AD1,AD
2,AD3 に基づきＩ／Ｏ線を選択し、上記データDI0,DI1,
DI2,DI3 を書き込む×４用入力コントロール回路、１９
２ｂは上記部分デコーダ１９１ａからのデコード信号ρ
0,ρ1,ρ2,ρ3 、切換信号発生回路２００からの第１の
切換信号φ1 、ブロック選択回路２１０からのブロック
選択信号BS0,BS1,BS2,BS3 、ライトコントロール信号発
生回路２６０からのライトコントロール信号WDおよび入
力バッファ２７０ｅからのデータＤinを受け、第１の切
換信号φ1 がＬレベル（１/CAS、×１）のとき、ライト
コントロール信号WDが活性化すると、上記デコード信号
ρ0,ρ1,ρ2,ρ3 およびブロック選択信号BS0,BS1,BS2,
BS3 に基づき上記データＤinを書き込む×１用入力コン
トロール回路で、上記ロウデコーダ１３０、コラムデコ
ーダ１６０、部分デコーダ１９１ａおよび×４用入力コ
ントロール回路とで入力コントロール回路を構成してい
る。
【００４６】図３は図１における切換信号発生回路２０
０の具体的構成を示しており、図３の（ａ）はＩ／Ｏピ
ンを１つだけ備えた装置（１/CAS、×１）のときの切換
信号発生回路２００、図３の（ｂ）は１つの外部コラム
アドレスストローブ信号ext/CAS0のみを使用し、４つの
Ｉ／Ｏピンを介し同時に４ビットのデータの入出力を行
う装置（１/CAS、×４）のときの切換信号発生回路２０
０、図３の（ｃ）は複数の外部コラムアドレスストロー
ブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ／Ｏピンごとに
入出力をおこなう装置（４/CAS、×４）のときの切換信
号発生回路２００をそれぞれ示している。図３において
２００ａは外部から電源電位が印加される電源電位パッ
ド、２００ｂはこの電源電位パッド２００ａに隣接して
設けられた第１のパッド、２００ｃは上記第１のパッド
と接地電位が印加される接地電位ノード２００ｄとの間
に接続された、トランジスタのチャネル抵抗からなり１
ＭΩ以上の高抵抗値をもつ抵抗素子、２００ｅは入力側
が上記第１のパッド２００ｂに接続され、第１の切換信
号φ1 を出力するインバータである。
【００４７】２００ｆは上記電源電位パッド２００ａに
隣接して設けられた第２のパッド、２００ｇはこの第２
のパッド２００ｆと接地電位ノード２００ｄとの間に接
続された上記抵抗素子２００ｃと同じ抵抗素子、２００
ｈは入力側が上記第２のパッド２００ｆに接続され、第
２の切換信号φ2 を出力するインバータである。そし
て、Ｉ／Ｏピンを１つだけ備えた装置（１/CAS、×１）
のときは図３の（ａ）に示すように、第１のパッド２０
０ｂと電源電位パッド２００ａとをワイヤリングで金属
細線により接続し、第２のパッド２００ｆはフローティ
ングにすることで第１の切換信号φ1 をＬレベル、第２
の切換信号φ2 をＨレベルとし、１つの外部コラムアド
レスストローブ信号ext/CAS0のみを使用し、４つのＩ／
Ｏピンを介し４ビットのデータを同時に入出力を行う装
置（１/CAS、×４）のときは、図３の（ｂ）に示すよう
に第１のパッド２００ｂおよび第２のパッド２００ｆを
フローティングにすることで、第１の切換信号φ1 をＨ
レベル、第２の切換信号φ2をＨレベルとし、複数の外
部コラムアドレスストローブ信号ext/CAS0〜ext/CAS3を
使用し、Ｉ／Ｏピンごとに入出力をおこなう装置（４/C
AS、×４）のときは図３の（ｃ）に示すように第１のパ
ッド２００ｂをフローティングにし、第２のパッド２０
０ｆと電源電位パッド２００ａとをワイヤリングで金属
細線により接続することで、第１の切換信号φ1 をＨレ
ベル、第２の切換信号φ2 をＬレベルとしている。
【００４８】図４は図１のブロック選択回路２１０にお
けるブロック選択デコーダ２１１の具体的構成を示して
おり、図４において２１１ａは上記切換信号発生回路２
００からの第１の切換信号φ1 を受け、この反転信号を
出力するインバータ、２１１ｂはそれぞれが上記ロウア
ドレスバッファ１２０からのロウアドレス信号RAn と/R
An のどちらか１つの信号およびコラムアドレスバッフ
ァ１５０からのコラムアドレス信号CAn と /CAn のどち
らか１つの信号を受け、この２つの入力信号がともにＨ
レベルだとＬレベルの信号を出力するＮＡＮＤ回路、２
１１ｃはこのＮＡＮＤ回路２１１ｂの出力側とデコード
信号 /φ0 、 /φ1 、 /φ2 および /φ3 が出力される
ノードとの間に接続され、ゲート電極に上記インバータ
２１１ａから出力される第１の切換信号φ1 の反転信号
を受けるｎチャネルＭＯＳトランジスタである。
【００４９】図５は図１のブロック選択回路２１０にお
けるブロック選択信号発生回路２１２の具体的構成を示
しており、図５において２１２ａはそれぞれ上記／ＣＡ
Ｓバッファグループ１４０からのコラムアドレスストロ
ーブ信号/CAS0,/CAS1,/CAS2,/CAS3 を受け、この反転信
号を出力するインバータ、２１２ａはそれぞれ上記イン
バータ２１２ａからの出力および上記切換信号発生回路
２００からの第１の切換信号φ1 を受け、この信号がと
もにＨレベルになるとＬレベルの信号を出力するＮＡＮ
Ｄ回路、２１２ｃはこのＮＡＮＤ回路２１２ｂからの出
力を受け、この反転信号を出力するインバータ、２１２
ｄは上記ブロック選択デコーダ２１１からのデコード信
号 /φ0, /φ1, /φ2, /φ3 を受けるノード２１２ｅと
接地電位ノード２１２ｆとの間に接続され、ゲート電極
が上記インバータ２１２ｃからの出力を受けるｎチャネ
ルＭＯＳトランジスタ、２１２ｇは電源電位ノード２１
２ｈと上記ノード２１２ｅとの間に接続された高抵抗値
の抵抗素子である。
【００５０】２１２ｉは上記ノード２１２ｅとブロック
選択信号BS0,BS1,BS2,BS3 が出力される出力ノードとの
間に接続されたインバータ、２１２ｊは上記ブロック選
択信号BS0,BS1,BS2,BS3 が出力される出力ノードとノー
ド２１２ｅとの間に接続され、上記インバータ２１２ｉ
とでラッチ回路を構成するインバータ、２１２ｋは上記
切換信号発生回路２００からの第１の切換信号φ1 およ
び第２の切換信号φ2を受け、この信号がともにＨレベ
ル（１/CAS、×４）となるとＬレベルの信号を出力する
ＮＡＮＤ回路、２１２ｍは上記ＮＡＮＤ回路２１２ｋか
らの出力を受け、この反転信号を出力するインバータ、
２１２ｎは上記ノード２１２ｅと接地電位ノード２１２
ｄとの間に接続され、ゲート電極に上記インバータ２１
２ｍからの出力を受けるｎチャネルＭＯＳトランジスタ
である。
【００５１】図６は図１における切換回路２２０の具体
的構成を示しており、図６において２２０ａはそれぞれ
上記ブロック選択回路２１０からのブロック選択信号BS
0,BS1,BS2,BS3 および切換信号発生回路２００からの第
２の切換信号φ2 を受け、この信号のうち少なくとも一
方がＨレベルだとＬレベルの信号を出力するＮＯＲ回
路、２２０ｂは上記ＮＯＲ回路２２０ａからの出力を受
け、入出力ピン選択信号AD0,AD1,AD2,AD3 を出力するイ
ンバータである。
【００５２】図７は図１における第２の出力コントロー
ル回路２３０の具体的構成を示しており、図７において
２３０ａは上記Ｉ／Ｏコントロール回路１９０からのデ
ータDO0,DO1,DO2,DO3 が入力される入力ノードとノード
２３０ｂ、２３０ｃ、２３０ｄ、２３０ｅとの間に接続
され、ゲート電極に上記ブロック選択回路２１０からの
ブロック選択信号BS0,BS1,BS2,BS3 を受けるｎチャネル
ＭＯＳトランジスタ、２３０ｆは上記ノード２３０ｂ、
２３０ｃ、２３０ｄ、２３０ｅと出力ノード２３１ａ、
２３１ｂ、２３１ｃ、２３１ｄとの間に接続され、ノー
ド２３０ｂ、２３０ｃ、２３０ｄ、２３０ｅから入力さ
れるデータを増幅し、出力ノード２３１ａ、２３１ｂ、
２３１ｃ、２３１ｄに出力するメインアンプ、２３０ｇ
は上記切換信号発生回路２００からの第１の切換信号φ
1 を受け、この反転信号を出力するインバータ、２３０
ｈは上記ノード２３０ｂと２３０ｃとの間に接続され、
ゲート電極に上記インバータ２３０ｇからの出力を受け
るｎチャネルＭＯＳトランジスタ、２３０ｉは上記ノー
ド２３０ｂと２３０ｄとの間に接続され、ゲート電極に
上記インバータ２３０ｇからの出力を受けるｎチャネル
ＭＯＳトランジスタ、２３０ｊは上記ノード２３０ｂと
２３０ｅとの間に接続され、ゲート電極に上記インバー
タ２３０ｇからの出力を受けるｎチャネルＭＯＳトラン
ジスタである。
【００５３】図８は図１における出力コントロール信号
発生回路２４０の具体的構成を示しており、図８におい
て２４１は外部からの出力許可信号/OE および上記／Ｃ
ＡＳバッファグループ１４０からのコラムアドレススト
ローブ信号/CAS0,/CAS1,/CAS 2,/CAS3 を受け、上記出力
許可信号/OE が活性化（Ｌレベル）し、コラムアドレス
ストローブ信号/CAS0,/CAS1,/CAS2,/CAS3 のうち少なく
とも１つが活性化（Ｌレベル）するとＨレベルの信号を
出力する論理回路で、例えば上記出力許可信号/OE を受
け、この反転信号を出力するインバータ２４１ａと、上
記コラムアドレスストローブ信号/CAS0,/CAS1,/CAS2,/C
AS3 を受け、このうち少なくとも１つが活性化（Ｌレベ
ル）するとＨレベルの信号を出力する４入力ＮＡＮＤ回
路２４１ｂと、上記インバータ２４１ａおよび４入力Ｎ
ＡＮＤ回路２４１ｂからの出力信号を受け、この信号が
ともにＨレベルのときにＬレベルの信号を出力するＮＡ
ＮＤ回路２４１ｃと、このＮＡＮＤ回路２４１ｃからの
出力を受け、反転信号を出力するインバータ２４１ｄと
から構成されている。
【００５４】２４０ａ〜２４０ｄは上記論理回路２４１
の出力側と出力コントロール信号ODを出力する出力ノー
ドとの間に直列に接続されたインバータで、後段に接続
されたインバータほど例えばチャネル幅を大きくするな
どして電極駆動能力を大きくし、一番駆動能力の大きな
インバータ２４０ｄにより出力コントロール信号ODを遠
くまで伝達する。このように駆動能力の大きなインバー
タ２４０ｄをすぐに接続せず後段のインバータにより徐
々に駆動能力を上げるのは、駆動能力の小さなインバー
タの出力側に駆動能力の大きなインバータの入力側を接
続したとき、両者の駆動能力の差が大きいと、駆動能力
の小さなインバータの入力信号が立ち上がったときに、
駆動能力の大きなインバータの出力が上記駆動能力の小
さなインバータの入力信号に比べゆっくりと立ち上が
り、この立ち上がりの間に駆動能力の大きなインバータ
を通して電源電位ノードから接地電位ノードに流れる貫
通電流が大きいからで、上記のようにインバータ間の駆
動能力の差を小さくすることで、低消費電力化をはかっ
ている。
【００５５】図９は図１における出力バッファグループ
２５０の具体的構成を示しており、図９において２５１
は出力バッファで、２５１ａは上記出力コントロール回
路２３０における出力ノード２３１ａからのデータ、切
換回路２２０からの入出力ピン選択信号AD0 および出力
コントロール信号発生回路２４０からの出力コントロー
ル信号ODを受け、これらがすべて活性化（Ｈレベル）す
るとＬレベルの信号を出力するＮＡＮＤ回路、２５１ｂ
はこのＮＡＮＤ回路２５１ａからの出力を受け、この反
転信号を出力するインバータ、２５１ｃは電源電位ノー
ド２５６とＩ／Ｏピンを１つだけ備えた装置（１/CAS、
×１）のときはこの１つのＩ／Ｏピンにデータ出力ピン
として接続され、Ｉ／Ｏピンを４つ備えた装置（４/CA
S、×４または１/CAS、×４）のときはＩ／Ｏピンに接
続される入出力ノード２５５ａとの間に接続され、ゲー
ト電極に上記インバータ２５１ｂの出力を受けるｎチャ
ネルＭＯＳトランジスタである。
【００５６】２５１ｄは上記出力コントロール回路２３
０における出力ノード２３１ａからのデータを受け、こ
のデータの反転信号を出力するインバータ、２５１ｅは
このインバータ２５１ｄからの信号、上記入出力ピン選
択信号AD0 および出力コントロール信号発生回路２４０
からの出力コントロール信号ODを受け、これらがすべて
活性化（Ｈレベル）するとＬレベルの信号を出力するＮ
ＡＮＤ回路、２５１ｆはこのＮＡＮＤ回路２５１ｅから
の出力を受け、この反転信号を出力するインバータ、２
５１ｇは上記入出力ノード２５５ａと接地電位ノード２
５７との間に接続され、ゲート電極に上記インバータ２
５１ｆからの出力を受けるｎチャネルＭＯＳトランジス
タである。
【００５７】２５２、２５３および２５４は出力バッフ
ァで、２５２ａ、２５３ａおよび２５４ａはそれぞれ上
記出力コントロール回路２３０における出力ノード２３
１ｂ、２３１ｃおよび２３１ｄからのデータ、切換回路
２２０からの入出力ピン選択信号AD1,AD2 およびAD3 、
出力コントロール信号発生回路２４０からの出力コント
ロール信号ODを受け、これらがすべて活性化（Ｈレベ
ル）するとＬレベルの信号を出力するＮＡＮＤ回路、２
５２ｂ、２５３ｂおよび２５４ｂはこのＮＡＮＤ回路２
５２ａ、２５３ａおよび２５４ａからの出力を受け、こ
の反転信号を出力するインバータ、２５２ｃ、２５３ｃ
および２５４ｃは電源電位ノード２５６とＩ／Ｏピンを
１つだけ備えた装置（１/CAS、×１）のときはＩ／Ｏピ
ンに接続されずフローティングにされ、Ｉ／Ｏピンを４
つ備えた装置（４/CAS、×４または１/CAS、×４）のと
きはＩ／Ｏピンに接続される入出力ノード２５５ｂ、２
５５ｃ、２５５ｄとの間に接続され、ゲート電極に上記
インバータ２５２ｂ、２５３ｂおよび２５４ｂの出力を
受けるｎチャネルＭＯＳトランジスタである。
【００５８】２５２ｄ、２５３ｄおよび２５４ｄは上記
出力コントロール回路２３０における出力ノード２３１
ｂ、２３１ｃおよび２３１ｄからのデータを受け、この
データの反転信号を出力するインバータ、２５２ｅ、２
５３ｅおよび２５４ｅはこのインバータ２５２ｄ、２５
３ｄおよび２５４ｄからの信号、上記入出力ピン選択信
号AD1,AD2 およびAD3 、出力コントロール信号発生回路
２４０からの出力コントロール信号ODを受け、これらが
すべて活性化（Ｈレベル）するとＬレベルの信号を出力
するＮＡＮＤ回路、２５２ｆ、２５３ｆおよび２５４ｆ
はＮＡＮＤ回路２５２ｅ、２５３ｅおよび２５４ｅから
の出力を受け、この反転信号を出力するインバータ、２
５２ｇ、２５３ｇおよび２５４ｇは上記入出力ノード２
５５ｂ、２５５ｃ、２５５ｄと接地電位ノード２５７と
の間に接続され、ゲート電極に上記インバータ２５２
ｆ、２５３ｆおよび２５４ｆからの出力を受けるｎチャ
ネルＭＯＳトランジスタである。
【００５９】図１０は図１におけるライトコントロール
信号発生回路２６０の具体的構成を示しており、図１０
において２６０ａは外部からの書き込み許可信号/WE を
受け、この反転信号を出力するインバータ、２６０ｂは
上記／ＣＡＳバッファグループ１４０からのコラムアド
レスストローブ信号/CAS0,/CAS1,/CAS2,/CAS3 を受け、
これらの信号のうち少なくとも１つが活性化（Ｌレベ
ル）するとＨレベルの信号を出力する４入力ＮＡＮＤ回
路、２６０ｃは上記インバータ２６０ａおよび４入力Ｎ
ＡＮＤ回路２６０ｂからの出力信号を受け、この信号が
ともにＨレベルのときにＬレベルの信号を出力するＮＡ
ＮＤ回路、２６０ｄはこのＮＡＮＤ回路２６０ｃからの
出力を受け、この反転信号を出力するインバータ、２６
０ｅは一方の入力側に上記インバータ２６０ｄからの出
力を受けるＮＡＮＤ回路、２６０ｆはこのＮＡＮＤ回路
２６０ｅからの出力を受け、ライトコントロール信号WD
を出力するインバータ、２６０ｇは例えば偶数個の直列
接続されたインバータからなり、上記ライトコントロー
ル信号WDを受け、このライトコントロール信号WDを一定
期間だけ遅延した信号を出力する遅延回路、２６０ｈは
この遅延回路２６０ｇからの出力信号を受け、この反転
信号を出力するインバータである。
【００６０】２６０ｉは一方の入力側に上記インバータ
２６０ｈからの出力を受けるＮＡＮＤ回路、２６０ｊは
上記インバータ２６０ｄおよびＮＡＮＤ回路２６０ｉか
らの出力を受け、この信号がともにＨレベルのときはＬ
レベルの信号を上記ＮＡＮＤ回路２６０ｉの他方の入力
側へ出力し、このＮＡＮＤ回路２６０ｉとでラッチ回路
を構成するＮＡＮＤ回路、２６０ｋは上記切換信号発生
回路２００からの第２の切換信号φ2 を受け、この反転
信号を出力するインバータ、２６０ｍは上記ＮＡＮＤ回
路２６０ｊからの出力および上記インバータ２６０ｋか
らの出力信号を受け、この信号がともにＬレベルのとき
にＨレベルの信号を出力するＮＯＲ回路、２６０ｎはこ
のＮＯＲ回路からの出力信号を受け、反転信号を上記Ｎ
ＡＮＤ回路２６０ｅの他方の入力側に出力するインバー
タである。
【００６１】次に以上のように構成されたこの実施例１
の半導体記憶装置の動作について説明する。まず、半導
体記憶装置が１つの外部コラムアドレスストローブ信号
ext/CAS0のみを使用し、Ｉ／Ｏピンを１つだけ備えた装
置（１/CAS、×１）のときの動作を説明する。このと
き、図１における切換信号発生回路２００は図３の
（ａ）のような構成となっているので第１の切換信号φ
1 はＬレベル、第２の切換信号φ2 はＨレベルで、／Ｃ
ＡＳバッファグループ１４０における／ＣＡＳバッファ
１４１の入力だけが外部ピンに接続され、外部コラムア
ドレスストローブ信号ext/CAS0を受け、内部コラムアド
レスストローブ信号/CAS0 を出力し、／ＣＡＳバッファ
１４２、１４３および１４４の入力は外部ピンに接続さ
れず、ext/CAS1, ext/CAS2およびext/CAS3はハイインピ
ーダンス状態で、内部コラムアドレスストローブ信号/C
AS1,/CAS2 および/CAS3 は不活性状態（Ｈレベル）とな
る。
【００６２】また、出力バッファ２５１に接続された入
出力ノード２５５ａだけがＩ／Ｏピンに接続され、この
Ｉ／Ｏピンはデータの出力だけに使用され、データの入
力は、入力バッファ２７０ｅに接続された入力ノード２
７１ａにデータ入力ピンを接続し、このデータ入力ピン
を介し行われる。この装置からデータを読み出すとき
は、まず図１１の（ｃ）に示すように外部からＸアドレ
スに対応したアドレス信号A0〜 An が与えられ、外部ロ
ウアドレスストローブ信号ext/RAS が図１１の（ａ）に
示すように時刻ｔ1 で活性化（Ｌレベル）されると、こ
の外部ロウアドレスストローブ信号ext/RAS を受ける/R
ASバッファ１１０により内部ロウアドレスストローブ信
号/RASが活性化（Ｌレベル）され、この内部ロウアドレ
スストローブ信号/RASを受けるロウアドレスバッファ１
２０により上記アドレス信号A0〜 An がラッチされ、ロ
ウアドレス信号RA0,/RA0〜RAn, /RAn が出力され、この
ロウアドレスバッファ１２０からのロウアドレス信号RA
0,/RA0〜RAn-1, /RAn-1 を受けるロウデコーダ１３０に
より、このロウアドレス信号RA0,/RA0〜RAn-1, /RAn-1
の論理に基づいたワード線が選択され、このワード線に
接続されたメモリセルアレイ１７０におけるメモリセル
からビット線にデータが読み出され、センスアンプグル
ープ１８０におけるセンスアンプにより増幅される。
【００６３】そして、図１１の（ｄ）に示すように時刻
ｔ2 で出力コントロール信号発生回路２４０に入力され
る出力許可信号/OE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0 が
まだ活性化してないので、この出力コントロール信号発
生回路２４０から出力される出力コントロール信号ODは
図１１の（ｅ）にしめすように非活性化（Ｌレベル）の
ままである。そして図１１の（ｃ）に示すように、外部
からＹアドレスに対応したアドレス信号A0〜 An が与え
られ、外部コラムアドレスストローブ信号ext/CAS0が図
１１の（ｂ）に示すように時刻ｔ3 で活性化（Ｌレベ
ル）されると、この外部コラムアドレスストローブ信号
ext/CAS0を受ける/RASバッファ１４１により内部コラム
アドレスストローブ信号/CAS0 が活性化（Ｌレベル）さ
れ、この内部コラムアドレスストローブ信号/CAS0 を受
けるコラムアドレスバッファ１５０により上記アドレス
信号A0〜 An がラッチされ、コラムアドレス信号CA0,/C
A0〜CAn, /CAn が出力され、このコラムアドレスバッフ
ァ１５０からのロウアドレス信号CA2,/CA2〜CAn-1, /CA
n-1 を受けるコラムデコーダ１６０により、このコラム
アドレス信号ＣＡ２，／ＣＡ２〜ＣＡｎ−１， ／ＣＡ
ｎ−１ の論理に基づいた１６対のビット線が選択され
る。
【００６４】そして、上記１６対のビット線を介してＩ
／Ｏコントロール回路１９０に１６ビットのデータが入
力され、このＩ／Ｏコントロール回路１９０における１
６対のＩ／Ｏ線１９３ａ〜１９３ｄ、１９４ａ〜１９４
ｄ、１９５ａ〜１９５ｄ、１９６ａ〜１９６ｄに上記デ
ータが伝わり、Ｉ／Ｏ線対ごとに設けられたプリアンプ
１９３ｅ〜１９３ｈ、１９４ｅ〜１９４ｈ、１９５ｅ〜
１９５ｈ、１９６ｅ〜１９６ｈにより増幅されセレクタ
１９１ｂ、１９１ｃ、１９１ｄ、１９１ｅに入力され、
またこのＩ／Ｏコントロール回路１９０における部分デ
コーダ１９１ａにより、上記コラムアドレスバッファ１
５０からのコラムアドレス信号CA0,/CA0,CA1, /CA1の論
理に基づき１つが活性化（Ｈレベル）するデコード信号
ρ0,ρ1,ρ2,ρ3 が上記セレクタ１９１ｂ、１９１ｃ、
１９１ｄ、１９１ｅに入力され、このセレクタ１９１
ｂ、１９１ｃ、１９１ｄ、１９１ｅは上記デコーダ信号
ρ0,ρ1,ρ2,ρ3 のうち活性化された信号に対応した上
記プリアンプ１９３ｅ〜１９３ｈ、１９４ｅ〜１９４
ｈ、１９５ｅ〜１９５ｈ、１９６ｅ〜１９６ｈからのデ
ータをDO0,DO1,DO2,DO3 として出力する。
【００６５】例えば上記コラムアドレス信号CA0 および
CA1 がＬレベル、/CA0および/CA1がＨレベルだとデコー
ド信号ρ0 はＨレベル、ρ1,ρ2,ρ3 はＬレベルとな
り、このデコード信号ρ0 に対応したプリアンプ１９３
ｅ、１９４ｅ、１９５ｅ、１９６ｅからのデータがDO0,
DO1,DO2,DO3 として出力され、上記コラムアドレス信号
CA0 およびCA1 がＨレベル、/CA0および/CA1がＬレベル
だとデコード信号ρ0,ρ1,ρ2,はＬレベル、ρ3 はＨレ
ベルとなり、このデコード信号ρ3 に対応したプリアン
プ１９３ｈ、１９４ｈ、１９５ｈ、１９６ｈからのデー
タがDO0,DO1,DO2,DO3 として出力される。
【００６６】一方、ブロック選択回路２１０のブロック
選択デコーダ２１１におけるｎチャネルＭＯＳトランジ
スタ２１１ｃは、ゲート電極に上記Ｌレベルの切換信号
発生回路２００からの第１の切換信号φ1 の反転信号
（Ｈレベル）を受け、導通状態となり、このブロック選
択デコーダ２１１により、上記ロウアドレスバッファ１
２０からのロウアドレス信号RAn, /RAn およびコラムア
ドレスバッファ１５０からのコラムアドレス信号CAn, /
CAn の論理に基づき１つが活性化（Ｌレベル）するデコ
ード信号 /φ0 、/φ1 、/φ2 、/φ3 がブロック選択信号
発生回路２１２におけるノード２１２ｅに入力され、ま
たこのブロック選択信号発生回路２１２におけるＮＡＮ
Ｄ回路２１２ｂは一方の出力に上記Ｌレベルの第１の切
換信号φ1を受けているので、他方の入力レベルにかか
わらずＨレベルの信号を出力し、インバータ２１２ｃは
このＮＡＮＤ回路２１２ｂからの出力を受け、Ｌレベル
の信号をｎチャネルＭＯＳトランジスタ２１２ｄのゲー
ト電極に出力するので、このｎチャネルＭＯＳトランジ
スタ２１２ｄは非導通状態となり、ＮＡＮＤ回路２１２
ｋも上記Ｌレベルの第１の切換信号φ1 を受け、Ｈレベ
ルの信号を出力し、インバータ２１２ｍはＬレベルの信
号をｎチャネルＭＯＳトランジスタ２１２ｎのゲート電
極に出力し、このｎチャネルＭＯＳトランジスタ２１２
ｎも非導通状態となる。
【００６７】よって、インバータ２１２ｉおよび２１２
ｊで構成されるラッチ回路により出力されるブロック選
択信号BS0,BS1,BS2,BS3 は、ノード２１２ｅに入力され
る上記ブロック選択信号デコーダ２１１により出力され
るデコード信号 /φ0, /φ1,/φ2, /φ3 の反転信号と
なり、ブロック選択信号BS0,BS1,BS2,BS3 のうち１つが
活性化（Ｈレベル）される。例えば、上記ロウアドレス
信号RAn およびコラムアドレス信号CAn がＬレベル、ロ
ウアドレス信号 /RAn およびコラムアドレス信号 /CAn
がＨレベルだとすると、デコード信号φ0 はＬレベル、
/φ1 、/φ2 、/φ3 はＨレベルとなり、ブロック選択信
号BS0 はＨレベル、BS1,BS2,BS3 はＬレベルとなる。
【００６８】さらに、切換回路２２０におけるＮＯＲ回
路２２０ａは一方の入力に上記Ｈレベルの第２の切換信
号φ2 を受けているので、他方の入力レベルにかかわら
ずＬレベルの信号を出力し、インバータ２２０ｂはこの
ＮＯＲ回路２２０ａからの出力を受け、Ｈレベルの入出
力ピン選択信号AD0,AD1,AD2,AD3 を出力し、第２の出力
コントロール回路２３０におけるｎチャネルＭＯＳトラ
ンジスタ２３０ｈ、２３０ｉおよび２３０ｊはゲート電
極に上記Ｌレベルの第１の切換信号φ1 の反転信号（Ｈ
レベル）を受け導通状態となり、ブロック選択信号BS0,
BS1,BS2 BS3 のうち１つが活性化（Ｈレベル）された信
号に対応したデータDO0,DO1,DO2 またはDO3 がノード２
３０ｂに伝わり、メインアンプ２３０ｆにより増幅され
出力ノード２３１ａに出力される。例えは、ブロック選
択信号BS1 がＨレベルで、BS0,BS2,BS3 がＬレベルだと
データDO1 がｎチャネルＭＯＳトランジスタ２３０ｈを
介し、出力ノード２３１ａに出力される。
【００６９】さらに一方で、出力コントロール信号発生
回路２４０から出力される出力コントロール信号ODは図
１１の（ｂ）に示すように外部コラムアドレスストロー
ブ信号/CAS0 が時刻ｔ3 で活性化されると図１１の
（ｅ）に示すように活性化され、出力バッファ２５１は
出力ノード２３１ａを介し上記第２の出力コントロール
回路２３０からのデータDO0,DO1,DO2 またはDO3 、上記
切換回路２２０からのＨレベルの入出力ピン選択信号AD
0 および上記出力コントロール信号発生回路２４０から
の活性化した出力コントロール信号ODを受け、上記デー
タがＨレベルのときはインバータ２５１ｄはＬレベルの
信号をＮＡＮＤ回路２５１ｅに出力し、このＮＡＮＤ回
路はＨレベルの信号を出力し、インバータ２５１ｆはＬ
レベルの信号をｎチャネルＭＯＳトランジスタ２５１ｇ
のゲート電極に出力し、このｎチャネルＭＯＳトランジ
スタ２５１ｇは非導通状態となり、ＮＡＮＤ回路２５１
ａはＬレベルの信号を出力し、インバータ２５１ｂはＨ
レベルの信号をｎチャネルＭＯＳトランジスタ２５１ｃ
のゲート電極に出力し、このｎチャネルＭＯＳトランジ
スタ２５１ｃは導通状態となり、電源電位ノード２５６
と入出力ノード２５５ａとが導通し、Ｈレベルのデータ
DQ0 が図１１の（ｆ）に示すように入出力ノード２５５
ａを介しＩ／Ｏピンに出力される。
【００７０】上記データがＬレベルのときはＮＡＮＤ回
路２５１ａはＨレベルの信号を出力し、インバータ２５
１ｂはＬレベルの信号をｎチャネルＭＯＳトランジスタ
２５１ｃのゲート電極に出力し、このｎチャネルＭＯＳ
トランジスタ２５１ｃは非導通状態となり、インバータ
２５１ｄはＨレベルの信号をＮＡＮＤ回路２５１ｅに出
力し、このＮＡＮＤ回路はＬレベルの信号を出力し、イ
ンバータ２５１ｆはＨレベルの信号をｎチャネルＭＯＳ
トランジスタ２５１ｇのゲート電極に出力し、このｎチ
ャネルＭＯＳトランジスタ２５１ｇは導通状態となり、
入出力ノード２５５ａと接地電位ノード２５７とが導通
し、ＬレベルのデータDQ0 が入出力ノード２５５ａを介
しＩ／Ｏピンに出力される。
【００７１】逆にデータを書き込むときは、まず図１２
の（ｆ）に示すように入力ノード２７１ａに接続された
データ入力ピンに、データＤinを与える。すると入力バ
ッファ２７０ｅはこのデータＤinをＩ／Ｏコントロール
回路に出力する。そして、図１２の（ｃ）に示すように
外部からＸアドレスに対応したアドレス信号A0〜 Anが
与えられ、外部ロウアドレスストローブ信号ext/RAS が
図１２の（ａ）に示すように時刻ｔ1 で活性化（Ｌレベ
ル）されると、読み出し時と同様にワード線が選択さ
れ、次に図１２の（ｄ）に示すように時刻ｔ2 でライト
コントロール信号発生回路２６０に入力される書き込み
許可信号/WE が活性化（Ｌレベル）されるが、この時点
では内部コラムアドレスストローブ信号/CAS0 がまだ活
性化してないので、このライトコントロール信号発生回
路２６０から出力されるライトコントロール信号WEは図
１２の（ｅ）に示すように非活性化（Ｌレベル）のまま
である。
【００７２】そして図１２の（ｃ）に示すように、外部
からＹアドレスに対応したアドレス信号A0〜 An が与え
られ、外部コラムアドレスストローブ信号ext/CAS0が図
１２の（ｂ）に示すように時刻ｔ3 で活性化（Ｌレベ
ル）されると、読み出し時と同様に１６個のメモリセル
が選択され、一方、上記ライトコントロール信号発生回
路２６０から出力されるライトコントロール信号WDは図
１２の（ｅ）に示すように活性化（Ｈレベル）される。
上記切換信号発生回路２００からの第１の切換信号φ1
はＬレベルなので、Ｉ／Ｏコントロール回路１９０にお
ける×４用入力コントロール回路１９２ａのＩ／Ｏ線に
接続されたｎチャネルＭＯＳトランジスタは非導通状態
のままで、×１用入力コントロール回路１９２ｂは上記
ライトコントロール信号WD、第１の切換信号φ1 、ブロ
ック選択回路２１０からのブロック選択信号BS0,BS1,BS
2 BS3 、部分デコーダ１９１ａからのデコード信号ρ0,
ρ1,ρ2,ρ3 および入力バッファ２７０ｅからのデータ
Ｄinを受け、上記デコード信号ρ0,ρ1,ρ2,ρ3 および
ブロック選択信号BS0,BS1,BS2 BS3 に基づいて選択され
た１つのＩ／Ｏ線対を介し、上記データＤinを１つのメ
モリセルへ書き込む。
【００７３】例えば、ブロック選択信号BS0 がＨレベ
ル、BS1,BS2 BS3 がＬレベル、デコード信号ρ0 がＨレ
ベル、ρ1,ρ2,ρ3 がＬレベルだと、Ｉ／Ｏ線対１９３
ａに接続された×１用入力コントロール回路１９２ｂに
おけるｎチャネルＭＯＳトランジスタが導通状態とな
り、データＤinおよびこの反転データがＩ／Ｏ線対１９
３ａに伝えられ、このＩ／Ｏ線対１９３ａに接続された
ビット線対を介し、メモリセルにデータが書き込まれ
る。
【００７４】次に半導体記憶装置が１つの外部コラムア
ドレスストローブ信号ext/CAS0のみを使用し、４つのＩ
／Ｏピンを介し同時に入出力を行う装置(1/CAS, ×4)の
ときの動作を説明する。このとき図１における切換信号
発生回路２００は図３の（ｂ）のような構成となってい
るので第１の切換信号φ1 はＨレベル、第２の切換信号
φ2 はＨレベルで、／ＣＡＳバッファグループ１４０に
おける／ＣＡＳバッファ１４１の入力だけが外部ピンに
接続され、外部コラムアドレスストローブ信号ext/CAS0
を受け、内部コラムアドレスストローブ信号/CAS0 を出
力し、／ＣＡＳバッファ１４２、１４３および１４４の
入力は外部ピンに接続されず、ext/CAS1,ext/CAS2 およ
びext/CAS3はハイインピーダンス状態で、内部コラムア
ドレスストローブ信号/CAS1,/CAS2 および/CAS3 は不活
性状態（Ｈレベル）となる。
【００７５】また、入出力ノード２５５ａ、２５５ｂ、
２５５ｃおよび２５５ｄがＩ／Ｏピンに接続され、入力
バッファ２７０ｅに接続された入力ノード２７１ａは外
部ピンに接続されずフローティング状態にされる。この
装置からデータを読み出すときは、まず図１３の（ｃ）
に示すように外部からＸアドレスに対応したアドレス信
号A0〜 An-1 が与えられ、アドレス信号 An はハイイン
ピーダンス状態にされ、外部ロウアドレスストローブ信
号ext/RAS が図３の（ａ）に示すように時刻ｔ1 で活性
化（Ｌレベル）されると、この外部ロウアドレスストロ
ーブ信号ext/RAS を受ける/RASバッファ１１０により内
部ロウアドレスストローブ信号/RASが活性化（Ｌレベ
ル）され、この内部ロウアドレスストローブ信号/RASを
受けるロウアドレスバッファ１２０により上記アドレス
信号A0〜 An-1 がラッチされ、ロウアドレス信号RA0,/R
A0〜RAn-1,/ RAn-1 が出力され、このロウアドレスバッ
ファ１２０からのロウアドレス信号RA0,/RA0〜RAn-1,/
RAn-1 を受けるロウデコーダ１３０により、このロウア
ドレス信号RA0,/RA0〜RAn-1,/ RAn-1 の論理に基づいた
ワード線が選択され、このワード線に接続されたメモリ
セルアレイ１７０におけるメモリセルからビット線にデ
ータが読み出され、センスアンプグループ１８０におけ
るセンスアンプにより増幅される。
【００７６】そして、図１３の（ｄ）に示すように時刻
ｔ2 で出力コントロール信号発生回路２４０に入力され
る出力許可信号/OE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0 が
まだ活性化してないので、この出力コントロール信号発
生回路２４０から出力される出力コントロール信号ODは
図１３の（ｅ）にしめすように非活性化（Ｌレベル）の
ままである。そして図１３の（ｃ）に示すように、外部
からＹアドレスに対応したアドレス信号A0〜 An-1 が与
えられ、外部アドレス信号 An がハイインピーダンス状
態にされ、外部コラムアドレスストローブ信号ext/CAS0
が図１３の（ｂ）に示すように時刻ｔ3で活性化（Ｌレ
ベル）されると、この外部コラムアドレスストローブ信
号ext/CAS0を受ける/CASバッファ１４１により内部コラ
ムアドレスストローブ信号/CAS0が活性化（Ｌレベル）
され、この内部コラムアドレスストローブ信号/CAS0 を
受けるコラムアドレスバッファ１５０により上記アドレ
ス信号A0〜 An-1 がラッチされ、コラムアドレス信号CA
0,/CA0〜CAn-1,/ CAn-1 が出力され、このコラムアドレ
スバッファ１５０からのロウアドレス信号CA2,/CA2〜CA
n-1,/ CAn-1 を受けるコラムデコーダ１６０により、こ
のコラムアドレス信号CA2,/CA2〜CAn-1,/ CAn-1 の論理
に基づいた１６対のビット線対が選択される。
【００７７】そして、上記１６対のビット線を介してＩ
／Ｏコントロール回路１９０に１６ビットのデータが入
力され、このＩ／Ｏコントロール回路１９０における１
６対のＩ／Ｏ線１９３ａ〜１９３ｄ、１９４ａ〜１９４
ｄ、１９５ａ〜１９５ｄ、１９６ａ〜１９６ｄに上記デ
ータが伝わり、Ｉ／Ｏ線対ごとに設けられたプリアンプ
１９３ｅ〜１９３ｈ、１９４ｅ〜１９４ｈ、１９５ｅ〜
１９５ｈ、１９６ｅ〜１９６ｈにより増幅されセレクタ
１９１ｂ、１９１ｃ、１９１ｄ、１９１ｅに入力され、
またこのＩ／Ｏコントロール回路１９０における部分デ
コーダ１９１ａにより、上記コラムアドレスバッファ１
５０からのコラムアドレス信号CA0,/CA0,CA1/CA1の論理
に基づき１つが活性化（Ｈレベル）するデコード信号ρ
0,ρ1,ρ2,ρ3,が上記セレクタ１９１ｂ、１９１ｃ、１
９１ｄ、１９１ｅに入力され、このセレクタ１９１ｂ、
１９１ｃ、１９１ｄ、１９１ｅは上記デコード信号ρ0,
ρ1,ρ2,ρ3,のうち活性化された信号に対応した上記プ
リアンプ１９３ｅ〜１９３ｈ、１９４ｅ〜１９４ｈ、１
９５ｅ〜１９５ｈ、１９６ｅ〜１９６ｈからのデータを
DO0,DO1,DO2,DO3 として出力する。
【００７８】一方、ブロック選択回路２１０のブロック
選択デコーダ２１１におけるｎチャネルＭＯＳトランジ
スタ２１１ｃは、ゲート電極に上記Ｈレベルの切換信号
発生回路２００からの第１の切換信号φ1 の反転信号
（Ｌレベル）を受け、非導通状態となり、ハイインピー
ダンス状態のデコード信号 /φ0 、 /φ1 、 /φ2 、/
φ3 、がブロック選択信号発生回路２１２におけるノー
ド２１２ｅに入力され、またこのブロック選択信号発生
回路２１２におけるＮＡＮＤ回路２１２ｋは上記Ｈレベ
ルの第１の切換信号φ1 および第２の切換信号φ2 を受
け、Ｌレベルの信号を出力し、インバータ２１２ｍはこ
のＮＡＮＤ回路２１２ｋからの出力を受け、Ｈレベルの
信号をｎチャネルＭＯＳトランジスタ２１２ｎのゲート
電極に出力し、このｎチャネルＭＯＳトランジスタ２１
２ｎが導通状態となり、ノード２１２ｅと接地電位ノー
ド２１２ｄとが導通するので、このノード２１２ｅはＬ
レベルとなり、インバータ２１２ｉおよび２１２ｊで構
成されるラッチ回路により出力されるブロック選択信号
BS0,BS, BS2,BS3 は、すべてＨレベルとなる。
【００７９】さらに、切換回路２２０におけるＮＯＲ回
路２２０ａは一方の入力に上記Ｈレベルの第２切換信号
φ2 を受けているので、他方の入力レベルにかかわらず
Ｌレベルの信号を出力し、インバータ２２０ｂはこのＮ
ＯＲ回路２２０ａからの出力を受け、Ｈレベルの入出力
ピン選択信号AD0,AD1,AD2,AD3 を出力し、第２の出力コ
ントロール回路２３０におけるｎチャネルＭＯＳトラン
ジスタ２３０ｈ、２３０ｉおよび２３０ｊはゲート電極
に上記Ｈレベルの第１の切換信号φ1 の反転信号（Ｌレ
ベル）を受け非導通状態となり、ブロック選択信号BS0,
BS1,BS2,BS3 は上記のようにすべてＨレベルとなってい
るので、データDO0,DO1,DO2 およびDO3がそれぞれノー
ド２３０ｂ、２３０ｃ、２３０ｄおよび２３０ｅに伝わ
り、メインアンプ２３０ｆにより増幅され出力ノード２
３１ａ、２３１ｂ、２３１ｃ、および２３１ｄに出力さ
れる。
【００８０】さらに一方で、出力コントロール信号発生
回路２４０から出力される出力コントロール信号ODは図
１３の（ｂ）に示すように外部コラムアドレスストロー
ブ信号ext/CAS0が時刻ｔ3 で活性化されると図１１の
（ｅ）に示すように活性化され、出力バッファ２５１、
２５２、２５３および２５４は上記出力ノード２３１
ａ、２３１ｂ、２３１ｃおよび２３１ｄを介し上記第２
の出力コントロール回路２３０からのデータDO0,DO1,DO
2 およびDO3 、上記切換回路２２０からのＨレベルの入
出力ピン選択信号AD0,AD1,AD2 およびAD3 、上記出力コ
ントロール信号発生回路２４０からの活性化した出力コ
ントロール信号ODを受け、上記１つの外部コラムアドレ
スストローブ信号ext/CAS0のみを使用し、Ｉ／Ｏピンを
１つだけ備えた装置 (1/CAS 、×1)のときに説明した出
力バッファ２５１の動作と同様の動作をし、データDO0,
DO1,DO2 およびDO3 をデータDQ0,DQ1,DQ2 およびDQ3 と
して同時に入出力ノード２５５ａ、２５５ｂ、２５５ｃ
および２５５ｄに出力する。
【００８１】逆にデータを書き込むときは、まず図１４
の（ｆ）に示すように入出力ノード２５５ａ、２５５
ｂ、２５５ｃおよび２５５ｄに接続されたＩ／Ｏピン
に、データDQ0,DQ1,DQ2 およびDQ3 を与える。すると入
力バッファ２７０ａ、２７０ｂ、２７０ｃおよび２７０
ｄはこのデータDQ0,DQ1,DQ2 およびDQ3 に対応したデー
タDI0,DI1,DI2 およびDI3 をＩ／Ｏコントロール回路１
９０に出力する。そして、図１４の（ｃ）に示すように
外部からＸアドレスに対応したアドレス信号 Ao 〜A
n-1 が与えられ、外部ロウアドレスストローブ信号ext/
RAS が図１４の（ａ）に示すように時刻ｔ1 で活性化
（Ｌレベル）されると、読み出し時と同様にワード線が
選択され、次に図１４の（ｄ）に示すようにｔ2 でライ
トコントロール信号発生回路２６０に入力される書き込
み許可信号/WE が活性化（Ｌレベル）されるが、この時
点では内部コラムアドレスストローブ信号/CAS0 がまだ
活性化してないので、このライトコントロール信号発生
回路２６０から出力されるライトコントロール信号WDは
図１４の（ｅ）に示すように非活性化（Ｌレベル）のま
まである。
【００８２】そして図１４の（ｃ）に示すように、外部
からＹアドレスに対応したアドレス信号A0〜 An-1 が与
えられ、外部コラムアドレスストローブ信号ext/CAS0が
図１４の（ｂ）に示すように時刻ｔ3 で活性化（Ｌレベ
ル）されると、読み出し時と同様に１６個のメモリセル
が選択され、一方、上記ライトコントロール信号発生回
路２６０から出力されるライトコントロール信号WDは図
１４の（ｅ）に示すように活性化（Ｈレベル）される。
上記切換信号発生回路２００からの第１の切換信号φ1
はＨレベルなので、Ｉ／Ｏコントロール回路１９０にお
ける×１用入力コントロール回路１９２ｂのＩ／Ｏ線に
接続されたｎチャンネルＭＯＳトランジスタは非導通状
態のままで、×４用入力コントロール回路１９２ａは上
記ライトコントロール信号WD、第１の切換信号φ1 、切
換回路２２０からのＨレベルの入出力ピン選択信号AD0,
AD1,AD2,AD3 、部分デコーダ１９１ａからのデコード信
号ρ0,ρ1,ρ2,ρ3 および入力バッファ２７０ａ、２７
０ｂ、２７０ｃ、２７０ｄからのデータDI0,DI1,DI2,DI
3 を受け、上記デコード信号ρ0,ρ1,ρ2,ρ3 および入
出力ピン選択信号AI0,AI1,AI2,AI3 に基づいて選択され
た４つのＩ／Ｏ線対を介入し、上記データDI0,DI1,DI2,
DI3 を４つのメモリセルへ同時に書き込む。
【００８３】例えば、デコード信号ρ0 がＨレベル、ρ
1,ρ2,ρ3 がＬレベルだと、Ｉ／Ｏ線対１９３ａ、１９
４ａ、１９５ａ、１９６ａに接続された×４用入力コン
トロール回路１９２ａにおけるｎチャネルＭＯＳトラン
ジスタが導通状態となり、データDI0,DI1,DI2,DI3 およ
びこの反転データがＩ／Ｏ線対１９３ａ、１９４ａ、１
９５ａ、１９６ａに伝えられ、このＩ／Ｏ線対１９３
ａ、１９４ａ、１９５ａ、１９６ａに接続されたビット
線対を介し、メモリセルにデータが書き込まれる。
【００８４】次に半導体記憶装置が４つの外部コラムア
ドレスストローブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ
／Ｏピンごとに入出力を行う装置 (4/CAS 、×4)のとき
の動作を説明する。このとき、図１における切換信号発
生回路２００は図３の（ｃ）のような構成となっている
ので第１の切換信号φ1 はＨレベル、第２の切換信号φ
2 はＬレベルで、／ＣＡＳバッファグループ１４０にお
ける／ＣＡＳバッファ１４１、１４２、１４３および１
４４の入力がそれぞれ外部ピンに接続され、外部コラム
アドレスストローブ信号ext/CAS0, ext/CAS1，ext/CAS2
およびext/CAS3を受け、内部コラムアドレスストローブ
信号/CAS0,/CAS1,/CAS2,および/CAS3 を出力する。
【００８５】また、入出力ノード２５５ａ、２５５ｂ、
２５５ｃおよび２５５ｄがＩ／Ｏピンに接続され、入力
バッファ２７０ｅに接続された入力ノード２７１ａは外
部ピンに接続されずフローティング状態にされる。この
装置からデータを読み出すときは、まず図１５の（ｆ）
に示すように外部からＸアドレスに対応したアドレス信
号A0〜 An-1 が与えられ、アドレス信号 An はハイイン
ピーダンス状態にされ、外部ロウアドレスストローブ信
号ext/RAS が図１５の（ａ）に示すように時刻ｔ1 で活
性化（Ｌレベル）されると、この外部ロウアドレススト
ローブ信号ext/RAS を受ける/RASバッファ１１０により
内部ロウアドレスストローブ信号/RASが活性化（Ｌレベ
ル）され、この内部ロウアドレスストローブ信号/RASを
受けるロウアドレスバッファ１２０により上記アドレス
信号A0〜 An-1 がラッチされ、ロウアドレス信号RA0,/R
A0〜RAn-1, /RAn-1 が出力され、このロウアドレスバッ
ファ１２０からのロウアドレス信号RA0,/RA0〜RAn-1, /
RAn-1 を受けるロウデコーダ１３０により、このロウア
ドレス信号RA0,/RA0〜RAn-1, /RAn-1 の論理に基づいた
ワード線が選択され、このワード線に接続されたメモリ
セルアレイ１７０におけるメモリセルからビット線にデ
ータが読み出され、センスアンプグループ１８０におけ
るセンスアンプにより増幅される。
【００８６】そして、図１５の（ｇ）に示すように時刻
ｔ2 で出力コントロール信号発生回路２４０に入力され
る出力許可信号/OE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0,/C
AS1,/CAS2,および/CAS3 のうち少なくとも１つがまだ活
性化してないので、この出力コントロール信号発生回路
２４０から出力される出力コントロール信号ODは図１５
の（ｈ）にしめすように非活性化（Ｌレベル）のままで
ある。そして図１５の（ｆ）に示すように、外部からＹ
アドレスに対応したアドレス信号A0〜 An-1 が与えら
れ、外部アドレス信号 An がハイインピーダンス状態に
され、外部コラムアドレスストローブ信号ext/CAS0〜ex
t/CAS3のうち少なくとも１つ、例えば外部コラムアドレ
スストローブ信号ext/CAS0およびext/CAS1が図１５の
（ｂ）および（ｃ）に示すように時刻ｔ3 で活性化（Ｌ
レベル）されると、この外部コラムアドレスストローブ
信号ext/CAS0およびext/CAS1を受ける/CASバッファ１４
１および１４２により内部コラムアドレスストローブ信
号/CAS0 および/CAS1 が活性化（Ｌレベル）され、内部
コラムアドレスストローブ信号/CAS0 〜/CAS3 を受ける
コラムアドレスバッファ１５０により上記アドレス信号
A0〜 An-1 がラッチされ、コラムアドレス信号CA0,/CA0
〜CAn-1, /CAn-1 が出力され、このコラムアドレスバッ
ファ１５０からのロウアドレス信号CA2,/CA2〜CAn-1, /
CAn-1 を受けるコラムデコーダ１６０により、このコラ
ムアドレス信号CA2,/CA2〜CAn-1, /CAn-1 の論理に基づ
いた１６対のビット線対が選択される。
【００８７】そして、上記１６対のビット線を介してＩ
／Ｏコントロール回路１９０に１６ビットのデータが入
力され、このＩ／Ｏコントロール回路１９０における１
６対のＩ／Ｏ線１９３ａ〜１９３ｄ、１９４ａ〜１９４
ｄ、１９５ａ〜１９５ｄ、１９６ａ〜１９６ｄに上記デ
ータが伝わり、Ｉ／Ｏ線対ごとに設けられたプリアンプ
１９３ｅ〜１９３ｈ、１９４ｅ〜１９４ｈ、１９５ｅ〜
１９５ｈ、１９６ｅ〜１９６ｈにより増幅されセレクタ
１９１ｂ、１９１ｃ、１９１ｄ、１９１ｅに入力され、
またこのＩ／Ｏコントロール回路１９０における部分デ
コーダ１９１ａにより、上記コラムアドレスバッファ１
５０からのコラムアドレス信号CA0,/CA0,CA1, /CA1の論
理に基づき１つが活性化（Ｈレベル）するデコード信号
ρ0,ρ1,ρ2,ρ3 が上記セレクタ１９１ｂ、１９１ｃ、
１９１ｄ、１９１ｅに入力され、このセレクタ１９１
ｂ、１９１ｃ、１９１ｄ、１９１ｅは上記デコード信号
ρ0,ρ1,ρ2,ρ3 のうち活性化された信号に対応した上
記プリアンプ１９３ｅ〜１９３ｈ、１９４ｅ〜１９４
ｈ、１９５ｅ〜１９５ｈ、１９６ｅ〜１９６ｈからのデ
ータをDO0,DO1,DO2,DO3 として出力する。
【００８８】一方、ブロック選択回路２１０のブロック
選択デコーダ２１１におけるｎチャネルＭＯＳトランジ
スタ２１１ｃは、ゲート電極に上記Ｈレベルの切換信号
発生回路２００からの第１の切換信号φ1 の反転信号
（Ｌレベル）を受け、非導通状態となり、ハイインピー
ダンス状態のデコード信号 /φ0 、 /φ1 、 /φ2 、 /
φ3 がブロック選択信号発生回路２１２におけるノード
２１２ｅに入力され、またこのブロック選択信号発生回
路２１２におけるＮＡＮＤ回路２１２ｋは上記Ｈレベル
の第１の切換信号φ1 およびＬレベルの第２の切換信号
φ2 を受け、Ｈレベルの信号を出力し、インバータ２１
２ｍはこのＮＡＮＤ回路２１２ｋからの出力を受け、Ｌ
レベルの信号をｎチャネルＭＯＳトランジスタ２１２ｎ
のゲート電極に出力し、このｎチャネルＭＯＳトランジ
スタ２１２ｎが非導通状態となり、ＮＡＮＤ回路２１２
ｂは上記Ｈレベルの第１の切換信号φ1 およびインバー
タ２１２ａからのＬレベルの内部コラムアドレスストロ
ーブ信号/CAS0,/CAS1 およびＨレベルの/CAS2,/CAS3 の
反転信号を受け、Ｌレベルの信号およびＨレベルの信号
を出力し、インバータ２１２ｃがこの反転信号をｎチャ
ネルＭＯＳトランジスタ２１２ｄのゲート電極に出力
し、ハイインピーダンスのデコード信号 /φ0 および /
φ1 を受けているノード２１２ｅと接地電位ノード２１
２ｄとが導通し、このノード２１２ｅはＬレベルとな
り、インバータ２１２ｉおよび２１２ｊで構成されるラ
ッチ回路により出力されるブロック選択信号BS0 および
BS1 はＨレベル、BS2,BS3 Ｈレベルとなる。
【００８９】さらに、切換回路２２０におけるＮＯＲ回
路２２０ａは一方の入力に上記Ｈレベルの第２切換信号
φ2 を受けているので、他方の入力のブロック選択信号
BS0,BS1,BS2,BS3 の反転信号を出力し、インバータ２２
０ｂはこのＮＯＲ回路２２０ａからの出力を受け、もと
のブロック選択信号BS0,BS1,BS2,BS3 を入出力ピン選択
信号AD0,AD1,AD2,AD3 として出力する。第２の出力コン
トロール回路２３０におけるｎチャネルＭＯＳトランジ
スタ２３０ｈ、２３０ｉおよび２３０ｊはゲート電極に
上記Ｈレベルの第１の切換信号φ1 の反転信号（Ｌレベ
ル）を受け非導通状態となり、ブロック選択信号BS0,BS
1 がＨレベル、BS2,BS3 がＬレベルになっているので、
データDO0 およびDO1 がそれぞれノード２３０ｂおよび
２３０ｃに伝わり、メインアンプ２３０ｆにより増幅さ
れ出力ノード２３１ａ、２３１ｂに出力され、出力ノー
ド２３１ｃおよび２３１ｄに出力されるデータはハイイ
ンピーダンス状態となる。
【００９０】さらに一方で、出力コントロール信号発生
回路２４０から出力されに出力コントロール信号ODは図
１５の（ｂ）および（ｃ）に示すように外部コラムアド
レスストローブ信号ext/CAS0およびext/CAS1が時刻ｔ3
で活性化されると図１１の（ｈ）に示すように活性化さ
れ、出力バッファ２５１および２５２は上記出力ノード
２３１ａおよび２３１ｂを介し上記第２の出力コントロ
ール回路２３０からのデータDO0 およびDO1 、上記切換
回路２２０からのＨレベルの入出力ピン選択信号AD0 お
よびAD1 、上記出力コントロール信号発生回路２４０か
らの活性化した出力コントロール信号ODを受け、上記１
つの外部コラムアドレスストローブ信号ext/CAS0のみを
使用し、Ｉ／Ｏピンを１つだけ備えた装置 (1/CAS 、×
1)のときに説明した出力バッファ２５１の動作と同様の
動作をし、データDO0 およびDO1をデータDQ0 およびDQ
1 として図１５の（ｉ）および（ｊ）に示すように入出
力ノード２５５ａおよび２５５ｂに出力する。
【００９１】また、出力バッファ２５３および２５４は
上記切換回路２２０からのＬレベルの入出力ピン選択信
号AD2 およびAD3 を受けているので、ＮＡＮＤ回路２５
３ａ、２５３ｅ、２５４ａ、２５４ｅ、はＨレベルの信
号を出力し、この信号を受けるインバータ２５３ｂ、２
５３ｆ、２５４ｂ、２５４ｆはＬレベルの信号をｎチャ
ネルＭＯＳトランジスタ２５３ｃ、２５３ｇ、２５４
ｃ、２５４ｇは非導通状態となり、入出力ノード２５５
ｃおよび２５５ｄに出力されるデータDQ0 およびDQ1 は
図１５の（ｋ）および（ｍ）に示すようにハイインピー
ダンス状態となる。
【００９２】逆にデータを書き込むときは、まず図１６
の（ｉ）〜（ｍ）に示すように入出力ノード２５５ａ、
２５５ｂ、２５５ｃおよび２５５ｄに接続されたＩ／Ｏ
ピンに、データDQ0,DQ1,DQ2 およびDQ3 を与える。する
と入力バッファ２７０ａ、２７０ｂ、２７０ｃおよび２
７０ｄはこのデータDQ0,DQ1,DQ2 およびDQ3 に対応した
データDI0,DI1,DI2 およびDI3 をＩ／Ｏコントロール回
路１９０に出力する。そして、図１６の（ｆ）に示すよ
うに外部からＸアドレスに対応したアドレス信号 Ao 〜
An-1 が与えられ、外部ロウアドレスストローブ信号ex
t/RAS が図１６の（ａ）に示すように時刻ｔ1 で活性化
（Ｌレベル）されると、読み出し時と同様にワード線が
選択され、次に図１６の（ｇ）に示すようにｔ2 でライ
トコントロール信号発生回路２６０に入力される書き込
み許可信号/WE が活性化（Ｌレベル）されるが、この時
点では内部コラムアドレスストローブ信号/CAS0 〜/CAS
3のうちの少なくとも１つがまだ活性化してないので、
このライトコントロール信号発生回路２６０から出力さ
れるライトコントロール信号WEは図１６の（ｈ）に示す
ように非活性化（Ｌレベル）のままである。
【００９３】そして図１６の（ｆ）に示すように、外部
からＹアドレスに対応したアドレス信号A0〜 An-1 が与
えられ、外部コラムアドレスストローブ信号ext/CAS0〜
ext/CAS3のうち少なくとも１つ、例えばext/CAS0および
ext/CAS1が図１６の（ｂ）および（ｃ）に示すように時
刻ｔ3 で活性化（Ｌレベル）されると、読み出し時と同
様に１６個のメモリセルが選択され、一方、上記ライト
コントロール信号発生回路２６０から出力されるライト
コントロール信号WDは図１６の（ｈ）に示すように活性
化（Ｈレベル）される。上記切換信号発生回路２００か
らの第１の切換信号φ1 はＨレベルなので、Ｉ／Ｏコン
トロール回路１９０における×１用入力コントロール回
路１９２ｂのＩ／Ｏ線に接続されたｎチャネルＭＯＳト
ランジスタは非導通状態のままで、×４用入力コントロ
ール回路１９２ａは上記ライトコントロール信号WD、第
１の切換信号φ1 、切換回路２２０からのＨレベルの入
出力ピン選択信号AD0,AD1 、ＬレベルのAD2,AD3 、部分
デコーダ１９１ａからのデコード信号ρ0,ρ1,ρ2,ρ3
および入力バッファ２７０ａ、２７０ｂ、２７０ｃ、２
７０ｄからのデータDI0,DI1,DI2,DI3 を受け、上記デコ
ード信号ρ0,ρ1,ρ2,ρ3 および入出力ピン選択信号AD
0,AD1,AD2,AD3 に基づいて選択されたＩ／Ｏ線対を介入
し、上記データDI0,DI1 をメモリセルへ同時に書き込
む。
【００９４】例えば、デコード信号ρ0 がＨレベル、ρ
1,ρ2,ρ3 がＬレベルで、上記のように内部コラムアド
レスストローブ信号/CAS0 および/CAS1 が活性化（Ｌレ
ベル）され、/CAS2 および/CAS3 が非活性化（Ｈレベ
ル）されているときは、Ｉ／Ｏ線対１９３ａ、１９４
ａ、に接続された×４用入力コントロール回路１９２ａ
におけるｎチャネルＭＯＳトランジスタが導通状態とな
り、データDI0,DI1 およびこの反転データがＩ／Ｏ線対
１９３ａ、１９４ａに伝えられ、このＩ／Ｏ線対１９３
ａ、１９４ａに接続されたビット線対を介し、メモリセ
ルにデータが書き込まれる。
【００９５】以上のようにこの発明の実施例１において
は、切換信号発生回路２００を例えば図３の（ｃ）のよ
うに構成することで、４つの外部コラムアドレスストロ
ーブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ／Ｏピンごと
にデータの入出力を行うことができ、データ読みだし時
はデータの出力が要求されないＩ／Ｏピンをハイインピ
ーダンス状態とすることで、出力バッファの消費電力を
減少させることができ、データ書き込み時はデータの書
き込みが要求されず、ハイインピーダンス状態となって
いるＩ／Ｏピンのデータをメモリセルに書き込まずに済
む。また、１つの外部コラムアドレスストローブ信号ex
t/CAS0のみを使用し、１／Ｏピンを１つだけ備えた装置
(1/CAS 、×1)、１つの外部コラムアドレスストローブ
信号ext/CAS0のみを使用し、４つのＩ／Ｏピンを介し同
時に入出力を行う装置 (1/CAS 、×4)および４つの外部
コラムアドレスストローブ信号ext/CAS0〜ext/CAS3を使
用し、Ｉ／Ｏピンごとに入出力を行う装置 (4/CAS 、×
4)を同じマスクで製造でき、容易に上記異なった入出力
制御を行う３種類の装置の変更ができる。
【００９６】実施例２．上記実施例１では切換信号発生
回路２００における第１の切換信号φ1 および第２の切
換信号φ2 のＬレベルとＨレベルとの間の切り換えをワ
イヤリングで行ったが、この切り換えをアルミ配線で行
っても上記実施例１と同様の動作をする。この実施例２
においては、上記実施例１と同様４つの外部コラムアド
レスストローブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ／
Ｏピンごとにデータの入出力を行うことができ、データ
読みだし時はデータの出力が要求されないＩ／Ｏピンを
ハイインピーダンス状態とすることで、出力バッファの
消費電力を減少させることができ、データ書き込み時は
データの書き込みが要求されず、ハイインピーダンス状
態となっているＩ／Ｏピンのデータをメモリセルに書き
込まずに済む。また、１つの外部コラムアドレスストロ
ーブ信号ext/CAS0のみを使用し、Ｉ／Ｏピンを１つだけ
備えた装置 (1/CAS 、×1)、１つの外部コラムアドレス
ストローブ信号ext/CAS0のみを使用し、４つのＩ／Ｏピ
ンを介し同時に入出力を行う装置 (1/CAS 、×4)、およ
び４つの外部コラムアドレスストローブ信号ext/CAS0〜
ext/CAS3を使用し、Ｉ／Ｏピンごとに入出力を行う装置
(4/CAS 、×4)をアルミ配線のマスク以外は同じマスク
で製造でき、容易に上記異なった入出力制御を行う３種
類の装置の変更ができる。
【００９７】実施例３．図１７はこの発明における実施
例３を示すブロック図で、上記実施例１では１つの外部
コラムアドレスストローブ信号ext/CAS0のみを使用し、
Ｉ／Ｏピンを１つだけ備えた装置 (1/CAS 、×1)、１つ
の外部コラムアドレスストローブ信号ext/CAS0のみを使
用し、４つのＩ／Ｏピンを介し同時に入出力を行う装置
（１／ＣＡＳ、×４）および４つの外部コラムアドレ
スストローブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ／Ｏ
ピンごとに入出力を行う装置 (4/CAS 、×4)が容易に変
更できたが、この実施例３は４つのＩ／Ｏピンを介し同
時に入出力を行う装置 (1/CAS 、×4)および４つの外部
コラムアドレスストローブ信号ext/CAS0〜ext/CAS3を使
用し、Ｉ／Ｏピンごとに入出力を行う装置 (4/CAS 、×
4)だけが容易に変更できにようにしたものである。
【００９８】図１８は図１７におけるＩ／Ｏコントロー
ル回路１９０の具体的構成を示しており、図２に示され
た上記実施例１におけるＩ／Ｏコントロール回路１９０
と異なる点は、この図１８では×１用入力コントロール
回路１９２ｂがなく、このため不要となった切換信号φ
1 を×４用入力コントロール回路１９２ａが受けてない
点およびセレクタ１９１ｂ、１９１ｃ、１９１ｄ、１９
１ｅからの出力が直接メインアンプ１９１ｆ、１９１
ｇ、１９１ｈ、１９１ｉに入力されている点である。図
１９は図１７における切換信号発生回路２００の具体的
構成を示しており、図３に示された上記実施例１におけ
る切換信号発生回路２００と異なる点は、この図１９で
は切換信号φ2 を出力する回路だけ備えた点である。
【００９９】図２０は図１７における切換回路２２０の
具体的構成を示しており、図６に示された上記実施例１
における切換回路２２０と異なる点はＮＯＲ回路２２０
ａの一方の入力にブロック選択信号BS0,BS1,BS2,BS3 を
受けず、／ＣＡＳバッファグループ１４０からのコラム
アドレスストローブ信号/CAS0,/CAS1,/CAS2,/CAS3 をイ
ンバータ２２０ｃにより反転させ受けている点で、この
切換回路２２０、出力コントロール信号発生回路２４０
および出力バッファグループ２５０とで出力回路が構成
される。また、上記以外の回路の具体的構成は上記実施
例１と同じ構成となっている。
【０１００】次に以上のように構成されたこの発明の実
施例３の半導体記憶装置の動作について説明する。ま
ず、半導体記憶装置が１つの外部コラムアドレスストロ
ーブ信号ext/CAS0のみを使用し、４つのＩ／Ｏピンを介
し同時に４ビットのデータの入出力を行う装置 (1/CAS
、×4)のときの動作を説明する。このとき、図１７に
おける切換信号発生回路２００は図１９の（ａ）のよう
な構成となっているので切換信号φ2 はＨレベルで、／
ＣＡＳバッファグループ１４０における／ＣＡＳバッフ
ァ１４１の入力だけが外部ピンに接続され、外部コラム
アドレスストローブ信号ext/CAS0を受け、内部コラムア
ドレスストローブ信号/CAS0 を出力し、／ＣＡＳバッフ
ァ１４２、１４３および１４４の入力は外部ピンに接続
されず、ext/CAS1，ext/CAS2，ext/CAS3はハイインピー
ダンス状態で、内部コラムアドレスストローブ信号/CAS
1,/CAS2 および/CAS3 は不活性状態（Ｈレベル）とな
る。
【０１０１】また、入出力ノード２５５ａ、２５５ｂ、
２５５ｃおよび２５５ｄがＩ／Ｏピンに接続される。こ
の装置からデータを読み出すときは、まず図２１の
（ｃ）に示すように外部からＸアドレスに対応したアド
レス信号A0〜 An-1 が与えられ、外部ロウアドレススト
ローブ信号ext/RAS が図２１の（ａ）に示すように時刻
t1で活性化（Ｌレベル）されると、この外部ロウアドレ
スストローブ信号ext/RASを受ける/RASバッファ１１０
により内部ロウアドレスストローブ信号/RASが活性化
（Ｌレベル）され、この内部ロウアドレスストローブ信
号/RASを受けるロウアドレスバッファ１２０により上記
アドレス信号A0〜 An-1 がラッチされ、ロウアドレス信
号RA0,/RA0〜RAn-1,/ RAn-1 が出力され、このロウアド
レスバッファ１２０からのロウアドレス信号RA0,/RA0〜
RAn-1,/ RAn-1 を受けるロウデコーダ１３０により、こ
のロウアドレス信号RA0,/RA0〜RAn-1,/ RAn-1 の論理に
基づいたワード線が選択され、このワード線に接続され
たメモリセルアレイ１７０におけるメモリセルからビッ
ト線にデータが読み出され、センスアンプグループ１８
０におけるセンスアンプにより増幅される。
【０１０２】そして、図２１の（ｄ）に示すように時刻
ｔ2 で出力コントロール信号発生回路２４０に入力され
る出力許可信号/OE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0 が
まだ活性化してないので、この出力コントロール信号発
生回路２４０から出力される出力コントロール信号ＯＤ
は図２１の（ｅ）にしめすように非活性化（Ｌレベル）
のままである。そして図２１の（ｃ）に示すように、外
部からＹアドレスに対応したアドレス信号Ａ０〜 An-1
が与えられ、外部コラムアドレスストローブ信号ext/CA
S0が図２１の（ｂ）に示すように時刻ｔ3 で活性化（Ｌ
レベル）されると、この外部コラムアドレスストローブ
信号ext/CAS0を受ける／ＣＡＳバッファ１４１により内
部コラムアドレスストローブ信号/CAS0 が活性化（Ｌレ
ベル）され、この内部コラムアドレスストローブ信号/C
AS0 を受けるコラムアドレスバッファ１５０により上記
アドレス信号A0〜 An-1 がラッチされ、コラムアドレス
信号CA0,/CA0〜CAn-1,/ CAn-1が出力され、このコラム
アドレスバッファ１５０からのコラムアドレス信号CA2,
/CA2〜CAn-1,/ CAn-1 を受けるコラムデコーダ１６０に
より、このコラムアドレス信号CA2,/CA2〜CAn-1,/ CA
n-1 の論理に基づいた１６対のビット線が選択される。
【０１０３】そして、上記１６対のビット線を介してＩ
／Ｏコントロール回路１９０に１６ビットのデータが入
力され、このＩ／Ｏコントロール回路１９０における１
６対のＩ／Ｏ線１９３ａ〜１９３ｄ、１９４ａ〜１９４
ｄ、１９５ａ〜１９５ｄ、１９６ａ〜１９６ｄに上記デ
ータが伝わり、Ｉ／Ｏ線対ごとに設けられたプリアンプ
１９３ｅ〜１９３ｈ、１９４ｅ〜１９４ｈ、１９５ｅ〜
１９５ｈ、１９６ｅ〜１９６ｈにより増幅されセレクタ
１９１ｂ、１９１ｃ、１９１ｄ、１９１ｅに入力され、
またこのＩ／Ｏコントロール回路１９０における部分デ
コーダ１９１ａにより、上記コラムアドレスバッファ１
５０からのコラムアドレス信号CA0,/CA0,CA1/CA1の論理
に基づき１つが活性化（Ｈレベル）するデコード信号ρ
0,ρ1,ρ2,ρ3,が上記セレクタ１９１ｂ、１９１ｃ、１
９１ｄ、１９１ｅに入力され、このセレクタ１９１ｂ、
１９１ｃ、１９１ｄ、１９１ｅは上記デコード信号ρ0,
ρ1,ρ2,ρ3,のうち活性化された信号に対応した上記プ
リアンプ１９３ｅ〜１９３ｈ、１９４ｅ〜１９４ｈ、１
９５ｅ〜１９５ｈ、１９６ｅ〜１９６ｈからのデータを
出力し、このデータはメインアンプ１９１ｆ、１９１
ｇ、１９１ｈ、１９１ｉにより増幅され、DO0,DO1,DO2,
DO3 として出力される。
【０１０４】一方、切換回路２２０におけるＮＯＲ回路
２２０ａは一方の入力に上記Ｈレベルの切換信号φ2 を
受けているので、他方の入力レベルにかかわらずＬレベ
ルの信号を出力し、インバータ２２０ｂはこのＮＯＲ回
路２２０ａからの出力を受け、Ｈレベルの入出力ピン選
択信号AD0,AD1,AD2,AD3 を出力し、さらに一方で、出力
コントロール信号発生回路２４０から出力される出力コ
ントロール信号ODは、図２１の（ｂ）に示すように外部
コラムアドレスストローブ信号ext/CAS0が時刻ｔ3 で活
性化されると図２１の（ｅ）に示すように活性化され、
出力バッファ２５１、２５２、２５３および２５４は上
記Ｉ／Ｏコントロール回路１９０からのデータDO0,DO1,
DO2 およびDO3 、上記切換回路２２０からのＨレベルの
入出ピン選択信号AD0,AD1,AD2 およびAD3 、上記出力コ
ントロール信号発生回路２４０からの活性化した出力コ
ントロール信号ODを受け、上記実施例１における１つの
外部コラムアドレスストローブ信号ext/CAS0のみを使用
し、４つのＩ／Ｏピンを介し同時に４ビットのデータの
入出力を行う装置 (1/CAS 、×4)のときに説明した出力
バッファと同様の動作をし、データDO0,DO1,DO2 および
DO3 がデータDQ0,DQ1,DQ2 およびDQ3 として図２１の
（ｆ）〜（ｉ）に示すように同時に入出力ノード２５５
ａ、２５５ｂ、２５５ｃおよび２５５ｄに出力される。
【０１０５】逆にデータを書き込むときは、まず図２２
の（ｆ）〜（ｉ）に示すように入出力ノード２５５ａ、
２５５ｂ、２５５ｃおよび２５５ｄに接続されたＩ／Ｏ
ピンに、データDQ0,DQ1,DQ2 およびDQ3 を与える。する
と入力バッファ２７０ａ、２７０ｂ、２７０ｃおよび２
７０ｄは上記データDQ0,DQ1,DQ2 およびDQ3 に対応した
データDI0,DI1,DI2 およびDI3 をＩ／Ｏコントロール回
路１９０に出力する。そして、図２２の（ｃ）に示すよ
うに外部からＸアドレスに対応したアドレス信号 Ao 〜
An-1 が与えられ、外部ロウアドレスストローブ信号ex
t/RAS が図２２の（ａ）に示すように時刻ｔ1 で活性化
（Ｌレベル）されると、読み出し時と同様にワード線が
選択され、次に図２２の（ｄ）に示すようにｔ2 でライ
トコントロール信号発生回路２６０に入力される書き込
み許可信号/WE が活性化（Ｌレベル）されるが、この時
点では内部コラムアドレスストローブ信号/CAS0 がまだ
活性化してないので、このライトコントロール信号発生
回路２６０から出力されるライトコントロール信号WDは
図２２の（ｅ）に示すように非活性化（Ｌレベル）のま
まである。
【０１０６】そして図２２の（ｃ）に示すように、外部
からＹアドレスに対応したアドレス信号A0〜 An-1 が与
えられ、外部コラムアドレスストローブ信号ext/CAS0が
図２２の（ｂ）に示すように時刻ｔ3 で活性化（Ｌレベ
ル）されると、読み出し時と同様に１６個のメモリセル
が選択され、一方、上記ライトコントロール信号発生回
路２６０から出力されるライトコントロール信号WDは図
２２の（ｅ）に示すように活性化（Ｈレベル）される。
Ｉ／Ｏコントロール回路１９０における×４用入力コン
トロール回路１９２ａは上記ライトコントロール信号W
D、切換回路２２０からのＨレベルの入出力ピン選択信
号AD0,AD1,AD2,AD3 、部分デコーダ１９１ａからのデコ
ード信号ρ0,ρ1,ρ2,ρ3 および入力バッファ２７０
ａ、２７０ｂ、２７０ｃ、２７０ｄからのデータDI0,DI
1,DI2,DI3 を受け、上記デコード信号ρ0,ρ1,ρ2,ρ3
および入出力ピン選択信号AD0,AD1,AD2,AD3 に基づいて
選択された４つのＩ／Ｏ線対を介し、上記データDI0,DI
1,DI2,DI3 を４つのメモリセルへ同時に書き込む。
【０１０７】次に半導体記憶装置が４つの外部コラムア
ドレスストローブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ
／Ｏピンごとに入出力を行う装置 (4/CAS 、×4)のとき
の動作を説明する。このとき、図１７における切換信号
発生回路２００は図３の（ｂ）のような構成となってい
るので切換信号φ2 はＬレベルで、／ＣＡＳバッファグ
ループ１４０における／ＣＡＳバッファ１４１、１４
２、１４３および１４４の入力がそれぞれ外部ピンに接
続され、外部コラムアドレスストローブ信号ext/CAS0，
ext/CAS1,ext/CAS2 およびext/CAS3を受け、内部コラム
アドレスストローブ信号/CAS0,/CAS1,/CAS2 および/CAS
3 を出力し、入出力ノード２５５ａ、２５５ｂ、２５５
ｃおよび２５５ｄはＩ／Ｏピンに接続される。
【０１０８】この装置からデータを読み出すときは、ま
ず図２３の（ｆ）に示すように外部からＸアドレスに対
応したアドレス信号A0〜 An-1 が与えられ、外部ロウア
ドレスストローブ信号ext/RAS が図２３の（ａ）に示す
ように時刻ｔ1 で活性化（Ｌレベル）されると、この外
部ロウアドレスストローブ信号ext/RAS を受ける/RASバ
ッファ１１０により内部ロウアドレスストローブ信号/R
ASが活性化（Ｌレベル）され、この内部ロウアドレスス
トローブ信号/RASを受けるロウアドレスバッファ１２０
により上記アドレス信号A0〜 An-1 がラッチされ、ロウ
アドレス信号RA0,/RA0〜RAn-1, /RAn-1 が出力され、こ
のロウアドレスバッファ１２０からのロウアドレス信号
RA0,/RA0〜RAn-1, /RAn-1 を受けるロウデコーダ１３０
により、このロウアドレス信号RA0,/RA0〜RAn-1, /RA
n-1 の論理に基づいたワード線が選択され、このワード
線に接続されたメモリセルアレイ１７０におけるメモリ
セルからビット線にデータが読み出され、センスアンプ
グループ１８０におけるセンスアンプにより増幅され
る。
【０１０９】そして、図２３の（ｇ）に示すように時刻
ｔ2 で出力コントロール信号発生回路２４０に入力され
る出力許可信号/OE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0,/C
AS1,/CAS2,および/CAS3,のうち少なくとも１つがまだ活
性化してないので、この出力コントロール信号発生回路
２４０から出力される出力コントロール信号ODは図２３
の（ｈ）にしめすように非活性化（Ｌレベル）のままで
ある。そして図２３の（ｆ）に示すように、外部からＹ
アドレスに対応したアドレス信号A0〜 An-1 が与えら
れ、外部コラムアドレスストローブ信号ext/CAS0〜ext/
CAS3のうち少なくとも１つ、例えば外部コラムアドレス
ストローブ信号ext/CAS0およびext/CAS1が図２３の
（ｂ）および（ｃ）に示すように時刻ｔ3 で活性化（Ｌ
レベル）されると、この外部コラムアドレスストローブ
信号ext/CAS0およびext/CAS1を受ける/CASバッファ１４
１および１４２により内部コラムアドレスストローブ信
号/CAS0 および/CAS1 が活性化（Ｌレベル）され、内部
コラムアドレスストローブ信号/CAS0 〜/CAS3 を受ける
コラムアドレスバッファ１５０により上記アドレス信号
A0〜 An-1 がラッチされ、コラムアドレス信号CA0,/CA0
〜CAn-1, /CAn-1 が出力され、このコラムアドレスバッ
ファ１５０からのロウアドレス信号CA2,/CA2〜CAn-1, /
CAn-1 を受けるコラムデコーダ１６０により、このコラ
ムアドレス信号CA2,/CA2〜CAn-1, /CAn-1 の論理に基づ
いた１６対のビット線が選択される。
【０１１０】そして、上記１６対のビット線を介してＩ
／Ｏコントロール回路１９０に１６ビットのデータが入
力され、このＩ／Ｏコントロール回路１９０における１
６対のＩ／Ｏ線１９３ａ〜１９３ｄ、１９４ａ〜１９４
ｄ、１９５ａ〜１９５ｄ、１９６ａ〜１９６ｄに上記デ
ータが伝わり、Ｉ／Ｏ線対ごとに設けられたプリアンプ
１９３ｅ〜１９３ｈ、１９４ｅ〜１９４ｈ、１９５ｅ〜
１９５ｈ、１９６ｅ〜１９６ｈにより増幅されたセレク
タ１９１ｂ、１９１ｃ、１９１ｄ、１９１ｅに入力さ
れ、またこのＩ／Ｏコントロール回路１９０における部
分デコーダ１９１ａにより、上記コラムアドレスバッフ
ァ１５０からのコラムアドレス信号CA0,/CA0,CA1,/CA1
の論理に基づき１つが活性化（Ｈレベル）するデコード
信号ρ0,ρ1,ρ2,ρ3 が上記セレクタ１９１ｂ、１９１
ｃ、１９１ｄ、１９１ｅに入力され、このセレクタ１９
１ｂ、１９１ｃ、１９１ｄ、１９１ｅは上記デコード信
号ρ0,ρ1,ρ2,ρ3 のうち活性化された信号に対応した
上記プリアンプ１９３ｅ〜１９３ｈ、１９４ｅ〜１９４
ｈ、１９５ｅ〜１９５ｈ、１９６ｅ〜１９６ｈからのデ
ータを出力し、このデータはメインアンプ１９１ｆ、１
９１ｇ、１９１ｈ、１９１ｉにより増幅され、DO0,DO1,
DO2,DO3 として出力される。
【０１１１】一方、切換回路２２０におけるＮＯＲ回路
２２０ａは一方の入力に上記Ｌレベルの切換信号φ2 を
受けているので、他方の入力であるインバータ２２０ｃ
からのコラムアドレスストローブ信号/CAS0,/CAS1,/CAS
2,/CAS3 の反転信号の反転信号を出力し、インバータ２
２０ｂはこのＮＯＲ回路２２０ａからの出力を受け、上
記コラムアドレスストローブ信号/CAS0,/CAS1,/CAS2,/C
AS3 の反転信号を入出力ピン選択信号AD0,AD1,AD2,AD3
として出力し、さらに一方で、出力コントロール信号発
生回路２４０から出力される出力コントロール信号OD
は、図２３の（ｂ）および図２３の（ｃ）に示すように
外部コラムアドレスストローブ信号ext/CAS0およびext/
CAS1が時刻ｔ3 で活性化されると図２３の（ｈ）に示す
ように活性化される。
【０１１２】そして出力バッファ２５１および２５２は
上記Ｉ／Ｏコントロール回路１９０からのデータDO0 お
よびDO1 、上記Ｈレベルの切換回路２２０からの入出力
ピン選択信号AD0 およびAD1 、上記出力コントロール信
号発生回路２４０からの活性化した出力コントロール信
号ODを受け、上記実施例１における４つの外部コラムア
ドレスストローブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ
／Ｏピンごとに入出力を行う装置 (4/CAS 、×4)のとき
に説明した出力バッファと同様の動作をし、データDO0
およびDO3 がデータDQ0 およびDQ1 として図２３の
（ｉ）および（ｊ）に示すように入出力ピン選択信号AD
0 およびAD1 に対応した入出力ノード２５５ａおよび２
５５ｂに出力される。また、出力バッファ２５３および
２５４は上記Ｌレベルの切換回路２２０からの入出力ピ
ン選択信号AD2 およびAD3 を受けるので、入出力ノード
２５５ｃおよび２５５ｄに出力されるDQ2 およびDQ3 は
図２３の（ｋ）および（ｍ）に示すようにハイインピー
ダンス状態となる。
【０１１３】逆にデータを書き込むときは、まず図２４
の（ｉ）〜（ｍ）に示すように入出力ノード２５５ａ、
２５５ｂ、２５５ｃおよび２５５ｄに接続されたＩ／Ｏ
ピンに、データDQ0,DQ1,DQ2,およびDQ3 を与える。する
と入力バッファ２７０ａ、２７０ｂ、２７０ｃおよび２
７０ｄはこのデータDQ0,DQ1,DQ2,およびDQ3 に対応した
データDII DI1,DI2,およびDI3 をＩ／Ｏコントロール回
路１９０に出力する。そして、図２４の（ｆ）に示すよ
うに外部からＸアドレスに対応したアドレス信号A0〜 A
n-1 が与えられ、外部ロウアドレスストローブ信号ext/
RAS が図２４の（ａ）に示すように時刻ｔ1 で活性化
（Ｌレベル）されると、読み出し時と同様にワード線が
選択され、次に図２４の（ｇ）に示すように時刻ｔ2 で
ライトコントロール信号発生回路２６０に入力される書
き込み許可信号/WE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0 〜
/CAS3 のうち少なくとも１つがまだ活性化してないの
で、このライトコントロール信号発生回路２６０から出
力されるライトコントロール信号WDは図２４の（ｈ）に
示すように非活性化（Ｌレベル）のままである。
【０１１４】そして図２４の（ｆ）に示すように、外部
からＹアドレスに対応したアドレス信号A0〜 An-1 が与
えられ、外部コラムアドレスストローブ信号ext/CAS0〜
ext/CAS3のうち少なくとも１つ、例えばext/CAS0および
ext/CAS1が図２４の（ｂ）および（ｃ）に示すように時
刻ｔ3 で活性化（Ｌレベル）されると、読み出し時と同
様に１６個のメモリセルが選択され、一方、上記ライト
コントロール信号発生回路２６０から出力されるライト
コントロール信号WDは図２４の（ｈ）に示すように活性
化（Ｈレベル）される。上記切換信号発生回路２００か
らの第１の切換信号φ1 はＨレベルなので、Ｉ／Ｏコン
トロール回路１９０における×４用入力コントロール回
路１９２ａは上記ライトコントロール信号WD、切換回路
２２０からのＨレベルの入出力ピン選択信号AD0,AD1 、
ＬレベルのAD2,AD3 、部分デコーダ１９１ａからのデコ
ード信号ρ0,ρ1,ρ2,ρ3 および入力バッファ２７０
ａ、２７０ｂ、２７０ｃ、２７０ｄからのデータDI0,DI
1,DI2,DI3 を受け、上記デコード信号ρ0,ρ1,ρ2,ρ3
および入出力ピン選択信号AD0,AD1,AD2,AD3 に基づいて
選択されたＩ／Ｏ線対を介し、上記データDI0,DI1 をメ
モリセルへ同時に書き込む。
【０１１５】以上のようにこの発明の実施例３において
は、上記実施例１と同様に切換信号発生回路２００を例
えば図１９の（ｂ）のように構成することで、４つの外
部コラムアドレスストローブ信号ext/CAS0〜ext/CAS3を
使用し、Ｉ／Ｏピンごとにデータの入出力を行うことが
でき、データ読み出し時はデータの出力が要求されない
Ｉ／Ｏピンをハイインピーダンス状態とすることで、出
力バッファの消費電力を減少させることができ、データ
書き込み時はデータの書き込みが要求されず、ハイイン
ピーダンス状態となっているＩ／Ｏピンのデータをメモ
リセルに書き込まずに済む。また、１つの外部コラムア
ドレスストローブ信号ext/CAS0のみを使用し、４つのＩ
／Ｏピンを介し同時に入出力を行う装置 (1/CAS 、×4)
および４つの外部コラムアドレスストローブ信号ext/CA
S0〜ext/CAS3を使用し、Ｉ／Ｏピンごとに入出力を行う
装置 (4/CAS 、×4)を同じマスクで製造でき、容易に上
記異なった入出力制御を行う２種類の装置の変更ができ
る。
【０１１６】実施例４．図２５はこの発明における実施
例４を示すブロック図で、この実施例４は上記実施例３
と同様に４つのＩ／Ｏピンを介し同時に入出力を行う装
置 (1/CAS 、×4)および４つの外部コラムアドレススト
ローブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ／Ｏピンご
とに入出力を行う装置 (4/CAS 、×4)だけが容易に変更
できるようにしたもので、図１７に示された上記実施例
３と異なる点は、上記実施例３ではコラムデコーダ１６
０がコラムアドレスバッファ１５０からのコラムアドレ
ス信号CA2,/CA2〜CAn-1, /CAn-1 を受け１６対のビット
線を選択し、１６ビットのデータがＩ／Ｏコントロール
回路１９０に出力されていたが、この実施例４ではコラ
ムデコーダ１６０がコラムアドレスバッファ１５０から
のコラムアドレス信号CA0,/CA0〜CAn-1, /CAn-1 を受
け、４対のビット線を選択し、４ビットのデータＩ／Ｏ
コントロール回路１９０に出力される点、Ｉ／Ｏコント
ロール回路の具体的構成、出力コントロール信号発生回
路２４０の具体的構成、出力バッファ２５１、２５２、
２５３および２５４の具体的構成である。
【０１１７】図２６は図２５におけるＩ／Ｏコントロー
ル回路１９０の具体的構成を示しており、図２６におい
て１９１はＩ／Ｏ線対１９３、１９４、１９５、１９６
間の電位差を増幅したデータを出力するプリアンプ１９
１ｘおよびこのプリアンプ１９１ｘからのデータをさら
に増幅し、データDO0,DO1,DO2,DO3 として出力するメイ
ンアンプ１９１ｙからなるデータ読み出し回路、１９２
はライトコントロール信号発生回路２６０からのライト
コントロール信号WD、入力バッファグループ２７０から
のデータDI0,DI1,DI2,DI3 および切換回路２２０からの
入出力ピン選択信号AD0,AD1,AD2,AD3 を受け、上記ライ
トコントロール信号WDおよび入出力ピン選択信号AD0,AD
1,AD2,AD3 がともにＨレベルとなるとデータDI0,DI1,DI
2,DI3 およびこの反転データをＩ／Ｏ線対１９３、１９
４、１９５、１９６に書き込むデータ書き込み回路で、
上記データ読み出し回路１９１はロウデコーダ１３０、
コラムデコーダ１６０とで出力コントロール回路を構成
し、書き込み回路１９２は上記ロウデコーダ１３０、コ
ラムデコーダ１６０とで入力コントロール回路を構成し
ている。
【０１１８】図２７は図２５における出力コントロール
信号発生回路２４０の具体的構成を示しており、図２７
において２４１は図８に示された実施例１における出力
コントロール信号発生回路２４０の論理回路２４１と同
じ構成の外部からの出力許可信号/OE および／ＣＡＳバ
ッファグループ１４０からの内部コラムアドレスストロ
ーブ信号/CAS0,/CAS1,/CAS2,/CAS3 のうち少なくとも１
つが活性化（Ｌレベル）されるとＨレベルの信号を出力
する論理回路、２４０ａおよび２４０ｂは上記論理回路
２４１の出力側に直列に接続されたインバータ、２４０
ｃ、２４０ｄ、２４０ｃ、２４０ｄは一方の入力に切換
回路２２０からの入出力ピン選択信号AD0,AD1,AD2,AD3
を受け、他方の入力に上記インバータ２４０ｂからの出
力信号を受け、この２つの信号がともにＨレベルだとＬ
レベルの信号を出力するＮＡＮＤ回路：２４０ｇ、２４
０ｈ、２４０ｉ、２４０ｊは上記ＮＡＮＤ回路２４０
ｃ、２４０ｄ、２４０ｃ、２４０ｄからの出力を受け、
出力コントロール信号OD0,OD1,OD2,OD3 を出力するイン
バータである。
【０１１９】図２８は図２５における出力バッファグル
ープ２５０の具体的構成を示しており、図２８において
２５１、２５２、２５３、および２５４は出力バッファ
で、２５１ａ、２５２ａ、２５３ａおよび２５４ａはそ
れぞれ上記Ｉ／Ｏコントロール回路１９０からのデータ
DO0,DO1,DO2,DO3 、出力コントロール信号発生回路２４
０からの出力コントロール信号OD0,OD1,OD2,OD3 を受
け、これらがともに活性化（Ｈレベル）するとＬレベル
の信号を出力するＮＡＮＤ回路、２５１ｂ、２５２ｂ、
２５３ｂおよび２５４ｂはこのＮＡＮＤ回路２５１ａ、
２５２ａ、２５３ａおよび２５４ａからの出力を受け、
この反転信号を出力するインバータ、２５１ｃ、２５２
ｃ、２５３ｃおよび２５４ｃは電源電位ノード２５６と
Ｉ／Ｏピンに接続される入出力ノード２５５ａ、２５５
ｂ、２５５ｃおよび２５５ｄとの間に接続され、ゲート
電極に上記インバータ２５１ｂ、２５２ｂ、２５３ｂお
よび２５４ｂの出力を受けるｎチャンネルＭＯＳトラン
ジスタである。
【０１２０】２５１ｄ、２５２ｄ、２５３ｄおよび２５
４ｄはＩ／Ｏコントロール回路１９０からのデータDO0,
DO1,DO2 およびDO3 を受け、このデータの反転信号を出
力するインバータ、２５１ｅ、２５２ｅ、２５３ｅおよ
び２５４ｅはこのインバータ２５１ｄ、２５２ｄ、２５
３ｄおよび２５４ｄからの信号、出力コントロール信号
発生回路２４０からの出力コントロール信号OD0,OD1,OD
2 およびOD3 を受け、これらがともに活性化（Ｈレベ
ル）するとＬレベルの信号を出力するＮＡＮＤ回路、２
５１ｆ、２５２ｆ、２５３ｆおよび２５４ｆはこのＮＡ
ＮＤ回路２５１ｅ、２５２ｅ、２５３ｅおよび２５４ｅ
からの出力を受け、この反転信号を出力するインバー
タ、２５１ｇ、２５２ｇ、２５３ｇおよび２５４ｇは上
記入出力ノード２５５ａ、２５５ｂ、２５５ｃおよび２
５５ｄと接地電位ノード２５７との間に接続され、ゲー
ト電極に上記インバータ２５１ｆ、２５２ｆ、２５３ｆ
および２５４ｆからの出力を受けるｎチャネルＭＯＳト
ランジスタである。
【０１２１】次に以上のように構成されたこの発明の実
施例４の半導体記憶装置の動作について説明する。ま
ず、半導体記憶装置が１つの外部コラムアドレスストロ
ーブ信号ext/CAS0のみを使用し、４つのＩ／Ｏピンを介
し同時に４ビットのデータの入出力を行う装置 (1/CAS
、×4)のときの動作を説明する。このとき、図２５に
おける切換信号発生回路２００から出力される切換信号
φ2 はＨレベルで、／ＣＡＳバッファグループ１４０に
おける／ＣＡＳバッファ１４１の入力だけが外部ピンに
接続され、外部コラムアドレスストローブ信号ext/CAS0
を受け、内部コラムアドレスストローブ信号/CAS0 を出
力し、／ＣＡＳバッファ１４２、１４３および１４４の
入力は外部ピンに接続されず、ext/CAS1,ext/CAS2 およ
びext/CAS3はハイインピーダンス状態で、内部コラムア
ドレスストローブ信号/CAS1,/CAS2 および/CAS3 は不活
性状態（Ｈレベル）となり、また入出力ノード２５５
ａ、２５５ｂ、２５５ｃおよび２５５ｄがＩ／Ｏピンに
接続される。
【０１２２】この装置からデータを読み出すときは、ま
ず図２９の（ｃ）に示すように外部からＸアドレスに対
応したアドレス信号A0〜 An-1 が与えられ、外部ロウア
ドレスストローブ信号ext/RAS が図２９の（ａ）に示す
ように時刻ｔ1 で活性化（Ｌレベル）されると、この外
部ロウアドレスストローブ信号ext/RAS を受ける/RASバ
ッファ１１０により内部ロウアドレスストローブ信号/R
ASが活性化（Ｌレベル）され、この内部ロウアドレスス
トローブ信号/RASを受けるロウアドレスバッファ１２０
により上記アドレス信号A0〜 An-1 がラッチされ、ロウ
アドレス信号RA0,/RA0〜RAn-1, /RAn-1 が出力され、こ
のロウアドレスバッファ１２０からのロウアドレス信号
RA0,/RA0〜RAn-1, /RAn-1 を受けるロウデコーダ１３０
により、このロウアドレス信号RA0,/RA0〜RAn-1, /RA
n-1 の論理に基づいたワード線が選択され、このワード
線に接続されたメモリセルアレイ１７０におけるメモリ
セルからビット線にデータが読み出され、センスアンプ
グループ１８０におけるセンスアンプにより増幅され
る。
【０１２３】そして、図２９の（ｄ）に示すように時刻
ｔ2 で出力コントロール信号発生回路２４０に入力され
る出力許可信号/OE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0 が
まだ活性化してないので、この出力コントロール信号発
生回路２４０から出力される出力コントロール信号OD0,
OD1,OD2 およびOD3 は図２９の（ｅ）〜（ｈ）にしめす
ように非活性化（Ｌレベル）のままである。そして図２
９の（ｃ）に示すように、外部からＹアドレスに対応し
たアドレス信号A0〜 An-1 が与えられ、外部コラムアド
レスストローブ信号ext/CAS0が図２９の（ｂ）に示すよ
うに時刻ｔ3 で活性化（Ｌレベル）されると、この外部
コラムアドレスストローブ信号ext/CAS0を受ける／ＣＡ
Ｓバッファ１４１により内部コラムアドレスストローブ
信号/CAS0 が活性化（Ｌレベル）され、この内部コラム
アドレスストローブ信号/CAS0 を受けるコラムアドレス
バッファ１５０により上記アドレス信号A0〜 An-1 がラ
ッチされ、コラムアドレス信号CA0,/CA0〜CAn-1, /CA
n-1 が出力され、このコラムアドレスバッファ１５０か
らのコラムアドレス信号CA0,/CA0〜CAn-1, /CAn-1 を受
けるコラムデコーダ１６０により、このコラムアドレス
信号CA0,/CA0〜CAn-1, /CAn-1 の論理に基づいた４対の
ビット線が選択される。
【０１２４】そして、上記４対のビット線を介してＩ／
Ｏコントロール回路１９０に４ビットのデータが入力さ
れ、このＩ／Ｏコントロール回路１９０における４対の
Ｉ／Ｏ線１９３、１９４、１９５、１９６に上記データ
が伝わり、Ｉ／Ｏ線対ごとに設けられたプリアンプ１９
１ｘにより増幅され、さらにメインアンプ１９１ｙによ
り増幅され、DO0,DO1,DO2,DO3 として出力される。
【０１２５】一方、切換回路２２０におけるＮＯＲ回路
２２０ａは一方の入力に上記Ｈレベルの切換信号φ2 を
受けているので、他方の入力レベルにかかわらずＬレベ
ルの信号を出力し、インバータ２２０ｂはこのＮＯＲ回
路２２０ａからの出力を受け、Ｈレベルの入出力ピン選
択信号AD0,AD1,AD2,AD3 を出力し、出力コントロール信
号発生回路２４０から出力される出力コントロール信号
OD0,OD1,OD2,およびOD3 は、図２９の（ｂ）に示すよう
に外部コラムアドレスストローブ信号ext/CAS0が時刻ｔ
3 で活性化されると図２９の（ｅ）〜（ｈ）に示すよう
に活性化され、出力バッファ２５１、２５２、２５３お
よび２５４は上記Ｉ／Ｏコントロール回路１９０からの
データDO0,DO1,DO2 およびDO3 、上記出力コントロール
信号発生回路２４０からの活性化した出力コントロール
信号OD0,OD1,OD2,およびOD3 を受け、上記データDO0,DO
1,DO2 およびDO3 がデータDQ0,DQ1,DQ2 およびDQ3 とし
て図２９の（ｉ）〜（ｍ）に示すように同時に入出力ノ
ード２５５ａ、２５５ｂ、２５５ｃおよび２５５ｄに出
力する。
【０１２６】逆にデータを書き込むときは、まず図３０
の（ｆ）〜（ｇ）に示すように入出力ノード２５５ａ、
２５５ｂ、２５５ｃおよび２５５ｄに接続されたＩ／Ｏ
ピンに、データDQ0,DQ1,DQ2 およびDQ3 を与える。する
と入力バッファ２７０ａ、２７０ｂ、２７０ｃおよび２
７０ｄは上記データDQ0,DQ1,DQ2 およびDQ3 に対応した
データDI0,DI1,DI2 およびDI3 をＩ／Ｏコントロール回
路１９０に出力する。そして、図３０の（ｃ）に示すよ
うに外部からＸアドレスに対応したアドレス信号 A0 〜
An-1 が与えられ、外部ロウアドレスストローブ信号ex
t/RAS が図３０の（ａ）に示すように時刻ｔ1 で活性化
（Ｌレベル）されると、読み出し時と同様にワード線が
選択され、次に図３０の（ｄ）に示すように時刻ｔ2 で
ライトコントロール信号発生回路２６０に入力される書
き込み許可信号/WE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0 が
まだ活性化してないので、このライトコントロール信号
発生回路２６０から出力されるライトコントロール信号
WDは図３０の（ｅ）に示すように非活性化（Ｌレベル）
のままである。
【０１２７】そして図３０の（ｃ）に示すように、外部
からＹアドレスに対応したアドレス信号A0〜 An-1 が与
えられ、外部コラムアドレスストローブ信号ext/CAS0が
図３０の（ｂ）に示すように時刻ｔ3 で活性化（Ｌレベ
ル）されると、読み出し時と同様に４個のメモリセルが
選択され、一方、上記ライトコントロール信号発生回路
２６０から出力されるライトコントロール信号WDは図３
０の（ｅ）に示すように活性化（Ｈレベル）される。Ｉ
／Ｏコントロール回路１９０におけるデータ書き込み回
路１９２は上記ライトコントロール信号WD、切換回路２
２０からのＨレベルの入出力ピン選択信号AD0,AD1,AD2,
AD3 および入力バッファ２７０ａ、２７０ｂ、２７０
ｃ、２７０ｄからのデータDI0,DI1,DI2,DI3 を受け、４
つのＩ／Ｏ線対１９３、１９４、１９５、１９６を介
し、上記データDI0,DI1,DI2,DI3 を４つのメモリセルへ
同時に書き込む。
【０１２８】次に半導体記憶装置が４つの外部コラムア
ドレスストローブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ
／Ｏピンごとに入出力を行う装置 (4/CAS 、×4)のとき
の動作を説明する。このとき、図２５における切換信号
発生回路２００から出力される切換信号φ2 はＬレベル
で、／ＣＡＳバッファグループ１４０における／ＣＡＳ
バッファ１４１、１４２、１４３および１４４の入力が
それぞれ外部ピンに接続され、外部コラムアドレススト
ローブ信号ext/CAS0,ext/CAS1,ext/CAS2およびext/CAS3
を受け、内部コラムアドレスストローブ信号/CAS0,/CAS
1,/CAS2 および/CAS3 を出力し、入出力ノード２５５
ａ、２５５ｂ、２５５ｃおよび２５５ｄはＩ／Ｏピンに
接続される。
【０１２９】この装置からデータを読み出すときは、ま
ず図３１の（ｆ）に示すように外部からＸアドレスに対
応したアドレス信号A0〜 An-1 が与えられ、外部ロウア
ドレスストローブ信号ext/RAS が図３１の（ａ）に示す
ように時刻ｔ1 で活性化（Ｌレベル）されると、この外
部ロウアドレスストローブ信号ext/RAS を受ける/RASバ
ッファ１１０により内部ロウアドレスストローブ信号/R
ASが活性化（Ｌレベル）され、この内部ロウアドレスス
トローブ信号/RASを受けるロウアドレスバッファ１２０
により上記アドレス信号A0〜 An-1 がラッチされ、ロウ
アドレス信号RA0,/RA0〜RAn-1, /RAn-1 が出力され、こ
のロウアドレスバッファ１２０からのロウアドレス信号
RA0,/RA0〜RAn-1, /RAn-1 を受けるロウデコーダ１３０
により、このロウアドレス信号RA0,/RA0〜RAn-1, /RA
n-1 の論理に基づいたワード線が選択され、このワード
線に接続されたメモリセルアレイ１７０におけるメモリ
セルからビット線にデータが読み出され、センスアンプ
グループ１８０におけるセンスアンプにより増幅され
る。
【０１３０】そして、図３１の（ｇ）に示すように時刻
ｔ2 で出力コントロール信号発生回路２４０に入力され
る出力許可信号/OE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0,/C
AS1,/CAS2,および/CAS3,のうち少なくとも１つがまだ活
性化してないので、この出力コントロール信号発生回路
２４０から出力される出力コントロール信号OD0,OD1,OD
2,およびOD3 は図３１の（ｈ）〜（ｋ）にしめすように
非活性化（Ｌレベル）のままである。そして図３１の
（ｆ）に示すように、外部からＹアドレスに対応したア
ドレス信号A0〜 An-1 が与えられ、外部コラムアドレス
ストローブ信号ext/CAS0〜ext/CAS3のうち少なくとも１
つ、例えば外部コラムアドレスストローブ信号ext/CAS0
およびext/CAS1が図３１の（ｂ）および（ｃ）に示すよ
うに時刻ｔ3 で活性化（Ｌレベル）されると、この外部
コラムアドレスストローブ信号ext/CAS0およびext/CAS1
を受ける/CASバッファ１４１および１４２により内部コ
ラムアドレスストローブ信号/CAS0 および/CAS1 が活性
化（Ｌレベル）され、内部コラムアドレスストローブ信
号/CAS0 〜/CAS3 を受けるコラムアドレスバッファ１５
０により上記アドレス信号A0〜 An-1 がラッチされ、コ
ラムアドレス信号CA0,/CA0〜CAn-1, /CAn-1 が出力さ
れ、このコラムアドレスバッファ１５０からのロウアド
レス信号CA0,/CA0〜CAn-1, /CAn-1 を受けるコラムデコ
ーダ１６０により、このコラムアドレス信号CA0,/CA0〜
CAn-1, /CAn-1 の論理に基づいた４対のビット線が選択
される。
【０１３１】そして、上記４対のビット線を介してＩ／
Ｏコントロール回路１９０に４ビットのデータが入力さ
れ、このＩ／Ｏコントロール回路１９０における４対の
Ｉ／Ｏ線１９３、１９４、１９５、１９６に上記データ
が伝わり、Ｉ／Ｏ線対ごとに設けられたプリアンプ１９
１ｘにより増幅され、さらにメインアンプ１９１ｙによ
り増幅され、DO0,DO1,DO2,DO3 として出力される。
【０１３２】一方、切換回路２２０におけるＮＯＲ回路
２２０ａは一方の入力に上記Ｌレベルの切換信号φ2 を
受けているので、他方の入力であるインバータ２２０ｃ
からのコラムアドレスストローブ信号/CAS0,/CAS1,/CAS
2,/CAS3 の反転信号の反転信号を出力し、インバータ２
２０ｂはこのＮＯＲ回路２２０ａからの出力を受け、上
記コラムアドレスストローブ信号/CAS0,/CAS1,/CAS2,/C
AS3 の反転信号を入出力ピン選択信号AD0,AD1,AD2,AD3
として出力するので、入出力ピン選択信号AD0およびAD
1 はＨレベル、AD2 およびAD3 はＬレベルとなり、出力
コントロール信号発生回路２４０から出力される出力コ
ントロール信号OD0 およびOD1 は、図３１の（ｂ）およ
び（ｃ）に示すように外部コラムアドレスストローブ信
号ext/CAS0およびext/CAS1が時刻ｔ3 で活性化されると
図３１の（ｈ）および（ｉ）に示すように活性化され、
出力コントロール信号OD2 およびOD3 は図３１の（ｊ）
および（ｋ）に示すように非活性化のままとなる。
【０１３３】そして出力バッファ２５１および２５２は
上記Ｉ／Ｏコントロール回路１９０からのデータDO0 お
よびDO1 、上記Ｈレベルの出力コントロール信号発生回
路２４０からの出力コントロール信号OD0 およびOD1 を
受け、データDO0 およびDO1がデータDQ0 およびDQ1 と
して図３１の（ｍ）および（ｎ）に示すように入出力ノ
ード２５５ａおよび２５５ｂに出力される。また、出力
バッファ２５３および２５４は上記Ｌレベルの出力コン
トロール信号発生回路２４０からの出力コントロール信
号OD2 およびOD3 を受けるので、入出力ノード２５５ｃ
および２５５ｄに出力されるDQ2 およびDQ3 は図３１の
（ｒ）および（ｓ）に示すようにハイインピーダンス状
態となる。
【０１３４】逆にデータを書き込むときは、まず図３２
の（ｉ）〜（ｍ）に示すように入出力ノード２５５ａ、
２５５ｂ、２５５ｃおよび２５５ｄに接続されたＩ／Ｏ
ピンに、データDQ0,DQ1,DQ2,およびDQ3 を与える。する
と入力バッファ２７０ａ、２７０ｂ、２７０ｃおよび２
７０ｄは上記データDQ0,DQ1,DQ2,およびDQ3 に対応した
データDI0,DI1,DI2,およびDI3 をＩ／Ｏコントロール回
路１９０に出力する。そして、図３２の（ｆ）に示すよ
うに外部からＸアドレスに対応したアドレス信号A0〜 A
n-1 が与えられ、外部ロウアドレスストローブ信号ext/
RAS が図３２の（ａ）に示すように時刻ｔ1 で活性化
（Ｌレベル）されると、読み出し時と同様にワード線が
選択され、次に図３２の（ｇ）に示すように時刻ｔ2 で
ライトコントロール信号発生回路２６０に入力される書
き込み許可信号/WE が活性化（Ｌレベル）されるが、こ
の時点では内部コラムアドレスストローブ信号/CAS0,/C
AS1,/CAS2,/CAS3 のうち少なくとも１つがまだ活性化し
てないので、このライトコントロール信号発生回路２６
０から出力されるライトコントロール信号WDは図３２の
（ｈ）に示すように非活性化（Ｌレベル）のままであ
る。
【０１３５】そして図３２の（ｆ）に示すように、外部
からＹアドレスに対応したアドレス信号A0〜 An-1 が与
えられ、外部コラムアドレスストローブ信号ext/CAS0〜
ext/CAS3のうち少なくとも１つ、例えばext/CAS0および
ext/CAS1が図３２の（ｂ）および（ｃ）に示すように時
刻ｔ3 で活性化（Ｌレベル）されると、読み出し時と同
様に４個のメモリセルが選択され、一方、上記ライトコ
ントロール信号発生回路２６０から出力されるライトコ
ントロール信号WDは図３２の（ｈ）に示すように活性化
（Ｈレベル）される。Ｉ／Ｏコントロール回路１９０に
おけるデータ書き込み回路１９２は上記ライトコントロ
ール信号WD、切換回路２２０からのＨレベルの入出力ピ
ン選択信号AD0,AD1 、ＬレベルのAD2,AD3 および入力バ
ッファ２７０ａ、２７０ｂ、２７０ｃ、２７０ｄからの
データDI0,DI1,DI2,DI3 を受け、２つのＩ／Ｏ線対１９
３および１９４を介し、上記データDI0 およびDI1 を２
つのメモリセルへ同時に書き込む。
【０１３６】以上のようにこの発明の実施例４において
は、上記実施例３と同様に４つの外部コラムアドレスス
トローブ信号ext/CAS0〜ext/CAS3を使用し、Ｉ／Ｏピン
ごとにデータの入出力を行うことができ、データ読みだ
し時はデータの出力が要求されないＩ／Ｏピンをハイイ
ンピーダンス状態とすることで、出力バッファの消費電
力を減少させることができ、データ書き込み時はデータ
の書き込みが要求されず、ハイインピーダンス状態とな
っているＩ／Ｏピンのデータをメモリセルに書き込まず
に済む。また、１つの外部コラムアドレスストローブ信
号ext/CAS0のみを使用し、４つのＩ／Ｏピンを介し同時
に入出力を行う装置 (1/CAS 、×4)および４つの外部コ
ラムアドレスストローブ信号ext/CAS0〜ext/CAS3を使用
し、Ｉ／Ｏピンごとに入出力を行う装置 (4/CAS 、×4)
を同じマスクで製造でき、容易に上記異なった入出力制
御を行う２種類の装置の変更ができる。
【０１３７】実施例５．上記実施例１から実施例４にお
いては、切換信号発生回路２００からの切換信号の変更
がワイヤリングやアルミ配線などのハードウェアの変更
に依存していたが、切換信号発生回路２００を例えば同
一基板上に形成されたＲＯＭ（Read Only Memory）によ
り構成し、切換信号の論理をこのＲＯＭに記憶させるな
ど、ソフトウェアに依存させても上記実施例１から実施
例４と同様の効果を奏する。
【０１３８】
【発明の効果】上記したこの発明のおける半導体装置
は、複数のコラムアドレスストローブ信号によりＩ／Ｏ
ピンごとにデータの入出力制御を行うことで、データ出
力時にデータ出力が要求されないＩ／Ｏピンにデータが
出力されないので、このデータ出力のための消費電力を
減少させることが可能である。また、データ書き込み時
にデータの書き込みが要求されないＩ／Ｏピンのデータ
を書き込まないで済む。さらに、切換信号を変更するだ
けで容易に複数のＩ／Ｏピンを介しデータの入出力を同
時に行ったり、出力を同時に行う装置に変更ができるの
で、Ｉ／Ｏピンごとにデータの入出力制御を行う装置
と、複数のＩ／Ｏピンを介しデータ入力を同時に行った
り出力を同時に行う装置とを、ほぼ全てのマスクを同じ
マスクで製造することができる。そして、この２種類の
装置を同じマスクで製造することにより生じる動作速度
の低下および誤動作を防ぎ、２種類の装置において動作
速度、すなわちアクセス速度に差が生じないようにでき
る。
【図面の簡単な説明】
【図１】この発明の実施例１のブロック図である。
【図２】この発明の実施例１におけるＩ／Ｏコントロー
ル回路の回路図である。
【図３】この発明の実施例１における切換信号発生回路
の回路図である。
【図４】この発明の実施例１におけるブロック選択デコ
ーダの回路図である。
【図５】この発明の実施例１におけるブロック選択信号
発生回路の回路図である。
【図６】この発明の実施例１における切換回路の回路図
である。
【図７】この発明の実施例１における第２の出力コント
ロール回路の回路図である。
【図８】この発明の実施例１における出力コントロール
信号発生回路の回路図である。
【図９】この発明の実施例１における出力バッファグル
ープの回路図である。
【図１０】この発明の実施例１におけるライトコントロ
ール信号発生回路の回路図である。
【図１１】この発明の実施例１の1/CAS 、×1 時の読み
出し動作を示すタイミング図である。
【図１２】この発明の実施例１の1/CAS 、×1 時の書き
込み動作を示すタイミング図である。
【図１３】この発明の実施例１の1/CAS 、×4 時の読み
出し動作を示すタイミング図である。
【図１４】この発明の実施例１の1/CAS 、×4 時の書き
込み動作を示すタイミング図である。
【図１５】この発明の実施例１の4/CAS 、×4 時の読み
出し動作を示すタイミング図である。
【図１６】この発明の実施例１の4/CAS 、×4 時の書き
込み動作を示すタイミング図である。
【図１７】この発明の実施例３を示すブロック図であ
る。
【図１８】この発明の実施例３におけるＩ／Ｏコントロ
ール回路の回路図である。
【図１９】この発明の実施例３における切換信号発生回
路の回路図である。
【図２０】この発明の実施例３における切換回路の回路
図である。
【図２１】この発明の実施例３の1/CAS 、×4 時の読み
出し動作を示すタイミング図である。
【図２２】この発明の実施例３の1/CAS 、×4 時の書き
込み動作を示すタイミング図である。
【図２３】この発明の実施例３の4/CAS 、×4 時の読み
出し動作を示すタイミング図である。
【図２４】この発明の実施例３の4/CAS 、×4 時の書き
込み動作を示すタイミング図である。
【図２５】この発明の実施例４を示すブロック図であ
る。
【図２６】この発明の実施例４におけるＩ／Ｏコントロ
ール回路の回路図である。
【図２７】この発明の実施例４における出力コントロー
ル信号発生回路の回路図である。
【図２８】この発明の実施例４における出力バッファグ
ループの回路図である。
【図２９】この発明の実施例４の1/CAS 、×4 時の読み
出し動作を示すタイミング図である。
【図３０】この発明の実施例４の1/CAS 、×4 時の書き
込み動作を示すタイミング図である。
【図３１】この発明の実施例４の4/CAS 、×4 時の読み
出し動作を示すタイミング図である。
【図３２】この発明の実施例４の4/CAS 、×4 時の書き
込み動作を示すタイミング図である。
【図３３】従来のメモリシステムの一例を示すブロック
図である。
【図３４】従来の1/CAS 、×4 の半導体記憶装置を示す
ブロック図である。
【図３５】従来の1/CAS 、×4 の半導体記憶装置の読み
出し動作を示すタイミング図である。
【図３６】従来の1/CAS 、×4 の半導体記憶装置の書き
込み動作を示すタイミング図である。
【図３７】従来の1/CAS 、×4 の半導体記憶装置をパリ
ティメモリとして用いたメモリシステムの一例である。
【符号の説明】
１２０ ロウアドレスバッファ １３０ ロウデコーダ（出力および入力コントロール回
路） １４０ ／ＣＡＳバッファグループ １５０ コラムアドレスバッファ １６０ コラムデコーダ（出力および入力コントロール
回路） １７０ メモリセルアレイ １９０ Ｉ／Ｏコントロール回路（出力および入力コン
トロール回路） ２００ 切換信号発生回路 ２１０ ブロック選択回路 ２２０ 切換回路（出力回路） ２３０ 第２の出力コントロール回路 ２４０ 出力コントロール信号発生回路（出力回路） ２５０ 出力バッファグループ（出力回路） ２６０ ライトコントロール信号発生回路 ２７０ 入力バッファグループ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部からのコラムアドレスストローブ信
    号に基づいた、複数の内部コラムアドレスストローブ信
    号を出力するための複数個の／ＣＡＳバッファ、 ロウアドレスバッファからのロウアドレス信号およびコ
    ラムアドレスバッファからのコラムアドレス信号を受
    け、これらの信号によりメモリセルアレイ中の上記／Ｃ
    ＡＳバッファと同数のメモリセルからのデータを出力す
    る第１の出力コントロール回路、 第１の切換信号および第２の切換信号を出力する切換信
    号発生回路、 この切換信号発生回路からの第１の切換信号、第２の切
    換信号、上記／ＣＡＳバッファからの内部コラムアドレ
    スストローブ信号、ロウアドレスバッファからのロウア
    ドレス信号およびコラムアドレスバッファからのコラム
    アドレス信号を受け、上記第１の切換信号が活性化され
    第２の切換信号が非活性化されると、上記内部コラムア
    ドレスストローブ信号に基づき活性化され、第１の切換
    信号および第２の切換信号が活性化されると全て活性化
    され、上記第１の切換信号が非活性化されると、上記ロ
    ウアドレス信号およびコラムアドレス信号の論理に基づ
    き１つの信号が活性化される上記／ＣＡＳバッファの数
    と同数のブロック選択信号を出力するブロック選択回
    路、 上記切換信号発生回路から出力される第２の切換信号お
    よびブロック選択回路から出力される上記／ＣＡＳバッ
    ファの数と同数のブロック選択信号を受け、第２の切換
    信号が活性化されると、上記ブロック選択信号によらず
    活性化し、第２の切換信号が非活性化されると、上記ブ
    ロック選択信号と同じ信号となる上記／ＣＡＳバッファ
    の数と同数の出力ピン選択信号を出力する切換回路、 上記第１の出力コントロール回路から出力される上記／
    ＣＡＳバッファと同数のデータ、切換信号発生回路から
    の第１の切換信号およびブロック選択回路からのブロッ
    ク選択信号を受け、上記第１の切換信号が活性化される
    と、活性化されたブロック選択信号に対応した上記デー
    タを出力し、第１の切換信号が非活性化されると上記／
    ＣＡＳバッファと同数のデータのうち１つの活性化され
    たブロック選択信号に対応したデータを出力する第２の
    出力コントロール回路、 上記複数の／ＣＡＳバッファからの内部コラムアドレス
    ストローブ信号および外部からの出力許可信号を受け、
    上記複数の内部コラムアドレスストローブ信号のうち少
    なくとも１つと出力許可信号とが活性化すると活性化す
    る出力コントロール信号を出力する出力コントロール信
    号発生回路、 各々が上記第２の出力コントロール回路からのデータ、
    上記切換回路からの出力ピン選択信号および上記出力コ
    ントロール信号発生回路からの出力コントロール信号を
    受け、上記出力ピン選択信号および上記出力コントロー
    ル信号発生回路からの出力コントロール信号がともに活
    性化されると上記データを出力する、上記／ＣＡＳバッ
    ファと同数の出力バッファを備えた半導体記憶装置。
  2. 【請求項２】 外部からのコラムアドレスストローブ信
    号に基づいた、複数の内部コラムアドレスストローブ信
    号を出力するための複数個の／ＣＡＳバッファ、 第１の切換信号および第２の切換信号を出力する切換信
    号発生回路、 この切換信号発生回路からの第１の切換信号、第２の切
    換信号、上記／ＣＡＳバッファからの内部コラムアドレ
    スストローブ信号、ロウアドレスバッファからのロウア
    ドレス信号およびコラムアドレスバッファからのコラム
    アドレス信号を受け、上記第１の切換信号が活性化され
    第２の切換信号が非活性化されると、上記内部コラムア
    ドレスストローブ信号に基づき活性化され、第１の切換
    信号および第２の切換信号が活性化されると全て活性化
    され、上記第１の切換信号が非活性化されると、上記ロ
    ウアドレス信号およびコラムアドレス信号の論理に基づ
    き１つの信号が活性化される上記／ＣＡＳバッファの数
    と同数のブロック選択信号を出力するブロック選択回
    路、 上記切換信号発生回路から出力される第２の切換信号お
    よびブロック選択回路から出力される上記／ＣＡＳバッ
    ファの数と同数のブロック選択信号を受け、第２の切換
    信号が活性化されると、上記ブロック選択信号によらず
    活性化し、第２の切換信号が非活性化されると、上記ブ
    ロック選択信号と同じ信号となる上記／ＣＡＳバッファ
    の数と同数の入力ピン選択信号を出力する切換回路、 上記複数の／ＣＡＳバッファからの内部コラムアドレス
    ストローブ信号および外部からの書き込み許可信号を受
    け、上記内部コラムアドレスストローブ信号のうち少な
    くとも１つと、書き込み許可信号とが活性化すると活性
    化するライトコントロール信号を出力するライトコント
    ロール信号発生回路、 上記ロウアドレスバッファからのロウアドレス信号、コ
    ラムアドレスバッファからのコラムアドレス信号、切換
    信号発生回路からの第１の切換信号、ブロック選択回路
    からのブロック選択信号、切換回路からの入力ピン選択
    信号、ライトコントロール信号発生回路からのライトコ
    ントロール信号および入力バッファからのデータを受
    け、上記ライトコントロール信号および第１の切換信号
    が活性化すると、上記ロウアドレス信号、コラムアドレ
    ス信号および入力ピン選択信号の論理に基づき、メモリ
    セルアレイ中のメモリセルに上記データの書き込みを行
    い、上記ライトコントロール信号が活性化し第１の切換
    信号が非活性化すると、上記ロウアドレス信号、コラム
    アドレス信号およびブロック選択信号の論理に基づき、
    メモリセルアレイ中の１つのメモリセルにデータの書き
    込みを行う入力コントロール回路を備えた半導体記憶装
    置。
  3. 【請求項３】 外部からのコラムアドレスストローブ信
    号に基づいた、複数の内部コラムアドレスストローブ信
    号を出力するための複数個の／ＣＡＳバッファ、 ロウアドレスバッファからのロウアドレス信号およびコ
    ラムアドレスバッファからのコラムアドレス信号を受
    け、この信号によりメモリセルアレイ中の複数のメモリ
    セルからのデータを出力する出力コントロール回路、 切換信号を出力する切換信号発生回路、上記切換信号発生回路から出力される切換信号および上
    記複数の／ＣＡＳバッファからの複数の内部コラムアド
    レスストローブ信号を受け、上記切換信号が活性化する
    とすべてが同時に活性化し、切換信号が非活性化される
    と上記複数の内部コラムアドレスストローブ信号に基づ
    き活性化する複数の出力ピン選択信号を出力する切換回
    路、 上記複数の／ＣＡＳバッファからの内部コラムアドレス
    ストローブ信号、上記切換回路からの／ＣＡＳバッファ
    と同数の出力ピン選択信号および外部からの出力許可信
    号を受け、上記出力許可信号が活性化し、上記複数の内
    部コラムアドレスストローブ信号のうち少なくとも１つ
    が活性化すると、上記切換回路からの出 力ピン選択信号
    に基づいた出力コントロール信号を活性化する出力コン
    トロール信号発生回路、 上記出力コントロール回路からのデータおよび上記出力
    コントロール信号発生回路からの出力コントロール信号
    を受け、上記出力コントロール信号発生回路からの出力
    コントロール信号が活性化されると上記データを出力す
    る、複数の出力バッファ を備えた半導体記憶装置。
  4. 【請求項４】 外部からのコラムアドレスストロ−ブ信
    号に基づいた、複数の内部コラムアドレスストローブ信
    号を出力するための複数個の／ＣＡＳバッファ、 切換信号を出力する切換信号発生回路、 上記切換信号発生回路から出力される切換信号および上
    記複数の／ＣＡＳバッファからの内部コラムアドレスス
    トローブ信号を受け、上記切換信号が活性化すると上記
    内部コラムアドレスストローブ信号によらず活性化し、
    切換信号が非活性化すると上記内部コラムアドレススト
    ローブ信号に基づき活性化する入力ピン選択信号を出力
    する切換回路、 上記複数の／ＣＡＳバッファからの内部コラムアドレス
    ストローブ信号および外部からの書き込み許可信号を受
    け、上記内部コラムアドレスストローブ信号のうち少な
    くとも１つと書き込み許可信号とが活性化すると活性化
    するライトコントロール信号を出力するライトコントロ
    ール信号発生回路、 外部から入力されるデータの論理に応じたデータを出力
    するための、上記／ＣＡＳバッファと同数の入力バッフ
    ァ、上記 ロウアドレスバッファからのロウアドレス信号、コ
    ラムアドレスバッファからのコラムアドレス信号、切換
    回路からの入力ピン選択信号、ライトコントロール信号
    発生回路からのライトコントロール信号および入力バッ
    ファからのデータを受け、上記ライトコントロール信号
    が活性化すると、上記ロウアドレス信号、コラムアドレ
    ス信号および入力ピン選択信号に基づき、メモリセルア
    レイ中のメモリセルに上記データの書込を行なう入力コ
    ントロール回路を備えた半導体記憶装置。
  5. 【請求項５】 上記切換回路から出力される出力ピン選
    択信号は入力ピン選択信号を兼ね、 上記複数の／ＣＡＳバッファからの内部コラムアドレス
    ストローブ信号および外部からの書き込み許可信号を受
    け、上記内部コラムアドレスストローブ信号のうち少な
    くとも１つと、書き込み許可信号とが活性化すると活性
    化するライトコントロール信号を出力するライトコント
    ロール信号発生回路、 外部から入力されるデータの論理に応じたデータを出力
    するための、上記出力バッファと同数の入力バッファ、 ロウアドレスバッファからのロウアドレス信号、コラム
    アドレスバッファからのコラムアドレス信号、切換回路
    からの入力ピン選択信号、ライトコントロール信号発生
    回路からのライトコントロール信号および入力バッファ
    からのデータを受け、ライトコントロール信号が活性化
    すると、上記ロウアドレス信号、コラムアドレス信号お
    よび入力ピン選択信号に基づき、メモリセルアレイ中の
    メモリセルに上記データの書き込みを行う入力コントロ
    ール回路を備えた請求項３記載の半導体記憶装置。
  6. 【請求項６】 外部からのコラムアドレスストローブ信
    号に基づいた、複数の内部コラムアドレスストローブ信
    号を出力するための複数個の／ＣＡＳバッファ、 ロウアドレスバッファからのロウアドレス信号およびコ
    ラムアドレスバッファからのコラムアドレス信号を受
    け、この信号によりメモリセルアレイ中の複数のメモリ
    セルからのデータを出力する出力コントロール回路、 切換信号を出力する切換信号発生回路、 上記切換信号発生回路から出力される切換信号および上
    記複数の／ＣＡＳバッファからの複数の内部コラムアド
    レスストローブ信号を受け、上記切換信号が活性化する
    とすべてが同時に活性化し、切換信号が非活性化される
    と上記複数の内部コラムアドレスストローブ信号に基づ
    き活性化する複数の出力ピン選択信号を出力する切換回
    路、 上記複数の／ＣＡＳバッファからの内部コラムアドレス
    ストローブ信号および外部からの出力許可信号を受け、
    上記出力許可信号が活性化し、上記複数の内部 コラムア
    ドレスストローブ信号のうち少なくとも１つが活性化す
    ると出力コントロール信号を活性化する出力コントロー
    ル信号発生回路、 上記出力コントロール回路からのデータ、上記切換回路
    からの出力ピン選択信号および上記出力コントロール信
    号発生回路からの出力コントロール信号を受け、上記出
    力ピン選択信号および上記出力コントロール信号発生回
    路からの出力コントロール信号がともに活性化されると
    上記データを出力する複数の出力バッファを備えた半導
    体記憶装置。
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