JP2006024886A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 Ｉ／Ｏ端子の信号状態を任意に設定することにより、Ｉ／Ｏバッファの貫通電流を防止するとともに、該Ｉ／Ｏバッファにおけるリークテストを可能にする。
【解決手段】 Ｉ／Ｏバッファ部１２ａには、状態設定回路１６が設けられている。この状態設定回路１６は、設定レジスタに格納された制御信号Ｉ１〜Ｉ３の組み合わせに応じてＩ／Ｏ端子Ｐの信号状態を任意に設定する。これにより、本来、信号保持状態に設定されるＩ／Ｏ端子Ｐであっても、一時的に、状態設定回路１６によってＩ／Ｏバッファ部１２ａをＨｉ−Ｚ状態にすることにより、Ｉ／Ｏバッファ部１２ａの良否をテストするリークテストを行うことが可能となり、半導体集積回路装置の信頼性を向上させることができる。
【選択図】 図２

Description

本発明は、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バッファにおける信号状態の設定技術に関し、特に、Ｉ／Ｏバッファにおける貫通電流の低減に適用して有効な技術に関するものである。

半導体集積回路装置に設けられたＩ／Ｏバッファには、使用しないＩ／Ｏ端子の入力バッファのフローティングによる貫通電流などを防止するために、プルアップ回路、プルダウン回路、またはキーパ回路のいずれかが設けられているものがある。

Ｉ／Ｏ端子の機能に応じて回路の構成を異なるように構成されている。要するに、半導体集積回路装置の設計・製造段階でそのＩ／Ｏ端子の信号状態を設定する必要があるため、プルアップ回路は、Ｉ／Ｏ端子をプルアップ状態にする回路であり、プルダウン回路は、Ｉ／Ｏ端子をプルダウン状態にする回路である。キーパ回路は、Ｉ／Ｏバッファの最終的な入出力状態を保持する回路である。

また、近年、半導体集積回路装置においては、半導体デバイスの微細化に伴って動作電圧の低電圧化が進んでおり、ＣＰＵなどの内部ロジックなどにおいては、たとえば、１．９Ｖ程度の内部電源電圧ＶＤＤの動作となっている。

一般に、自動車機器の制御分野などにおいては、５Ｖ程度の電源電圧ＶＣＣが広く用いられている。そこで、前述した低電圧動作の半導体集積回路装置には、内部に降圧回路が設けられており、該降圧回路によって外部供給される電源電圧ＶＣＣを降圧し、内部電源電圧ＶＤＤとして供給している。

このように、内部ロジック回路が外部から供給される電源電圧ＶＣＣよりも低い電圧である内部電源電圧ＶＤＤによって動作させる半導体集積回路装置では、電源電圧ＶＣＣと同じ電圧レベルによる信号が外部から入出力されるので、電圧レベルの異なる信号をやり取りするためのレベル変換回路が備えられている。

このレベル変換回路は、たとえば、Ｉ／Ｏバッファの後段など（内部ロジック側に配置）に設けられており、電源電圧ＶＣＣ振幅の信号を内部電源電圧ＶＤＤ振幅の信号に変換するレベル変換回路が備えられている。

ところが、上記のような半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。

Ｉ／Ｏバッファの貫通電流を防止する技術では、半導体集積回路装置の顧客仕様などに応じてＩ／Ｏ端子毎に様々な信号の状態が設定される。たとえば、プルアップ状態、プルダウン状態、およびキープ状態のすべてが必要な場合には、プルアップ回路を備えたＩ／Ｏバッファ、プルダウン回路を備えたＩ／Ｏバッファ、ならびにキーパ回路を備えたＩ／Ｏバッファのすべてを用意する必要があり、個別の半導体集積回路装置に対して準備が必要となる該Ｉ／Ｏバッファの種類が多くなってしまい、半導体集積回路装置の設計コストや工数などが大きくなってしまうという問題がある。

また、同じ品種の半導体集積回路装置であっても、仕様によってはＩ／Ｏ端子の信号状態の設定が異なる場合がある。それによって、仕様に応じたＩ／Ｏバッファへの変更やそれに伴う設計レイアウトの変更などが生じてしまい、半導体集積回路装置の設計効率が低くなってしまう恐れがある。

さらに、キーパ回路を備えたＩ／Ｏバッファにおいては、該Ｉ／Ｏバッファをハイインピーダンス（Ｈｉ−Ｚ）状態にすることができないために、たとえば、半導体集積回路装置のスクリーニングテストなどにおいて、Ｉ／Ｏバッファの電流リークテストができないという問題がある。

また、レベル変換回路においては、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが直列接続された２つの回路が、たすきがけ状にそれぞれ接続された構成が広く知られている。

この場合、ＰチャネルＭＯＳトランジスタは電源電圧ＶＣＣの駆動となり、ＮチャネルＭＯＳトランジスタは内部電源電圧ＶＤＤでの駆動となるので、ＰチャネルＭＯＳトランジスタのＯＮ抵抗がＮチャネルＭＯＳトランジスタのＯＮ抵抗よりも高く設定されており、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの電流駆動能力比が大きくなっている。

それによって、電源電圧ＶＣＣ振幅の信号が、ＨｉレベルからＬｏレベル、あるいはＬｏレベルからＨｉレベルに遷移する際に、信号反転の速度が低下してしまうという問題がある。

本発明の目的は、Ｉ／Ｏ端子の信号状態を任意に設定することが可能であることより、個別の製品仕様に要求される信号状態にかかわらず、製品に共通なＩ／Ｏバッファを用意することが可能となる技術を提供することにある。

本発明の他の目的は、個別製品の外部に接続される顧客仕様変更に適宜対応可能なＩ／Ｏバッファを用意することが可能となる技術を提供することにある。

本発明の目的は、Ｉ／Ｏ端子の信号状態を任意に設定することにより、Ｉ／Ｏバッファの貫通電流を防止するとともに、該Ｉ／Ｏバッファにおけるリークテストを可能とすることのできる技術を提供することにある。

また、本発明の他の目的は、出力信号の遷移時間を大幅に短くし、低電圧であっても高速動作を行うことのできるレベル変換技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、Ｉ／Ｏ端子を介して半導体集積回路装置の外部と入出力される信号の入出力制御を行うＩ／Ｏバッファを設けた半導体集積回路装置であって、該Ｉ／Ｏバッファは、Ｉ／Ｏ端子を、少なくともハイインピーダンス、または信号保持のいずれかの状態に任意に設定する信号状態設定部を備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、Ｉ／Ｏ端子を介して入出力される信号の入出力制御を行うＩ／Ｏバッファ部を設けた半導体集積回路装置であって、該Ｉ／Ｏバッファ部は、Ｉ／Ｏ端子を、第１〜第３の状態のうち、いずれか１つの状態に任意に設定する信号状態設定部を備え、該信号状態設定部が設定する第１の状態は、Ｉ／Ｏ端子が信号保持状態となり、該信号状態設定部が設定する第２の状態は、Ｉ／Ｏ端子がハイインピーダンス状態となるものである。

また、本発明は、Ｉ／Ｏ端子を介して入出力される信号の入出力制御を行うＩ／Ｏバッファ部を設けた半導体集積回路装置であって、該Ｉ／Ｏバッファ部は、第１〜第３の状態設定信号を保持する状態設定レジスタと、Ｉ／Ｏ端子に接続され、状態設定レジスタから出力された第１〜第３の状態設定信号の組み合わせに応じてＩ／Ｏ端子を任意の状態に設定する状態設定回路とよりなる状態設定部を備えたものである。

さらに、本発明の半導体集積回路装置は、前記状態設定回路がＩ／Ｏ端子に設定する状態は、信号保持、ハイインピーダンス、プルアップ、またはプルダウンのいずれかよりなるものである。

また、本発明の半導体集積回路装置は、内部論理回路から出力される第１の電圧振幅の出力信号を、第１の電圧振幅よりも大きい振幅の第２の電圧振幅の信号にレベルシフトして出力するレベルシフタを備え、該レベルシフタは、第１の電圧振幅の出力信号を、第１の電圧振幅よりも大きい振幅の第２の電圧振幅の信号にレベルシフトするレベルシフト回路と、レベルシフト回路に設けられ、第２の電圧振幅の信号の遷移を高速化するレベル変換アシスト部とよりなるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）Ｉ／Ｏバッファを任意の信号状態に設定する状態設定部を設けたことにより、半導体集積回路装置の信頼性を向上させることができるとともに、該半導体集積回路装置の設計コストを低減させることができる。

（２）また、レベルシフタにレベル変換アシスト部を設けたことにより、半導体集積回路装置を、より高速に動作させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたＩ／Ｏバッファ部の構成例を示すブロック図、図３は、図２のＩ／Ｏバッファ部に設けられた状態設定回路の構成例を示す回路図、図４は、図１の半導体集積回路装置に設けられたレベルシフタの回路図、図５は、図２のＩ／Ｏバッファ部のレイアウト例を示した説明図、図６は、図２のＩ／Ｏバッファ部に設けられた出力バッファ、および状態設定回路を構成するトランジスタのレイアウトを示す説明図、図７は、図２のＩ／Ｏバッファ部に設けられた状態設定回路の動作状態を示した説明図、図８は、本発明者が検討したＩ／Ｏバッファ部にＥＳＤ保護回路を設けた際の一例を示す説明図、図９は、図２のＩ／Ｏバッファ部にＥＳＤ保護回路を設けた際の一例を示す説明図、図１０、図１１は、図４のレベルシフタにおける各部の信号のタイミングチャートである。

本実施の形態において、半導体集積回路装置１は、たとえば、シングルチップマイクロコンピュータからなる。半導体集積回路装置１は、図１に示すように、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３、キャッシュメモリ４、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）５、外部バスインタフェース回路６、ＰＦＣ（Ｐｉｎ ｆｕｎｃｔｉｏｎ Ｃｏｎｔｒｏｌｌｅｒ）７、ＢＳＣ（Ｂｕｓ Ｓｔａｔｅ Ｃｏｎｔｒｏｌｌｅｒ）８、設定レジスタ（状態設定部、状態設定レジスタ）９、周辺モジュール１０、複数のデータセレクタ１１、およびＩ／Ｏバッファ領域１２などから構成されている。

ＲＯＭ２は不揮発性メモリであり、制御プログラムなどが格納されている。ＲＡＭ３は、随時読み出し／書き込みが可能な揮発性メモリであり、入出力データや演算データなどを一時的に格納する。

キャッシュメモリ４は、ＲＡＭ３とＣＰＵ５とのデータのやり取りに用いられるメモリであり、ＲＡＭ３に格納されているデータをキャッシュメモリに格納することで、ＣＰＵ５とキャッシュメモリ４と間でデータのやり取りをすることでＣＰＵ５からのアクセス時間を短縮する。

外部バスインタフェース回路６は、半導体集積回路装置１における外部バスとのインタフェースを行う回路である。ＰＦＣ７は、半導体集積回路装置１におけるピンファンクションの設定を制御する。

ＢＳＣ８は、Ｉ−バス（第１内部バス）Ｂ１やＰ−バス（第２内部バス）Ｂ２などにおける信号の転送を制御するとともに、各々のバスの状態を制御する。設定レジスタ９は、状態設定回路１６（図２）の制御に用いられる制御信号（第１〜第３の状態設定信号）Ｉ１〜Ｉ３を格納する。

周辺モジュール１０は、たとえば、ＭＴＵ（Ｍｕｌｔｉ ｆｕｎｃｔｉｏｎ Ｔｉｍｅｒ ｐｕｌｓｅ Ｕｎｉｔ）、ＳＣＩＦ（Ｓｅｒｉａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｉｎｔｅｒ Ｆａｃｅ）、および通信モジュールなどからなる複数の周辺モジュールによって構成されていてもよい。

ＭＴＵは、３相や４相などのモータを制御するタイマであり、ＳＣＩＦは、外部から入出力されるシリアルデータの通信制御を行う。通信モジュールは、自動車システムなどのＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）制御用モジュールであり、通信を目的としたネットワークを制御する。データセレクタ１１は、外部バスインタフェース回路６の制御に基づいて、入出力信号の状態に応じて、ＰＦＣ７、および周辺モジュール１０における各モジュールの接続先を切り替える。

Ｉ／Ｏバッファ領域１２には、複数のＩ／Ｏバッファ部１２ａが設けられている。このＩ／Ｏバッファ部１２ａは、半導体集積回路装置１から外部デバイスなどに入出力される信号の入出力制御を行う。Ｉ／Ｏバッファ部１２ａは、出力バッファ１３、入力バッファ１４、レベルシフタ１５、ならびに状態設定回路（状態設定部）１６から構成されている。

また、Ｉ／Ｏバッファ領域１２は、半導体集積回路装置１の少なくとも一つ辺に沿って配置されるものである。たとえば図１では、その４辺に沿って配置されるものを示している。さらに、ＣＰＵ５、ＲＯＭ２、ＲＡＭ３、ＢＳＣ８、設定レジスタ９などの各種内部論理回路は、半導体集積回路の外周４辺に配置されたＩ／Ｏバッファ領域の内側に配置されているものである。

また、ＲＯＭ２、ＲＡＭ３、キャッシュメモリ４、ＢＳＣ８、および外部バスインタフェース回路６は、Ｉ−バスＢ１を介して相互に接続されている。ＰＦＣ７、ＢＳＣ８、設定レジスタ９、および周辺モジュール１０は、Ｐ−バスＢ２を介して相互に接続されており、ＣＰＵ５、ＲＯＭ２、ＲＡＭ３、およびキャッシュメモリ４はＬ−バス（第３内部バス）Ｂ３を介して相互に接続されている。

Ｉ−バスＢ１は、Ｌ−バスＢ３の次に駆動速度（たとえば、Ｌ−バスＢ３の１／２程度）の早いバスである。Ｐ−バスＢ２は、周辺モジュール１０が接続されるバスであり、Ｌ−バスＢ３は、ＣＰＵ５と同等程度、またはそれよりも遅い速度で駆動するバスである。

また、図示はしないが、半導体集積回路装置の外部から供給される外部電源電圧ＶＣＣ（たとえば５．０Ｖ程度）から、内部論理回路を駆動する内部電源電圧ＶＤＤ（たとえば１．５Ｖ程度）へ降圧する降圧回路（レギュレータ）を内蔵する。Ｉ／Ｏバッファ部に配置されるレベルシフタ１５では、外部電源電圧レベルの外部信号と内部電源電圧レベルの内部信号とをレベル変換することが可能である。また、内部電源電圧は半導体集積回路装置内部で生成されるだけでなく、Ｉ／Ｏ端子Ｐの何れかを介して外部から供給される構成であってもよい。

図２は、Ｉ／Ｏバッファ部１２ａの構成例を示したブロック図である。

Ｉ／Ｏバッファ部１２ａは、Ｉ／Ｏ端子Ｐ毎に設けられており、静電破壊保護用の回路であるＥＳＤ部１２₁ （図５）、出力バッファ１３、入力バッファ１４、レベルシフタ１５、および状態設定回路１６から構成されている。

出力バッファ１３は、半導体集積回路装置１から外部デバイスなどに出力される信号の出力制御を行う。入力バッファ１４は、外部から半導体集積回路装置１に入力される信号の入力制御を行う。

レベルシフタ１５は、半導体集積回路装置１の内部論理回路から出力される内部電源電圧ＶＤＤ振幅（第１の電圧振幅）の出力信号を、電源電圧ＶＣＣ振幅（第２の電圧振幅）の信号に変換して出力する。

出力バッファの入力部、および入力バッファ１４の出力部には、Ｉ／Ｏ端子Ｐがそれぞれ接続されており、該出力バッファの出力部には、レベルシフタ１５の入力部が接続されている。

レベルシフタ１５の出力部には、データセレクタ１１が接続されており、入力バッファ１４の入力部には、周辺モジュール１０などの論理回路が接続されている。

状態設定回路１６は、設定レジスタ９に格納された制御信号Ｉ１〜Ｉ３に基づいて、Ｉ／Ｏバッファ部１２ａが接続されているＩ／Ｏ端子Ｐを、信号保持状態（Ｗｅａｋ Ｋｅｅｐｅｒ、ウィークキーパー）、Ｈｉ−Ｚ（ハイインピーダンス）、プルアップ状態、あるいはプルダウン状態のいずれかの状態に任意に設定する。

状態設定回路１６は、否定論理積回路１７、否定論理和回路１８、およびインバータ１９〜２１から構成されている。否定論理積回路１７の一方の入力部には、制御信号Ｉ３が入力されるように接続されており、該否定論理積回路１７の他方の入力部には、Ｉ／Ｏ端子Ｐ、ならびにインバータ２１の出力部がそれぞれ接続されている。

否定論理積回路１７の出力部には、インバータ１９の入力部が接続されており、該インバータ１９の出力部には、否定論理和回路１８の他方の入力部が接続されている。否定論理和回路１８の一方の入力部には、制御信号Ｉ１が入力されるように接続されている。

否定論理和回路１８の出力部には、インバータ２１の入力部が接続されている。インバータ２１には、制御端子Ｃ１，Ｃ２が設けられており、これら制御端子Ｃ１，Ｃ２に入力される信号によってＩ／Ｏ端子Ｐに接続される信号の出力／ハイインピーダンス（Ｈｉ−Ｚ）が制御される。

インバータ２１は、制御端子Ｃ１にＬｏレベル、制御端子Ｃ２にＨｉレベルの信号が入力された際に、反転信号を出力する。

インバータ２１の制御端子Ｃ１には、インバータ２０の出力部が接続されており、該インバータ２０の入力部、ならびにインバータ２１の制御端子Ｃ２には、制御信号Ｉ２が入力されるようにそれぞれ接続されている。

図３は、状態設定回路１６の詳細な構成を示す回路図である。

状態設定回路１６は、トランジスタＴｐ１〜Ｔｐ８、およびトランジスタＴｎ１〜Ｔｎ８からなり、トランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２によってインバータ２１が構成されている。

また、トランジスタＴｐ３，Ｔｐ４，Ｔｎ３．Ｔｎ４によって否定論理和回路１８が構成されており、トランジスタＴｐ５，Ｔｎ５によってインバータ１９が構成されている。トランジスタＴｐ６，Ｔｐ７，Ｔｎ６，Ｔｎ７によって否定論理積回路１７が構成されており、トランジスタＴｐ８，Ｔｎ８によってインバータ２０が構成されている。

状態設定回路１６に対して入力される制御信号Ｉ１〜Ｉ３は上記各トランジスタに接続され、状態設定回路の出力Ｏｕｔ１６はＩ／Ｏ端子Ｐに接続される。

図４は、レベルシフタ１５の回路図である。

レベルシフタ１５は、アシスト制御部１５ａ、出力信号アシスト部１５ｂ、およびラッチ回路（レベルシフト回路）１５ｃからなり、入力された信号を反転して出力するインバータタイプとなっている。

アシスト制御部１５ａは、インバータ２２、および論理和回路２４，２５から構成されており、出力信号アシスト部１５ｂは、トランジスタ２６，２９から構成されている。ラッチ回路１５ｃは、トランジスタ２７，２８，３０〜３５から構成されている。

トランジスタ２６〜３１は、ＰチャネルＭＯＳからなり、トランジスタ３２〜３５は、ＮチャネルＭＯＳからなる。また、出力信号アシスト部１５ｂを構成するトランジスタ２６，２９は、大電流駆動可能な低抵抗ＭＯＳトランジスタから構成されている。

出力信号アシスト部１５ｂは、レベルシフタ１５から出力される出力信号がＬｏレベルからＨｉレベル、またはＨｉレベルからＬｏレベルへの遷移が高速となるようにアシストする。

アシスト制御部１５ａは、出力信号アシスト部１５ｂの動作制御を行う。ラッチ回路１５ｃは、たとえば、１．５Ｖ（内部電源電圧ＶＤＤ）程度の振幅の入力信号を５．０Ｖ（外部電源電圧ＶＣＣ）程度の振幅の出力電圧にレベル変換して出力する。

インバータ２２，２３の入力部、論理和回路２５の一方の入力部、およびトランジスタ３１、トランジスタ（第４のトランジスタ）３５のゲートには、論理回路からの出力信号が入力されるように接続されている。インバータ２２の出力部には、論理和回路２４の一方の接続部が接続されている。

インバータ２３の出力部には、トランジスタ２８，３２，３３のゲートがそれぞれ接続されている。論理和回路２４の出力部には、トランジスタ（レベル変換アシスト部、第２のＰチャネルＭＯＳトランジスタ）２９のゲートが接続されており、論理和回路２５の出力部には、トランジスタ（レベル変換アシスト部、第１のＰチャネルＭＯＳトランジスタ）２６のゲートが接続されている。

トランジスタ２６，２７，２９，３０の一方の接続部には、電源電圧ＶＣＣがそれぞれ接続されている。トランジスタ２６の他方の接続部には、トランジスタ２８、トランジスタ（第２のトランジスタ）３２の一方の接続部、トランジスタ（第３のトランジスタ）３０のゲート、および論理和回路２４の他方の入力部がそれぞれ接続されている。

トランジスタ（第１のトランジスタ）２７の他方の接続部には、トランジスタ２８の他方の接続部、およびトランジスタ３３の一方の接続部がそれぞれ接続されている。トランジスタ２７のゲートには、トランジスタ２９，３１の他方の接続部、トランジスタ３５の一方の接続部、および論理和回路２４の他方の入力部がそれぞれ接続されている。

トランジスタ３０の他方の接続部には、トランジスタ３１，３４の一方の接続部がそれぞれ接続されている。トランジスタ３２〜３５の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。そして、トランジスタ２７のゲートが、レベルシフタ１５における出力部となっており、該レベルシフタ１５の出力部が、出力バッファ１３の入力部に接続されている。

図５は、Ｉ／Ｏバッファ部１２ａのレイアウト例を示した説明図である。

図示するように、Ｉ／Ｏバッファ部１２ａは、Ｉ／Ｏ端子Ｐ側から、ＥＳＤ部１２₁ 、出力バッファ１３、入力バッファ１４、およびレベルシフタ１５が順次、内部論理回路に向けて配置されている。

出力バッファ１３および入力バッファ１４はたとえば外部電源電圧で駆動されるトランジスタであって、それに接続される状態設定回路１６を構成されるトランジスタも外部電源電圧で駆動される。よって、内部電源電圧と外部電源電圧とで駆動されるレベルシフタ１５と同じか、それよりもＩ／Ｏ端子Ｐ側に位置されればよい。

状態設定回路１６を構成するトランジスタは、出力バッファ１３を構成するトランジスタと同じ構造が用いられいるために、該状態設定回路１６は、ＥＳＤ部１２₁ よりも内部論理回路側にレイアウトされていればよく、たとえば、入力バッファ１４からレベルシフタ１５にかけての位置にレイアウトされている。

図６は、トランジスタのレイアウトを示す説明図である。

図６において、右側には、出力バッファ１３を構成するトランジスタのレイアウト例を示しており、左側には、状態設定回路１６を構成するトランジスタのレイアウト例を示している。

まず、出力バッファ１３を構成するトランジスタＴｂは、ドライブ能力が大きくなるように複数のトランジスタＴが櫛状となるようにレイアウトされており、トランジスタサイズを大きく構成している。

一方、状態設定回路１６は、ドライブ能力が小さくてよいので、出力バッファ１３を構成するトランジスタのように複数のトランジスタを櫛状にレイアウトする必要がなく、トランジスタＴのサイズを小さくすることができる。

このように、状態設定回路１６はトランジスタサイズが小さいので、該状態設定回路１６におけるレイアウトの自由度を向上させることができる。

また、状態設定回路１６はトランジスタサイズが小さいため、Ｉ／Ｏバッファ部１２ａのレイアウトサイズを増大させることなく、何れの位置にも配置することが可能となる。更には外部電源電圧が供給されれば、配置される位置を制限されることはない。

次に、本実施の形態におけるＩ／Ｏバッファ部１２ａの作用について説明する。

始めに、図７の制御信号Ｉ１〜Ｉ３による状態設定回路１６の動作状態を示した説明図を用いて状態設定回路１６の動作を説明する。

この制御は、状態設定回路１６の制御対象となるＩ／Ｏ端子が信号の入出力を行っていないときの信号状態を制御するものであり、前記信号保持状態とは、前記信号の入出力を行い、制御信号に基づいて任意の信号状態に遷移する前の信号状態を保持するものである。

まず、Ｉ／Ｏ端子ＰをＨｉ−Ｚ状態にするには、図７に示すように、制御信号Ｉ２，Ｉ３がそれぞれＬｏレベル、制御信号Ｉ１が任意の状態（図７、＊）となるように設定レジスタ９を設定する。この設定レジスタ９の設定は、たとえば、ＣＰＵ５から内部バス（Ｌ−バスＢ３，Ｉ−バスＢ１，Ｐ−バスＢ２）を介して該設定レジスタ９の各状態に対応したビットをそれぞれ設定する。もしくは、専用の制御線を用いてＣＰＵ５から直接設定レジスタの各ビットを設定可能とする構成としてもよい。

インバータ２０、インバータ２１の制御端子Ｃ２、および否定論理積回路１７の一方の入力部にＬｏレベルの信号がそれぞれ入力されると、インバータ２１の制御端子Ｃ１にＨｉレベル、制御端子Ｃ２にＬｏレベルの信号がそれぞれ入力されることになる。よって、インバータ２１は、Ｈｉ−Ｚ状態となるので、Ｉ／Ｏ端子ＰがＨｉ−Ｚ状態となる。

続いて、Ｉ／Ｏ端子Ｐをプルアップ状態にする場合、図７に示すように、制御信号Ｉ１，Ｉ２がそれぞれＨｉレベル、制御信号Ｉ３が任意の状態（図７、＊）となるように設定レジスタ９を設定する。

Ｈｉレベルの制御信号Ｉ１が入力されると、否定論理和回路１８は、Ｌｏレベルの信号を出力する。インバータ２１の制御端子Ｃ１，Ｃ２には、Ｌｏレベル、およびＨｉレベルの信号がそれぞれ入力されるので、インバータ２１の出力部からは、入力信号（Ｌｏレベル）の反転信号が出力される。よって、Ｉ／Ｏ端子Ｐは、Ｈｉレベル、すなわち、プルアップ状態となる。

また、Ｉ／Ｏ端子Ｐを信号保持状態にする場合、図７に示すように、制御信号Ｉ１がＬｏレベル、制御信号Ｉ２，Ｉ３がそれぞれＨｉレベルとなるように設定レジスタ９を設定する。ここで、Ｉ／Ｏ端子Ｐの状態は、信号Ａが出力されているものとする。

否定論理積回路１７の一方の入力部に、Ｈｉレベルの制御信号Ｉ３が入力されると、該否定論理積回路１７は、信号Ａの反転信号／Ａを出力する。否定論理和回路１８の入力部には、反転信号／ＡとＬｏレベルの制御信号Ｉ１とがそれぞれ入力されるので、信号／Ａがインバータ２１に出力される。

インバータ２１の制御端子Ｃ１，Ｃ２には、Ｈｉレベルの制御信号Ｉ２、インバータ２０によって反転されたＬｏレベルの信号がそれぞれ入力されているので、インバータ２１からは、反転信号／Ａの反転信号である信号Ａが出力され、Ｉ／Ｏ端子Ｐの信号状態が保持される。

さらに、Ｉ／Ｏ端子Ｐをプルダウン状態にする場合には、図７に示すように、制御信号Ｉ１，Ｉ３をＬｏレベルとし、制御信号Ｉ２がＨｉレベルとなるように設定レジスタ９を設定する。

Ｌｏレベルの制御信号Ｉ３が入力されると、否定論理積回路１７からは、Ｈｉレベルの信号が出力される。否定論理和回路１８の入力部には、Ｌｏレベルの制御信号Ｉ１、およびインバータ１９によって反転された否定論理積回路１７の出力信号（Ｌｏレベル）がそれぞれ入力され、該否定論理和回路１８の出力部からは、Ｈｉレベルの信号が出力される。

インバータ２１の制御端子Ｃ１，Ｃ２には、制御信号Ｉ２のＨｉレベル、およびインバータ２０の反転信号であるＬｏレベルの信号がそれぞれ入力されているので、インバータ２１の出力部からは、否定論理和回路１８から出力されたＨｉレベルの反転信号が出力される。これより、Ｉ／Ｏ端子Ｐは、Ｌｏレベル、すなわち、プルダウン状態となる。

このように、状態設定回路１６を設けることにより、Ｉ／Ｏ端子Ｐを、プルアップ状態、プルダウン状態、または信号保持状態のいずれかの状態に任意に選択して設定することが可能となるので、プルアップ状態を設定するプルアップ回路、プルダウン状態を設定するプルダウン回路、または信号保持状態を設定する信号保持回路などをＩ／Ｏバッファ部毎に個別に設ける必要がなく、Ｉ／Ｏバッファ部１２ａの設計コストを軽減することができる。

さらには、一つの状態設定回路で複数の信号状態を設定できることより、Ｉ／Ｏバッファ領域に置いては、レイアウトサイズを増大させることなく、多機能なＩ／Ｏ端子を提供することが可能となる。

また、前記制御レジスタは複数のＩ／Ｏ端子に設定する状態を、各Ｉ／Ｏ端子毎に設定可能な構成であってもよいし、複数のＩ／Ｏ端子に対して一括で設定可能な構成であってもよい。

また、半導体集積回路装置１には、スクリーニングテストなどにおいて、Ｉ／Ｏバッファ部１２ａの良否をテストするリークテストがある。リークテストは、Ｉ／Ｏバッファ部１２ａをＨｉ−Ｚ状態にし、Ｉ／Ｏ端子Ｐに電源電圧ＶＣＣ、または基準電位ＶＳＳを印加し、電流が流れるか否かを確認する。

このリークテストでは、Ｉ／Ｏ端子Ｐが信号保持状態に設定された場合に電流が流れてしまうことになるが、テスト時に状態設定回路１６によって一時的にＨｉ−Ｚ状態に設定することによって、Ｉ／Ｏバッファ部１２ａのリークテストを行うことが可能となる。

図８は、本発明者が検討した従来のＩ／Ｏバッファ部１００にＥＳＤ（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路を設けた際の一例を示す説明図であり、図９は、本実施の形態によるＩ／Ｏバッファ部１２ａにＥＳＤ保護回路を設けた際の一例を示す説明図である。

ここで、図８においては、簡単化のためＩ／Ｏバッファ部１００の出力バッファとレベルシフタとをそれぞれ省略している。同様に、図９においても、Ｉ／Ｏバッファ部１２ａの出力バッファ１３（図２）とレベルシフタ１５（図２）とをそれぞれ省略している。

Ｉ／Ｏバッファ部１００は、図８に示すように、入力バッファ１０１、プルアップ回路１０２、プルダウン回路１０３、信号保持回路１０４、出力バッファ、およびレベルシフタから構成されており、Ｉ／Ｏ端子Ｐ１００をプルアップ状態、プルダウン状態、または信号保持状態のいずれかに任意に設定できる機能を有している。

入力バッファ１０１の入力部、プルアップ回路１０２、プルダウン回路１０３、ならびに信号保持回路１０４には、Ｉ／Ｏ端子Ｐ１００がそれぞれ接続されている。

プルアップ回路１０２は、Ｉ／Ｏ端子Ｐ１００をプルアップ状態にする回路であり、たとえば、ＰチャネルＭＯＳトランジスタからなる。トランジスタの一方の接続部には、電源電圧ＶＣＣが接続されており、該トランジスタの他方の接続部には、Ｉ／Ｏ端子Ｐ１００が接続されている。

このトランジスタのゲートには、制御信号Ｉ１００が入力されるように接続されており、制御信号Ｉ１００がＬｏレベルになるとトランジスタがＯＮすることによってＩ／Ｏ端子Ｐ１００がプルアップ状態になる。

プルダウン回路１０３は、Ｉ／Ｏ端子Ｐ１００をプルダウン状態にする回路であり、ＮチャネルＭＯＳトランジスタからなり、該トランジスタの一方の接続部には、Ｉ／Ｏ端子Ｐ１００が接続されており、他方の接続部には、基準電位ＶＳＳが接続されている。

このトランジスタのゲートには、制御信号Ｉ１０１が入力されるように接続されており、該制御信号Ｉ１０１がＬｏレベルになると、トランジスタがＯＮすることにより、Ｉ／Ｏ端子Ｐ１００がプルダウン状態になる。

信号保持回路１０４は、Ｉ／Ｏ端子Ｐ１００の信号状態を保持する回路であり、インバータとラッチ回路とから構成されており、ラッチ回路に入力される制御信号Ｉ１０２、およびインバータを介して入力される制御信号Ｉ１０２の反転信号に基づいて、Ｉ／Ｏ端子Ｐ１００の信号状態をラッチする。

このような構成のＩ／Ｏバッファ部１００にＥＳＤ保護の回路を設ける場合、プルアップ回路１０２、プルダウン回路１０３、ならびに信号保持回路１０４のそれぞれの回路を静電放電（ＥＳＤ）によるデバイスの破壊から防止するために複数のＥＳＤ保護回路１０５〜１０７が必要となる。

ＥＳＤ保護回路１０５（〜１０７）は、たとえば、２つのダイオードＤ１００，Ｄ１０１から構成されており、ダイオードＤ１００のカソードが電源電圧ＶＣＣに、ダイオードＤ１０１のアノードが基準電位ＶＳＳにそれぞれ接続されており、ダイオードＤ１００のアノード、およびダイオードＤ１０１のカソードがＩ／Ｏ端子Ｐ１００に接続された構成となっている。

よって、一つのＩ／Ｏ端子に複数の信号状態を設定することを実現するためには、各回路およびＥＳＤ保護回路を配置することが必要となり、レイアウトサイズの増大を招いてしまう。

なお、実際には、Ｉ／Ｏバッファ部１００の入力バッファ、および出力バッファにもＥＳＤ保護回路が必要となるが、図８では、比較の簡単化のために省略している。

一方、Ｉ／Ｏバッファ部１２ａにＥＳＤ保護の回路を設ける場合には、図９に示すように、プルアップ状態、プルダウン状態、Ｈｉ−Ｚ状態、または信号保持状態のいずれかの状態を任意に選択して設定する状態設定回路１６にＥＳＤ保護回路３６が設けられている。なお、図９においても、実際には、入力バッファ１４、および出力バッファ１３にもＥＳＤ保護回路が必要となるが、比較の簡単化のために省略している。

ＥＳＤ保護回路３６は、前述したＩ／Ｏバッファ部１００のＥＳＤ保護回路１０５〜１０７と同様に、２つのダイオードＤ１，Ｄ２から構成されている。ダイオードＤ１のカソードは電源電圧ＶＣＣに、ダイオードＤ２のアノードは基準電位ＶＳＳにそれぞれ接続されており、ダイオードＤ１のアノード、およびダイオードＤ２のカソードがＩ／Ｏ端子Ｐにそれぞれ接続された構成となっている。

このように、図８に示すプルアップ回路１０２、プルダウン回路１０３、および信号保持回路１０４を個別に設けた本発明者が検討したＩ／Ｏバッファ部１００では３つのＥＳＤ保護回路が必要であるが、図９に示す本実施の形態のＩ／Ｏバッファ部１２ａでは、状態設定回路１６に接続する１つのＥＳＤ保護回路のみでよいことになるので、半導体チップにおけるレイアウト面積を大幅に低減することができる。

また、一般には、レイアウト面積を削減するために、設定別に、プルアップ回路１０２、プルダウン回路１０３、または信号保持回路１０４のいずれか１つの回路がＩ／Ｏバッファ部１００に設けられることになるが、その場合、３種類のＩ／Ｏバッファ部を用意する必要があり、それらのＩ／Ｏバッファ部の開発コスト、およびＩ／Ｏバッファ部の仕様変更が発生した場合の半導体集積回路装置の設計コストが大きくなってしまう。

しかし、状態設定回路１６を備えたＩ／Ｏバッファ部１２ａでは、１つのＩ／Ｏバッファ部１２ａのみを用意するだけでよいので、設計コストを削減することができる。また、半導体集積回路装置外部の仕様変更にも状態設定回路の設定値を変更するのみで、そのＩ／Ｏ端子機能の変更に容易に対応することが可能となり、設計期間の短縮にもつなげることが可能となる。

次に、レベルシフタ１５の動作について、図１０、および図１１のタイミングチャートを用いて説明する。

図１０においては、上方から下方にかけて、レベルシフタ１５に入力される入力信号ＩＮ、インバータ２３の出力信号ＮＥＴ５５、論理和回路２５の出力信号ＮＥＴ１００、およびレベルシフタ１５の出力信号ＯＵＴの信号タイミングについてそれぞれ示している。

また、図１１においては、上方から下方にかけて、レベルシフタ１５に入力される入力信号ＩＮ、インバータ２３の出力信号ＮＥＴ５５、論理和回路２４の出力信号ＮＥＴ１３９、トランジスタ３０のゲートに入力される信号ＮＥＴ１８８、およびレベルシフタ１５の出力信号ＯＵＴの信号タイミングについてそれぞれ示している。

まず、図１０において、入力信号ＩＮがＨｉレベルからＬｏレベルに遷移すると、論理和回路２５の一方の接続部には、Ｌｏレベルの信号が入力される。また、入力信号ＩＮがＨｉレベルからＬｏレベルに瞬間には、出力信号ＯＵＴがＬｏレベルとなっているので、論理和回路２５の他方の接続部にもＬｏレベルの信号が入力されることになり、該論理和回路２５の出力信号ＮＥＴ１００はＨｉレベルからＬｏレベルに遷移する。

インバータ２３を介して出力されたＨｉレベルの信号によってトランジスタ３２，３３がＯＮとなり、トランジスタ３０のゲートにＬｏレベルの信号が入力されてトランジスタ３０がＯＮとなる。

また、出力信号ＮＥＴ１００がＬｏレベルになると、トランジスタ２９がＯＮとなる。トランジスタ２９は、大電流駆動のトランジスタであるので、出力信号ＯＵＴは急速にＨｉレベルに遷移して出力されることになる。

出力信号ＯＵＴがＨｉレベルになると、論理和回路２５から出力される信号ＮＥＴ１００がＬｏレベルからＨｉレベルになり、トランジスタ２９がＯＦＦとなり、該トランジスタ２９による出力信号ＯＵＴの出力アシストが終了となる。

また、図１１において、入力信号ＩＮがＬｏレベルからＨｉレベルに遷移した瞬間は、信号ＮＥＴ１８８はＬｏレベルとなっている。よって、論理和回路２４の一方の入力部には、インバータ２２を介したＬｏレベルの信号が入力されており、該論理和回路２４の他方の入力部には、Ｌｏレベルの信号ＮＥＴ１８８が入力される。

これにより、論理和回路２４からは、Ｌｏレベルの信号ＮＥＴ１３９が出力されることになり、トランジスタ２６がＯＮすることで、信号ＮＥＴ１８８を短時間でＨｉレベルにすることができる。よって、トランジスタ３０を短時間でＯＦＦすることが可能となり、出力信号ＯＵＴを短時間でＬｏレベルに遷移させることができる。

これにより、レベルシフトの電圧比が大きくなり、ラッチ回路１５ｃを構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの電流駆動能力比が大きくなっても、出力信号ＯＵＴの立ち上がり／立ち下がり時間を短くすることができ、Ｉ／Ｏバッファ部１２ａを高速動作させることができる。また、出力信号アシスト部１５ａを構成するトランジスタ２６，２９は、出力信号ＯＵＴの出力アシスト時以外は、ＯＦＦとなっているので消費電流を低減することができる。

それにより、本実施の形態によれば、状態設定回路１６を設けたことにより、半導体集積回路装置１の設計コストを削減することができるとともに、該半導体集積回路装置のレイアウト面積を小さくすることができる。

また、レベルシフタ１５の動作速度を高速化させることができるので、半導体集積回路装置１の性能を向上させることができる。

さらに、本実施の形態では、設定レジスタ９に格納された制御信号Ｉ１〜Ｉ３に基づいて、Ｉ／Ｏバッファ部１２ａが接続されているＩ／Ｏ端子Ｐを、プルアップ状態、プルダウン状態、信号保持状態、あるいはＨｉ−Ｚのいずれかの状態に任意に設定するものとしたが、たとえば、ポート毎にレジスタを設けて状態設定回路１６の状態を任意に変更するようにしてもよい。ここで、ポートとは、同一機能を有する複数のＩ／Ｏバッファ部１２ａから構成される群を示している。

図１２は、ポート毎に状態設定回路１６の状態を任意に変更する際の一例を示す説明図である。同一の機能を有する複数のＩ／Ｏ端子がポートＰｏｒｔとよばれる。

たとえば、ポートＰｏｒｔ１〜Ｐｏｒｔ３の３つの群を有している場合、設定レジスタ９ａ〜９ｃは、ポートＰｏｒｔ１〜Ｐｏｒｔ３にそれぞれに１つずつ設けられている。これら設定レジスタ９ａ〜９ｃは、ポートＰｏｒｔ１〜Ｐｏｒｔ３に設けられた各状態設定回路１６にそれぞれ接続されている。

そして、各々の設定レジスタ９ａ〜９ｃにおける制御信号Ｉ１〜Ｉ３を、半導体集積回路装置に設けられたモードコントローラなどに設定することによって、ポートＰｏｒｔ１〜Ｐｏｒｔ３毎にそれぞれに含まれるＩ／Ｏ端子Ｐに対して一括して状態設定回路１６の状態を任意に変更することが可能となる。または、Ｐ−バスＢ２を介してＣＰＵから各設定レジスタ９ａ〜９Ｃに値を設定することによって、各ポート毎に任意の信号状態を設定することが可能となる。

また、ポートＰｏｒｔ１〜Ｐｏｒｔ３毎にそれぞれ一括して状態設定回路１６の状態を任意に変更するのではなく、たとえば、図１３に示すように、すべてのポートＰｏｒｔ１〜Ｐｏｒｔ３を一括して同じ状態に変更するようにしてもよい。

この場合、設定レジスタ９ｄを設け、該設定レジスタ９ｄに格納された制御信号Ｉ１〜Ｉ３が、すべてのポートＰｏｒｔ１〜Ｐｏｒｔ３に設けられている状態設定回路１６に入力されるように接続を行うことによって実現することができる。

また、図１４は、半導体集積回路装置１の動作モードに応じて、各端子の状態（信号保持状態、Ｈｉ−Ｚ、プルアップ状態、あるいはプルダウン状態）を任意に設定する際の一例を示したブロック図である。

この場合、半導体集積回路装置１には、外部端子の設定によって半導体集積回路装置１の動作モード（たとえば、ＰＬＬのＯＮ／ＯＦＦ、ＣＰＵ５のスタンバイ状態などの切り替え、有効アドレスの設定など）などを設定するモードコントローラ３７が設けられている。

たとえば、図１４に示す半導体集積回路装置１の動作モードを決定する端子であるモード端子Ｐ１において、モード端子Ｐ１に接続されている状態設定回路１６をプルアップ状態に設定することによって、該半導体集積回路装置１をある状態に設定することができる。

同様に、モード端子Ｐ１に接続されている状態設定回路１６をプルダウン状態に設定することにより、該半導体集積回路装置１を他の状態に設定することが可能となる。

また、図１４に示したテスト端子の１つであるＡＵＤ端子Ｐ２は、通常Ｌｏレベル、またはＨｉレベルの入力を期待している。しかし、半導体集積回路装置１の電源投入直後などによって端子の電気的なレベルが不安定な状態になると、該半導体集積回路装置１の動作に支障をきたす恐れがある。

そのために、ＡＵＤ端子Ｐ２に接続されている状態設定回路１６を任意の状態に設定することによって半導体集積回路装置１の動作不良などを防止することができる。

また、汎用Ｉ／Ｏなどから構成されるシステム端子Ｐ３は、該システム端子Ｐ３のフローティングが問題となるが、そのフローティングを防止するようにシステム端子Ｐ３に接続されている状態設定回路１６を任意の状態に設定すことによって防止することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体集積回路装置は、Ｉ／Ｏ端子の信号状態を任意に設定する構成をとることにより、Ｉ／Ｏ端子の設計変更の容易化、およびレベルシフタにおける高速動作化の技術に適している。

本発明の一実施の形態による半導体集積回路装置のブロック図である。 図１の半導体集積回路装置に設けられたＩ／Ｏバッファ部の構成例を示すブロック図である。 図２のＩ／Ｏバッファ部に設けられた状態設定回路の構成例を示す回路図である。 図１の半導体集積回路装置に設けられたレベルシフタの回路図である。 図２のＩ／Ｏバッファ部のレイアウト例を示した説明図である。 図２のＩ／Ｏバッファ部に設けられた出力バッファ、および状態設定回路を構成するトランジスタのレイアウトを示す説明図である。 図２のＩ／Ｏバッファ部に設けられた状態設定回路の動作状態を示した説明図である。 本発明者が検討したＩ／Ｏバッファ部にＥＳＤ保護回路を設けた際の一例を示す説明図である。 図２のＩ／Ｏバッファ部にＥＳＤ保護回路を設けた際の一例を示す説明図である。 図４のレベルシフタにおける各部の信号のタイミングチャートである。 図１０に続く各部の信号のタイミングチャートである。 図２のＩ／Ｏバッファ部に設けられた状態設定回路の一例の動作状態を示した説明図である。 図２のＩ／Ｏバッファ部に設けられた状態設定回路の他の例の動作状態を示した説明図である。 本発明の他の実施の形態による半導体集積回路装置のブロック図である。

符号の説明

１ 半導体集積回路装置
２ ＲＯＭ
３ ＲＡＭ
４ キャッシュメモリ
５ ＣＰＵ
６ 外部バスインタフェース回路
７ ＰＦＣ
８ ＢＳＣ
９ 設定レジスタ（状態設定部、状態設定レジスタ）
１０ 周辺モジュール
１１ データセレクタ
１２ Ｉ／Ｏバッファ領域
１２ａ Ｉ／Ｏバッファ部
１２₁ ＥＳＤ部
１３ 出力バッファ
１４ 入力バッファ
１５ レベルシフタ
１５ａ アシスト制御部
１５ｂ 出力信号アシスト部
１５ｃ ラッチ回路（レベルシフト回路）
１６ 状態設定回路（状態設定部）
１７ 否定論理積回路
１８ 否定論理和回路
１９〜２３ インバータ
２４，２５ 論理和回路
２６ トランジスタ（レベル変換アシスト部、第１のＰチャネルＭＯＳトランジスタ）
２７ トランジスタ（第１のトランジスタ）
２８ トランジスタ
２９ トランジスタ（レベル変換アシスト部、第２のＰチャネルＭＯＳトランジスタ）
３０ トランジスタ（第３のトランジスタ）
３１ トランジスタ
３２ トランジスタ（第２のトランジスタ）
３３，３４ トランジスタ
３５ トランジスタ（第４のトランジスタ）
３６ ＥＳＤ保護回路
３７ モードコントローラ
Ｂ１ Ｉ−バス（第１内部バス）
Ｂ２ Ｐ−バス（第２内部バス）
Ｂ３ Ｌ−バス（第３内部バス）
Ｉ１〜Ｉ３ 制御信号（第１〜第３の状態設定信号）
Ｐ Ｉ／Ｏ端子
Ｐ１ モード端子
Ｐ２ ＡＵＤ端子
Ｐ３ システム端子
Ｃ１，Ｃ２ 制御端子
１００ Ｉ／Ｏバッファ部
１０１ 入力バッファ
１０２ プルアップ回路
１０３ プルダウン回路
１０４ 信号保持回路
Ｉ１００〜Ｉ１０２ 制御信号
Ｐ１００ Ｉ／Ｏ端子
１０５〜１０７ ＥＳＤ保護回路
Ｄ１００，Ｄ１０１ ダイオード

Claims (14)

1. Ｉ／Ｏ端子を介して入出力される信号の入出力制御を行うＩ／Ｏバッファを設けた半導体集積回路装置であって、
   前記Ｉ／Ｏバッファは、
   前記Ｉ／Ｏ端子を、少なくともハイインピーダンス、または信号保持のいずれかの状態に任意に設定する状態設定部を備えたことを特徴とする半導体集積回路装置。
2. Ｉ／Ｏ端子を介して入出力される信号の入出力制御を行うＩ／Ｏバッファ部を設けた半導体集積回路装置であって、
   前記Ｉ／Ｏバッファ部は、
   前記Ｉ／Ｏ端子を、第１〜第３の信号状態のうち、いずれか１つの信号状態に任意に設定する状態設定部を備え、
   前記状態設定部が設定する第１の信号状態は、前記Ｉ／Ｏ端子が信号保持状態となり、前記状態設定部が設定する第２の信号状態は、前記Ｉ／Ｏ端子がハイインピーダンス状態となることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置であって、
   前記状態設定部が設定する第３の信号状態は、前記Ｉ／Ｏ端子がプルアップ状態となることを特徴とする半導体集積回路装置。
4. 請求項２記載の半導体集積回路装置であって、
   前記状態設定部が設定する第３の信号状態は、前記Ｉ／Ｏ端子がプルダウン状態となることを特徴とする半導体集積回路装置。
5. Ｉ／Ｏ端子を介して入出力される信号の入出力制御を行うＩ／Ｏバッファ部を設けた半導体集積回路装置であって、
   前記Ｉ／Ｏバッファ部は、
   第１〜第３の状態設定信号を保持する状態設定レジスタと、
   前記Ｉ／Ｏ端子に接続され、前記状態設定レジスタから出力された第１〜第３の状態設定信号の組み合わせに応じて前記Ｉ／Ｏ端子を任意の状態に設定する状態設定回路とよりなる状態設定部を備えたことを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記状態設定回路が前記Ｉ／Ｏ端子に設定する状態は、プルアップ、プルダウン、ハイインピーダンス、または信号保持のいずれかよりなることを特徴とする半導体集積回路装置。
7. 請求項５または６記載の半導体集積回路装置において、
   さらに、状態設定レジスタに対し、前記状態信号を設定可能な中央処理装置を含む内部論理回路を有し、
   前記Ｉ／Ｏバッファ部は、
   外部出力される信号の出力制御を行う出力バッファと、
   外部から入力される信号の入力制御を行う入力バッファと、
   前記出力バッファ、前記入力バッファ、および前記状態設定回路における静電破壊保護を行う静電破壊保護部とを有し、
   前記状態設定回路は、
   前記静電破壊保護部よりも前記内部論理回路側にレイアウトされていることを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、
   前記状態設定回路は、
   前記出力バッファの動作電圧と略同じ電圧が供給されることを特徴とする半導体集積回路装置。
9. 請求項７または８記載の半導体集積回路装置において、
   前記状態設定レジスタは、
   同一機能を有する複数の前記Ｉ／Ｏ端子から構成されるポート毎に設けられ、
   前記中央処理装置は、
   前記ポート毎に設けられた前記状態設定レジスタを個別に設定することにより、前記ポートを一括して任意の状態にそれぞれ設定することが可能であることを特徴とする半導体集積回路装置。
10. 請求項７または８記載の半導体集積回路装置において、
    前記状態設定レジスタは、
    前記中央処理装置によって任意の第１〜第３の状態設定信号の組み合わせが出力されるように設定されることを特徴とする半導体集積回路装置。
11. 複数の入出力端子を介して入出される信号の制御を行う入出力バッファを設けた半導体集積回路装置であって、
    前記入出力バッファは、
    第１入出力端子と、
    第２入出力端子とを有し、
    前記第１入出力端子に接続され、前記第１入出力端子の信号状態を制御するための第１制御回路を有し、
    前記第２入出力端子に接続され、前記第２入出力端子の信号状態を制御するための第２制御回路を有し、
    前記第１、および第２制御回路は、前記信号状態を少なくともハイインピーダンス、または信号保持のいずれかの状態に設定することが可能であることを特徴とする半導体集積回路装置。
12. 請求項１１記載の半導体集積回路装置において、
    前記第１、および第２制御回路は、前記信号状態を更にプルアップ状態、またはプルダウン状態の何れかの状態に設定することが可能であることを特徴とする半導体集積回路装置。
13. 内部論理回路から出力される第１の電圧振幅の出力信号を、前記第１の電圧振幅よりも大きい振幅である第２の電圧振幅の信号にレベルシフトして出力するレベルシフタを備え、
    前記レベルシフタは、
    前記第１の電圧振幅の出力信号を前記第１の電圧振幅よりも大きい振幅である第２の電圧振幅の信号にレベルシフトするレベルシフト回路と、
    前記レベルシフト回路に設けられ、第２の電圧振幅の信号の遷移を高速化するレベル変換アシスト部とよりなることを特徴とする半導体集積回路装置。
14. 請求項１３記載の半導体集積回路装置において、
    前記レベルシフト回路は、
    第１のトランジスタ、および第２のトランジスタが直列接続された構成の第１のインバータと、第３のトランジスタ、および第４のトランジスタが直列接続された構成の第２のインバータとよりなり、前記第１のトランジスタのゲートと前記第４のトランジスタの一方の接続部、および前記第３のトランジスタのゲートと前記第２のトランジスタの一方の接続部とがたすきがけ状にそれぞれ接続された構成からなり、
    レベル変換アシスト部は、
    一方の接続部に電源電圧が接続され、他方の接続部が前記第２のトランジスタの一方の接続部に接続された第１のＰチャネルＭＯＳトランジスタと、
    一方の接続部に電源電圧が接続され、他方の接続部が前記第４のトランジスタの一方の接続部に接続された第２のＰチャネルＭＯＳトランジスタとよりなることを特徴とする半導体集積回路装置。

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