JP3607262B2 - 半導体装置の静電破壊防止保護回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、出力トランジスタ駆動用の専用電源線及び専用接地線と、論理回路用の専用電源線及び接地線とを別々に備えた半導体装置の静電破壊防止保護回路に関するものである。
【0002】
【従来技術】
近年、半導体集積回路装置(以降、半導体デバイス又はデバイスと記すことがある)では、出力トランジスタを駆動するための電源線(以下、出力用電源線)と、論理回路を動作させるための電源線(以下、内部用電源線)とを分離して用いている。両者を分離せずに用いると、出力トランジスタがオンして大電流が流れたときに、電源線の電圧が降下し、これがそのまま論理回路側の電源線に伝わり、論理回路が正常に動作しなくなる場合があるためである。このような半導体デバイスでは、通常、接地線も出力トランジスタを駆動する接地線(以下、出力用接地線)と、論理回路を動作させるための接地線(以下、内部用接地線)とに分離されている。このようなデバイスでは、静電破壊を起こし易いという問題がある。入出力端子を例に、その理由を説明する。
【0003】
図10に、従来の半導体装置の静電破壊防止保護回路(入出力端子の回路図)を示す。入出力線101と出力用電源線110との間にPチャンネルMOS(Metal−Oxide−Semiconductor、以下、PMOSという)出力トランジスタ102が接続され、入出力線101と出力用接地線120との間にNチャンネルMOS(Metal−Oxide−Semiconductor、以下、NMOSという)出力トランジスタ103が接続され、入出力線101は保護抵抗104を介して、PMOS105とNMOS106で構成されるインバータ130のPMOSトランジスタ105及びNMOSトランジスタのゲートへと接続されている。PMOSトランジスタ105のソースは内部用電源線111に、NMOS106のソースは内部用接地線121に接続されている。PMOS105のドレインとNMOS106のドレインは短絡されている。このような入出力回路に於いて、入出力線101と出力用電源線110との間に静電気サージが印加された場合は、PMOS出力トランジスタ102が保護トランジスタとして振舞う。即ち、静電サージは出力トランジスタと保護トランジスタとを兼ねるPMOS出力トランジスタ102介してサージ電流が流れるため、インバータ130のPMOSトランジスタ105及びNMOSトランジスタ106のゲート(酸化膜)は容易には破壊されない(これ以降、PMOS出力トランジスタをPMOS保護トランジスタ102と記載する)。保護抵抗104は、サージ電流がPMOS保護トランジスタ102を流れ切るまでの間に、過渡的にインバータ130のPMOSトランジスタ105及びNMOSトランジスタ106のゲートにサージ電圧が掛かるのを防いでいる。入出力線101と出力用接地線120との間に静電気サージが印加された場合も、NMOS出力トランジスタ103を介してサージ電流が流れるため、インバータ130のPMOSトランジスタ105及びNMOSトランジスタ106のゲートは破壊されない。NMOS出力トランジスタ103も出力トランジスタと保護トランジスタとを兼ねるため、これ以降、NMOS保護トランジスタ103と記載する。
【0004】
ところが、入出力線101と内部用電源線111との間に静電気サージが印加された場合は、サージ電流を流す経路が無いため、インバータのPMOSトランジスタ105のゲートが容易に破壊されてしまう。入出力線101と内部用接地線121との間に静電気サージが印加された場合も、同様に、インバータ130のNMOSトランジスタ106のゲートが破壊されてしまう。
【0005】
このような問題を解決するために、図11に示すような改良型保護回路が用いられている。即ち、出力用電源線110と内部用電源線111との間にPMOS保護トランジスタ107を、出力用接地線120と内部用接地線121との間にNMOS保護トランジスタ108を配置している。PMOS保護トランジスタ107を設置したことによって、入出力線101と内部用電源線111との間に静電気サージが印加された場合にも、サージ電流は、PMOS保護トランジスタ102とPMOS保護トランジスタ107を介して流れるので、インバータ130のPMOSトランジスタ105のゲート破壊を防止できるようになる。入出力線101と内部用接地線121との間に静電気サージが印加された場合も、サージ電流は、NMOS保護トランジスタ103とNMOS保護トランジスタ108を介して流れるので、インバータ130のNMOSトランジスタ106のゲート破壊を防止できる。
【0006】
【発明が解決しようとする課題】
しかし、この方法では、PMOS保護トランジスタ107及びNMOS保護トランジスタ108の静電気サージに対する応答性を確保する必要性から、一般に保護トランジスタ面積が大きくなる。また、この方法では、サージ電流が、PMOS保護トランジスタ102とPMOS保護トランジスタ107、或いはNMOS保護トランジスタ103とPMOS保護トランジスタ108のように2つの素子を介して流れるため、サージ電流が2つの素子間を流れ切るまでの間に、インバータ130のPMOSトランジスタ105及びNMOSトランジスタ106のゲートにサージ電圧が掛からないようにする保護抵抗104の抵抗値を大きくする必要がある。PMOS保護トランジスタ107及びNMOS保護トランジスタ108が大きくなることは保護素子占有面積が増大するため、パターンレイアウト上の制限が増える、チップコストの上昇を招くなどのデメリットがあり、保護抵抗104の抵抗値の増大は高速動作にとってマイナスとなる。
【0007】
従って、本発明は、このような改良型保護回路において、保護素子面積が増えることと、ゲート保護抵抗値が増えることを工程変更を伴わずに改善し、小型で高速動作が可能な半導体装置の静電破壊防止保護回路を提供することである。
【0008】
【課題を解決するための手段】
上記課題は、以下の手段により解決される。即ち、本発明は、
(1)出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第1の電源線と内部回路のインバータが接続される第2の電源線との間に第1の保護トランジスタを有し、出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第1の接地線と内部回路のインバータが接続される第2の接地線との間に第2の保護トランジスタを有する半導体装置の静電破壊防止保護回路において、
当該第1及び第2の保護トランジスタにおけるソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの距離が、前記出力トランジスタまたは前記入力端子に設けられた他の前記保護トランジスタにおけるソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの距離よりも、短いことを特徴とする半導体装置の静電破壊防止保護回路。
【0009】
(2)出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第1の電源線と内部回路のインバータが接続される第2の電源線との間に第1の保護トランジスタを有し、出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第1の接地線と内部回路のインバータが接続される第2の接地線との間に第2の保護トランジスタを有する半導体装置において、
当該第1及び第2の保護トランジスタは、ソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの間の全面にシリコンと金属との化合物層を形成され、
前記出力トランジスタまたは前記入力端子に設けられた他の前記保護トランジスタは、ソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの間にシリコンと金属の化合物層非形成領域を設けられたことを特徴とする半導体装置の静電破壊防止保護回路。
【0010】
(3)前記第1及び第2の保護トランジスタにおけるソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの距離が、製造プロセス上の最小値である前記(1)または(2)に記載の半導体装置の静電破壊防止保護回路。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
【0012】
(第1の実施の形態)
図1は、第1の実施の形態に係る半導体装置の静電破壊防止保護回路を示す回路図である。図2は、第1の実施の形態に係る半導体装置の静電破壊防止保護回路における保護トランジスタを示す平面図である。図3は、第1の実施の形態に係る半導体装置の静電破壊防止保護回路における他の保護トランジスタを示す平面図である。
【0013】
図1に示すように、第1の実施の形態に係る半導体装置の静電破壊防止保護回路は、入出力端子の回路であり、入出力線101と出力用電源線110(第1の電源線)との間に、出力トランジスタと保護トランジスタとを兼ねるPチャンネルMOS(Metal−Oxide−Semiconductor、以下、PMOSという)保護トランジスタ102(他の保護トランジスタ:本明細書では、出力トランジスタとしてよりも、保護トランジスタとしての動作を言及するため、PMOS保護トランジスタ102と記載する)が接続され、入出力線101と出力用接地線120(第1の接地線)との間に、出力トランジスタと保護トランジスタとを兼ねるNチャンネルMOS(Metal−Oxide−Semiconductor、以下、NMOSという)保護トランジスタ103(他の保護トランジスタ:本明細書では、出力トランジスタとしてよりも、保護トランジスタとしての動作を言及するため、NMOS保護トランジスタ103と記載する)が接続され、入出力線101は保護抵抗104を介して、PMOSトランジスタ105とNMOSトランジスタ106で構成されるインバータ130のPMOSトランジスタ105及びNMOSトランジスタ106のゲートへと接続されている。PMOSトランジスタ105のソースは内部用電源線111(第2の電源線)に、NMOSトランジスタ106のソースは内部用接地線121(第2の接地線)に接続されている。PMOSトランジスタ105のドレインとNMOSトランジスタ106のドレインは短絡されている。ここで、出力用電源線110と内部用電源線111の電位は等しく、出力用接地線120と内部用接地線121の電位も等しい。更に、出力用電源線110と内部用電源線111との間に、PMOS保護トランジスタ107(第1の保護トランジスタ)を設け、出力用接地線120と内部用接地線121との間に、NMOS保護トランジスタ108(第2の保護トランジスタ)を設けている。
【0014】
第1の実施の形態に係る保護回路において、図2に示すように、PMOS保護トランジスタ107におけるソース及びドレインとしての不純物拡散層107sdと金属配線とを接続するコンタクトホール(接続口)107hからゲート107gまでの距離をPD1とし、NMOS保護トランジスタ108におけるソース及びドレインとしての不純物拡散層108sdと金属配線とを接続するコンタクトホール(接続口)108hからゲート108gまでの距離をND1とし、一方、図3に示すように、PMOS保護トランジスタ102におけるソース及びドレインとしての不純物拡散層102sdと金属配線とを接続するコンタクトホール(接続口)102hからゲート102gまでの距離をPD2とし、NMOS保護トランジスタ103におけるソース及びドレインとしての不純物拡散層103sdと金属配線とを接続するコンタクトホール(接続口)103hからゲート103gまでの距離をND2としたとき、PD2>PD1、且つND2>ND2の関係を満たすように各トランジスタを形成する。
【0015】
特に、このような関係を満たすためには、MOS保護トランジスタ107及びNMOS保護トランジスタ108におけるソース及びドレインとしての不純物拡散層107sd(108sd)と金属配線とを接続するコンタクトホール(接続口)107h(108h)からゲート107g(108g)までの距離は、製造プロセス上の最小値で形成させることが好適である。
【0016】
ここで、製造プロセス上の最小値とは、ゲート(電極)とコンタクトホールとを離間させて形成できる最小値のことで、ゲート(電極)形成用マスク及びコンタクトホール形成用マスクの合わせ余裕と、それぞれのマスクに描画された図形と、シリコンウエハ上に転写され実際に形成されるパターンと、の寸法差(マスク変換差)から決定される。この値は、製造プロセスごとに異なり、加工寸法が小さい(微細化が進んだ)プロセスになる程、小さくできる。
【0017】
また、このような保護回路において、図2に示すように、PMOS保護トランジスタ107におけるゲート107g幅をlP1、ソース及びドレインとしての不純物拡散層107sd領域の長さ(ゲートに沿った長さ)をWP1とし、NMOS保護トランジスタ108におけるゲート108g幅をlN1、ソース及びドレインとしての不純物拡散層108sd領域の長さ(ゲートに沿った長さ)WN1とし、、一方、図3に示すように、PMOS保護トランジスタ102におけるゲート102g幅をlP2、ソース及びドレインとしての不純物拡散層102sd領域の長さ(ゲートに沿った長さ)をWP2とし、NMOS保護トランジスタ103におけるゲート103g幅をlN2、ソース及びドレインとしての不純物拡散層103sd領域の長さ(ゲートに沿った長さ)をWN2としたとき、[WP1/(lP1+2×PD1)]>[WP2/(lP2+2×PD2)]、且つ[WN1/(lN1+2×ND1)]>[WN2/(lN2+2×ND2)]を満たすように各トランジスタを形成することが好適である。
【0018】
ここで、[WP1/(lP1+2×PD1)]はPMOS保護トランジスタ107が静電気サージを流す時の流れ易さを表している。[WP2/(lP2+2×PD2)]がPMOS保護トランジスタ102、[WN1/(lN1+2×ND1)]がNMOS保護トランジスタ108、[WN2/(lN2+2×ND2)]がNMOS保護トランジスタ103の静電気サージの流れ易さをそれぞれ表している。[WP1/(lP1+2×PD1)]をr107、[WP2/(lP2+2×PD2)]をr102、[WN1/(lN1+2×ND1)]がr108、[WN2/(lN2+2×ND2)]をr103として、その理由を以下説明する。
【0019】
図4に示すように、一般に、抵抗体の抵抗値Rは、式R=A×(W/L)[Aは係数]で表され、抵抗幅Wに比例し、抵抗長さLに反比例する。PMOS保護トランジスタ107,102、及びNMOS保護トランジスタ108,103が静電気サージを流す時にも抵抗として振る舞う。保護トランジスタを抵抗として扱う際に、抵抗幅Wに相当するのが、それぞれ図2〜図3に於けるWP1,WP2,WN1,WN2であり、抵抗長さLに相当するのが図2〜図3に於ける、[IP1+2×PD1],[IP2+2×PD2],[IN1+2×ND1],[IN2+2×ND2]である。従って、PMOS保護トランジスタ107の静電気サージの流し易さを、r107=WP1/[IP1+2×PD1]、以下同様にr102=WP2/[IP2+2×PD2],r108=WN1/[IN1+2×ND1],r103=WN2/[IN2+2×ND2]と表すことができる。
【0020】
次に、保護トランジスタを抵抗体に置き換えた時の静電気サージの流れ易さ、即ち、静電気サージへの応答性と抵抗値との関係について説明する。
図5に、図1に示す静電破壊防止保護回路おいて、PMOS保護トランジスタ107,102を抵抗r107,r102に置き換え、静電気サージを電圧V0に充電された容量Cからの放電とした等価回路を示す。スイッチを閉じた後に回路を流れる電流値は、時間の関数として下記式(1)で表される。
【0021】
【数1】
【0022】
上記式(1)を、(ア)r107がr102と等しい場合、(イ)r107がr102より十分に小さい場合の2つのケースについて考える。
【0023】
(ア)の時、r107=r102=Rと置くと式(1)は下記式(1,a)と表せる。
【0024】
【数2】
【0025】
(イ)の時、r107≪r102なのでr107+r102=Rと近似できるので、式(1)は下記式(1,b)と表せる。
【0026】
【数3】
【0027】
(ア)の時、回路を流れる電流i1(t)と(イ)の時に回路を流れる電流i2(t)を時間を横軸にとってグラフ化すると図6の様になる。
【0028】
図6に示すように、i2はi1に比べて初期電流値は2倍流れるが、その後の減衰時間が短い。このことは、r107を小さくすることで、サージ電流が回路を流れている時間を短く、即ち、サージに対する応答性が良くなることを表している。ゲートとコンタクトホールとの距離を短くすることは[2×PD1],[2×ND1]を小さくすることに相当するのでr107及びr108を下げることになる。
【0029】
i2はi1に比べて初期電流は2倍流れることは、その分だけ急激なサージ電流にさらされることを意味しており、保護トランジスタが破壊され易い。逆に云えば、適度に抵抗を増やすことで、初期電流を低減させ、破壊しにくくすることが出来る(反面、応答性は悪くなる)。
【0030】
このように、耐性を持たせる必要のあるPMOS保護トランジスタ102とNMOS保護トランジスタ103には適度の抵抗を付与し、サージに対する応答性を優先させれば良いPMOS保護トランジスタ107とNMOS保護トランジスタ108は抵抗が最小となるようにするのである。
【0031】
この関係を数式化したものが[WP1/IP1+2×PD1]>[WP2/IP2+2×PD2]かつ[WN1/IN1+2×ND1]>[WN2/IN2+2×ND2]である。
【0032】
以上説明したように、保護トランジスタは、ゲートとコンタクトホールとの距離が短いと、応答性がよくなるが、サージ電流が急激に流れてトランジスタが破竣されやすくなり、一方、ゲートとコンタクトホールの距離を広げると、サージ電流を適度に制限できるが、静電気サージに対する応答性が悪くなる。特に、当該距離を製造プロセス上の最小値を用いると応答性が最大限発揮されることとなる。
【0033】
従って、第1の実施の形態に係る保護回路では、PMOS保護トランジスタ107及びNMOS保護トランジスタ108におけるコンタクトホール(接続口)107h(108h)からゲート107g(108g)までの距離は、PMOS保護トランジスタ102及びNMOS保護トランジスタ103におけるコンタクトホール(接続口)102h(103h)からゲート102g(103g)までの距離よりも短くする、即ち、応答性の悪いトランジスタを使用することが不可欠なPMOS保護トランジスタ102及びNMOS保護トランジスタ103は、それ自身の破壊耐性をを確保するためにゲートとコンタクトホールとの距離を広くし、もう一方のPMOS保護トランジスタ107及びNMOS保護トランジスタ108は応答性をよくするためにゲートとコンタクトホールとの距離を短くする(特に、この距離をプロセス上の最小値させ応答性を最大限に発揮させることが好適である)。入出力線101と内部用電源線111との間に静電気サージが印加された場合、PMOS保護トランジスタ102の破壊耐性を良くし、PMOS保護トランジスタ107の応答性を良くすることで、保護トランジスタとしての破壊耐性を持たせつつ、インバータ130にサージ電流を流す経路の応答性を向上させ、静電気サージが流れきるまでにインバータ130の各トランジスタのゲートにサージ電圧が掛からないようにする保護抵抗104に掛かるサージ電圧が低下し、インバータ130のPMOSトランジスタ105のゲート破壊が防止される。また、同様に、入出力線101と内部用接地線121との間に静電気サージが印加された場合も、NMOS保護トランジスタ103の破壊耐性を良くし、NMOS保護トランジスタ108の応答性を良くすることで、インバータ130のNMOSトランジスタ106のゲート破壊も防止される。
【0034】
上述のように、PMOS保護トランジスタ107とNMOS保護トランジスタ108は、PMOS保護トランジスタ102及びNMOS保護トランジスタ103よりも、コンタクトホール(接続口)からゲートまでの距離を短くし、応答性を良くさせ、特に当該距離に製造プロセス上の最小値を用いて、応答性を最大限に発揮させるようにすることで、この保護抵抗104の抵抗値の増大を抑えつつ、インバータ130の各トランジスタのゲートの破壊が防止される。また、PMOS保護トランジスタ107とNMOS保護トランジスタ108のゲートとをコンタクトホールとの距離に短くする(特に製造プロセス上の最小値を用いる)ことで、保護トランジスタ面積を小さくできる。
【0035】
尚、PMOS保護トランジスタ107とNMOS保護トランジスタ108自身は、仮に破壊されたとしても、出力用電源線110と内部用電源線111の電位が等しく、出力用接地線120と内部用接地線121の電位も等しいので電気的な不良とはならない。影響があるとすれば、出力トランジスタのスイッチングノイズによる内部回路の誤動作マージンの減少が考えられるが、静電破壊によって電気的に不良となることに比べれば、その影響は軽微である。
【0036】
(第2の実施の形態)
図7は、第2の実施の形態に係る半導体装置の静電破壊防止保護回路を示す回路図である。図8は、第2の実施の形態に係る半導体装置の静電破壊防止保護回路における保護トランジスタを示す平面図である。図9は、第2の実施の形態に係る半導体装置の静電破壊防止保護回路における他の保護トランジスタを示す平面図である。
【0037】
第2の実施の形態に係る半導体装置の静電破壊防止保護回路では、第1の実施例と共通する部分は説明を省略する。第2の実施の形態は、不純物拡散層の寄生抵抗を下げるためにシリコンと金属の化合物層(以下、サリサイド層と記す)を不純物拡散層の表面に形成する、いわゆるサリサイド構造を採用したトランジスタを用いる形態である。
【0038】
第2の実施の形態に係る保護回路において、図8に示すように、PMOS保護トランジスタ107には、ソース及びドレインとしての不純物拡散層107sd(図8中、不純物拡散層107sdは図示しない)におけるゲート107gとコンタクトホール107hとの間の全面にサリサイド層701を形成し、図9に示すように、PMOS保護トランジスタ102には、ソース及びドレインとしての不純物拡散層102sdにおけるコンタクトホール102h近傍にサリサイド層201aを形成すると共に、ゲート102gとコンタクトホール102hとの間にサリサイド層201aを形成しない(P型不純物拡散層のままの)非サリサイド層形成領域201bを設ける。また、同様に、図8に示すように、NMOS保護トランジスタ108には、ソース及びドレインとしての不純物拡散層108sd(図8中、不純物拡散層108sdは図示しない)におけるゲート108gとコンタクトホール108hとの間の全面にサリサイド層801を形成し、図9に示すように、NMOS保護トランジスタ103には、ソース及びドレインとしての不純物拡散層103sdにおけるコンタクトホール103h近傍にサリサイド層301aを形成すると共に、ゲート103gとコンタクトホール103hとの間にサリサイド層301aを形成しない(N型不純物拡散層のままの)非サリサイド層形成領域301bを設ける。
【0039】
通常、ソース及びドレインとしての不純物拡散層おけるゲートとコンタクトホールとの間の全面にサリサイド層を全面に形成すると、サージ電流が急激に流れてトランジスタが破壊され易くなるが、応答性が良くなり、一方、ゲートとコンタクトホールの間に不純物拡散層のままの領域(サリサイド層非形成領域)を設けると、サージ電流を適度に制限できるので、トランジスタ自身の静電破壊耐性は向上するが、静電気サージに対する応答性は悪くなる。
【0040】
従って、第2の実施の形態の保護回路では、応答性の悪いトランジスタを使用することが不可欠なPMOS保護トランジスタ102及びNMOS保護トランジスタ103は、それ自身の破壊耐性をを確保するためにゲートとコンタクトホールの間に不純物拡散層のままの領域(サリサイド層非形成領域)を設け、もう一方のPMOS保護トランジスタ107及びNMOS保護トランジスタ108は応答性をよくするためにソース及びドレインとしての不純物拡散層おけるゲートとコンタクトホールとの間の全面にサリサイド層を全面に形成する。第1の実施の形態と同様に、入出力線101と内部用電源線111との間に静電気サージが印加された場合、PMOS保護トランジスタ102の破壊耐性を良くし、PMOS保護トランジスタ107の応答性を良くすることでインバータ130のPMOSトランジスタ105のゲート破壊が防止される。また、同様に、入出力線101と内部用接地線121との間に静電気サージが印加された場合も、NMOS保護トランジスタ103の破壊耐性を良くし、NMOS保護トランジスタ108の応答性を良くすることで、インバータ103のNMOSトランジスタ106のゲート破壊も防止される。
【0041】
上述のように、PMOS保護トランジスタ107とNMOS保護トランジスタ108は、ゲートとコンタクトホールとの間の全面にサリサイド層を形成して静電気サージに対する保護トランジスタの応答性を良くし、一方、PMOS保護トランジスタ102及びNMOS保護トランジスタ103は、ゲートとコンタクトホールの間に不純物拡散層のままの領域(サリサイド層非形成領域)を設け静電気サージに対する破壊耐性を向上させたので、保護抵抗104の抵抗値の増大を抑えつつ、インバータ130の各トランジスタのゲートの破壊を防止できる。また、PMOS保護トランジスタ107とNMOS保護トランジスタ108は、ゲートとコンタクトホールとの間に不純物拡散層のまま残す領域をわざわざ設けないので、保護トランジスタ面積を小さくできる。
【0042】
尚、PMOS保護トランジスタ107とNMOS保護トランジスタ108自身は、仮に破壊されたとしても、その影響が軽微であることは第1の実施の形態と同様である。
【0043】
上記第1から第2の実施の形態は、何れもCMOS入出力端子を例に説明したが、PMOSまたはNMOSの一方のトランジスタしか持たない、いわゆるオープンドレイン型の入出力端子にも適用できる。また、出力回路を持たないCMOS入力端子やオープンドレイン型入力端子にも適用可能である。また、第1から第2の実施の形態を組合せることもできる。更に、第1から第2の実施の形態の何れも、電源線側だけ、或いは接地線側だけに適用しても良い。
【0044】
【発明の効果】
以上、本発明によれば、小型で高速動作が可能な半導体装置の静電破壊防止保護回路を提供することができる。
【図面の簡単な説明】
【図1】第1の実施の形態に係る半導体装置の静電破壊防止保護回路を示す回路図である。
【図2】第1の実施の形態に係る半導体装置の静電破壊防止保護回路における保護トランジスタを示す平面図である。
【図3】第1の実施の形態に係る半導体装置の静電破壊防止保護回路における他の保護トランジスタを示す平面図である。
【図4】抵抗体の抵抗値Rにおける抵抗幅Wと、抵抗長さLとの関係を説明する概要図である。
【図5】図1に示す静電破壊防止保護回路おいて、PMOS保護トランジスタ107,102を抵抗r107,r102に置き換え、静電気サージを電圧V0に充電された容量Cからの放電とした等価回路を示す回路図である。
【図6】図5に示す等価回路を流れる電流i1(t)及び電流i2(t)と時間との関係を示すグラフである。
【図7】第2の実施の形態に係る半導体装置の静電破壊防止保護回路を示す回路図である。
【図8】第2の実施の形態に係る半導体装置の静電破壊防止保護回路における保護トランジスタを示す平面図である。
【図9】第2の実施の形態に係る半導体装置の静電破壊防止保護回路における他の保護トランジスタを示す平面図である。
【図10】従来の半導体装置の静電破壊防止保護回路(入出力端子の回路図)を示す。
【図11】従来の改良型半導体装置の静電破壊防止保護回路(入出力端子の回路図)を示す。
【符号の説明】
101 入出力線
102、103 保護トランジスタ(他の保護トランジスタ)
104 保護抵抗
105、106 インバータのトランジスタ
107、108 保護トランジスタ(第1、第2の保護トランジスタ)
110 出力用電源線
111 内部用電源線
120 出力用接地線
121 内部用接地線
130 インバータ
201a サリサイド層
201b 非サリサイド層形成領域
301a サリサイド層
301b 非サリサイド層形成領域
701 サリサイド層
801 サリサイド層
Claims (3)
- 出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第1の電源線と内部回路のインバータが接続される第2の電源線との間に第1の保護トランジスタを有し、出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第1の接地線と内部回路のインバータが接続される第2の接地線との間に第2の保護トランジスタを有する半導体装置の静電破壊防止保護回路において、
当該第1及び第2の保護トランジスタにおけるソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの距離が、前記出力トランジスタまたは前記入力端子に設けられた他の前記保護トランジスタにおけるソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの距離よりも、短いことを特徴とする半導体装置の静電破壊防止保護回路。 - 出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第1の電源線と内部回路のインバータが接続される第2の電源線との間に第1の保護トランジスタを有し、出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第1の接地線と内部回路のインバータが接続される第2の接地線との間に第2の保護トランジスタを有する半導体装置において、
当該第1及び第2の保護トランジスタは、ソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの間の全面にシリコンと金属との化合物層を形成され、
前記出力トランジスタまたは前記入力端子に設けられた他の前記保護トランジスタは、ソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの間にシリコンと金属の化合物層非形成領域を設けられたことを特徴とする半導体装置の静電破壊防止保護回路。 - 前記第1及び第2の保護トランジスタにおけるソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホールからゲートまでの距離が、製造プロセス上の最小値である請求項1または2に記載の半導体装置の静電破壊防止保護回路。
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