JP2005005333A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】出力MOSトランジスタM2と並列に降伏電圧の低い第1低耐圧MOSトランジスタM1を接続するとともに、電源端子間に降伏電圧の低い第2低耐圧MOSトランジスタM4を接続し、外部端子T1にESDサージが印加された場合に先ず第1低耐圧MOSトランジスタM1が寄生バイポーラ動作してサージ電流を放電し、次いで第2低耐圧MOSトランジスタM4が寄生バイポーラ動作してサージ電流を放電するように構成する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、半導体技術さらには半導体集積回路の静電保護に適用して有効な技術に関する。
【0002】
【従来の技術】
従来の半導体集積回路における静電保護技術として、外部端子に印加されたESD(静電気放電)サージを電源端子へ放電する機能を、信号を出力するI/O回路の出力MOSトランジスタに持たせるようにしたものがある。
【0003】
【発明が解決しようとする課題】
しかしながら、出力MOSトランジスタによりESDサージを放電させるためには、出力MOSトランジスタのドレイン耐圧が低くなるように形成して外部端子から電源端子へESDサージを放電する能力を高める必要がある。出力MOSトランジスタを低耐圧にするにはそのドレイン拡散層の不純物濃度を高くする方法があるが、そのようにすると酸化膜の界面が徐々に劣化してしまういわゆるホットキャリア耐性の低下という現象が生じてしまう。すなわち、この静電保護技術ではESD耐性とホットキャリア耐性とがトレードオフの関係になっている。
【0004】
そのため、上記の方式でESD耐性とホットキャリア耐性の両方を満たすためには、狭い条件の中で、出力MOSトランジスタのゲート幅やドレイン拡散層の面積を大きくするなどのレイアウト対策を行ったり、或いは特別の不純物イオン注入工程を追加するなどのプロセス対策を行って、所望の特性が得られるようにする必要があり、レイアウト面積の増大、並びに回路の設計コストや製造コストが増大するという問題があった。
【0005】
この発明の目的は、回路のホットキャリア耐性を低下させることなくESD耐性を高めることのできるI/O回路を備えた半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、半導体集積回路の入出力回路において、Nチャネル形の出力MOSトランジスタと並列に降伏電圧の低い第1の低耐圧MOSトランジスタを接続するとともに、同様に降伏電圧の低い第2の低耐圧MOSトランジスタを電源端子間に接続し、外部端子にESDサージが印加された場合に先ず第1低耐圧MOSトランジスタの寄生バイポーラトランジスタを動作させてサージ電流を放電させ、次いで第2低耐圧MOSトランジスタの寄生バイポーラトランジスタを動作させてサージ電流を放電させるように構成したものである。
【0007】
このような手段によれば、ESD耐性を図るために出力MOSトランジスタのゲート幅やドレイン拡散層の大きさを調整したりイオン注入をしたりする必要がないので、出力MOSトランジスタのホットキャリア耐性を低下させることなく、入出力回路のESD耐性を高めることが出来る。
【0008】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図1は、本発明の第1実施例に係るESD保護回路を含んだI/O回路を示す回路図である。
同図において、T1は外部端子、Vccは電源電圧、Vssは基準電源電圧、M2とM3はNチャネル形とPチャネル形の出力MOSトランジスタで電源電圧Vcc,Vssを受けて駆動するプッシュプル型の出力回路を構成している。D1は外部端子T1と電源電圧Vccの端子間の保護ダイオード、D2は外部端子T1と基準電源電圧Vssの端子間の保護ダイオード、D3は電源電圧Vcc,Vssの両端子間の保護ダイオードである。
【0009】
また、M1は、ESD放電用に外部端子T1と基準電源電圧Vssの端子間に接続されたNチャネル形の低耐圧MOSトランジスタ、M4は、ESD放電用に電源端子間に接続されたNチャネル形の低耐圧MOSトランジスタ、R1は外部端子T1と低耐圧MOSトランジスタM1のドレイン端子との間に接続された例えばポリシリコンなどの抵抗素子である。
【0010】
このI/O回路は、外部端子T1を介してデータの入出力を行うもので、外部端子T1は抵抗R1を介して出力回路(M2,M3)に接続されているほか、図示しない内部の入力回路にも接続されている。
【0011】
また、特に制限されるものではないが、この実施例のI/O回路を備えた半導体集積回路は0.18μmプロセスにより製造され、I/O回路は3.3Vや5Vの信号が入出力されるものである。そのため、出力MOSトランジスタM2,M3や、低耐圧MOSトランジスタM1,M4、並びに、図示しない内部の入力回路を構成するMOSトランジスタは、酸化膜が厚く形成された厚膜MOSトランジスタからなり、5V以上のゲート耐圧が確保されている。
【0012】
低耐圧MOSトランジスタM1,M4は、ドレイン耐圧がI/O回路の他のMOSトランジスタ(例えば、出力MOSトランジスタM2)よりも低くなるように形成されたものである。このような特性は、例えば、ドレイン拡散層の不純物濃度を高めに設定することで得ることが出来る。或いは、MOSトランジスタのゲート長を短くすることで得ることも出来る。これら低耐圧MOSトランジスタM1,M4は、例えばゲート端子とソース端子が結合されるなどして、ピンチオフ状態にされる。
【0013】
図2には、低耐圧MOSトランジスタM1と出力MOSトランジスタM2との放電特性のグラフを示す。同図において横軸はMOSトランジスタのドレイン・ソース間に生じる放電電圧、縦軸はドレイン電流を示している。
一般に、MOSトランジスタは、オフされた状態でドレイン電圧を上昇させていくとある降伏電圧でアバランシェ降伏が生じてドレインからウェルに流れる電流が増加する。そして、この電流によりウェルの電圧が上昇してソース電圧よりPN接合の順方向電圧(0.8V)を超えると、ウェルからソース領域に電流が流れて、ドレイン領域−ウェル−ソース領域からなる寄生バイポーラがオンされる。そして、それによりドレイン領域からソース領域へ大きな電流が流れるという特性を有する。一旦、寄生バイポーラがオンすると降伏電圧より低い電圧で大きな電流を流すため、放電電圧が急激に変化する。このときの電圧変動のことをスナップバックと云う。
【0014】
低耐圧MOSトランジスタM1は、ドレイン耐圧が低くなるように、すなわち、出力MOSトランジスタM2と較べてドレイン端子の降伏電圧が例えば3〜5V程度低く形成されている。また、主に放電特性を最適化するように設計することが出来るため、例えばゲート幅を広くするなどして、非常に大きな放電電流に対して破壊されないように形成されている。
電源端子間の低耐圧MOSトランジスタM4についても同一の特性である。
【0015】
出力MOSトランジスタM2は、出力回路としての動作特性やホットキャリア耐性を最適化するように設計されている。一方、放電特性は余り考慮されていないので、比較的低い放電電流で破壊される放電特性を有している。
【0016】
次に、上記構成のI/O回路にESDサージが入力したときの動作説明を行う。
図3は、I/O回路の放電特性を示すグラフである。横軸は外部端子T1の電圧、縦軸は外部端子T1に流れる放電電流を示す。
外部端子T1に例えば200〜2000VのESDサージパルスが入力されると、先ず、この電圧が直接印加される低耐圧MOSトランジスタM1と出力MOSトランジスタM2のうち、降伏電圧が低く形成された低耐圧MOSトランジスタM1の寄生バイポーラトランジスタがONしてそのソース端子へ大きな電流を流す(放電経路▲1▼)。
【0017】
さらに、この電流が増すに従って、抵抗R1の電圧降下が大きくなって外部端子T1の電圧が上昇する。そして、それに伴って電源電圧Vccラインの電圧が上昇し、その電圧が電源端子間の低耐圧MOSトランジスタM4の降伏電圧に達すると、この低耐圧MOSトランジスタM4の寄生バイポーラトランジスタがONしてソース端子へ大きな電流を流す(放電経路▲2▼)。
これらの間、放電電圧は出力MOSトランジスタM2の降伏電圧を超えないので、出力MOSトランジスタM2の寄生バイポーラトランジスタがONして電流が流れ続けたり破壊されたりすることはない。
【0018】
図3のグラフにおいて、低耐圧MOSトランジスタM1が放電電流を流すときの特性線L1’の傾きが、図2に示した低耐圧MOSトランジスタM1単体での特性線L1の傾きよりも緩やかになっているのは、抵抗R1の電圧降下が作用しているからである。
【0019】
また、低耐圧MOSトランジスタM1が降伏する端子電圧よりも、電源端子間の低耐圧MOSトランジスタM4が降伏する端子電圧の方が高いのは、ダイオードD1の順方向電圧と低耐圧MOSトランジスタM4までの配線抵抗の電圧降下が加わっているからである。ちなみに、低耐圧MOSトランジスタM4は、外部端子T1よりも離れた箇所にある電源端子の近傍に形成されるため、外部端子T1からの配線長が比較的長く、その配線抵抗も比較的大きくなる。また、ESDサージにより流れる放電電流は1〜2A程度になるので配線抵抗による電圧降下も大きなものとなる。
【0020】
そして、このような低耐圧MOSトランジスタM1,M4による二段階の放電作用により、出力回路や入力回路にサージ電圧が印加されるのを防止してこれらの回路をESDサージから保護することが出来る。
【0021】
図4には、本発明の第2実施例に係るI/O回路の回路図を、図5にはその放電特性のグラフをそれぞれ示す。
この第2実施例に係るI/O回路は、図1の回路から抵抗R1を除く一方、外部端子T1と低耐圧MOSトランジスタM1の接続ノードN2と、出力MOSトランジスタM2,M3の結合ノードN3との間に抵抗R2を接続したものである。
【0022】
このようなI/O回路によれば、外部端子T1にESDサージが印加された場合、外部端子T1と基準電源電圧Vssの端子間に設けられた低耐圧MOSトランジスタM1の寄生バイポーラトランジスタがオンしてサージ電流を電源電圧Vssの端子へ放電し、それにより、出力MOSトランジスタM2,M3や入力回路を保護することが出来る。
【0023】
また、この第2実施例のI/O回路によれば、素子単体で見たときに、出力MOSトランジスタM2の降伏電圧と低耐圧MOSトランジスタM1の降伏電圧に少しの差しかないような素子しか形成できないような場合でも、抵抗R2の電圧降下により、外部端子T1にESDサージが印加された場合に、出力MOSトランジスタM2が降伏するよりも早く低耐圧MOSトランジスタM1を降伏させることが出来る。これは、出力MOSトランジスタM2にはピンチオフした状態で僅かなのドレイン電流が流れるので、その電流により抵抗R2の電圧降下が生じて、出力MOSトランジスタM2のドレイン電圧よりも低耐圧MOSトランジスタM1のドレイン電圧の方が高くなるからである。
【0024】
また、この実施例に係るI/O回路では、ESDサージが外部端子T1に印加された場合に、電源端子間の低耐圧MOSトランジスタM4は特に機能しないが、電源電圧Vccの端子に高電圧のサージパルスが入力された場合に、この低耐圧MOSトランジスタM4の寄生バイポーラトランジスタが先に動作してサージパルスを電源電圧Vssの端子へ放電させることが出来る。
【0025】
図6には、本発明の第3実施例に係るI/O回路の回路図を、図7にはその放電特性のグラフをそれぞれ示す。
この第3実施例に係るI/O回路は、電源端子間の保護トランジスタとして図1の低耐圧MOSトランジスタM4の代わりにサイリスタS1を適用したものである。
この第3実施例のI/O回路では、外部端子T1にESDサージが印加された場合に、先ず、外部端子T1と基準電源端子間に接続された低耐圧MOSトランジスタM1の寄生バイポーラトランジスタがONして電流を流し、次いで、この電流により電源電圧Vccのラインの電圧が上昇してサイリスタS1にオンして大きな電流を電源電圧Vssの端子へ放電する。そして、これらにより出力MOSトランジスタM2,M3や内部の入力回路を保護することが出来る。
【0026】
図8には、本発明の第1実施例に係るI/O回路のレイアウト構成図を示す。
同図において、ハッチングAはポリシリコン、ハッチングBはP形拡散層、ハッチングCはN形拡散層、ハッチングDはP形ウェル、ハッチングEはN形ウェル、ハッチングFは低濃度N形基板を示している。
【0027】
同図に示されるように、I/O回路の各素子はP形ウェルとN形ウェルを独立にさせたダブルウェル構造により形成されるとともに、特に制限されないが、各素子は複数の電極を並列に形成した櫛型電極構造に形成され、これらの複数の電極に複数の配線がそれぞれ接続されて回路が形成されるようになっている。また、図8においてダイオードD1,D2とMOSトランジスタM1〜M3の各素子の櫛型電極の周りを囲うように枠状に形成されているN形又はP形の拡散層20,21はウェル給電用の電極である。
【0028】
なお、図1中の電源端子間の保護ダイオードD3や低耐圧MOSトランジスタM4は外部端子T1と離れた位置に形成される電源端子のパッドと隣接して形成されているため、図8には示されていない。
【0029】
本実施例に係るI/O回路においては、低耐圧MOSトランジスタM1は保護ダイオードD1,D2やパッドなどとともにチップの外周側に、出力MOSトランジスタM2,M3はそれよりチップの内側に形成されるとともに、出力MOSトランジスタM2,M3と低耐圧MOSトランジスタM1との間隔が少し広めされるなど、出力MOSトランジスタM2,M3と低耐圧MOSトランジスタM1とがレイアウト的に区別されて形成されている。それにより、低耐圧MOSトランジスタM1による放電動作が出力MOSトランジスタM2,M3に影響を与えないようにされている。
【0030】
さらに、出力MOSトランジスタM2のウェルと、低耐圧MOSトランジスタM1のウェルとは互いに切り離されており、低耐圧MOSトランジスタM1の寄生バイポーラトランジスタがオンするときにウェルに流れる電流が出力MOSトランジスタM2に流れないようにされている。
【0031】
図9には、上述のI/O回路を備えた半導体集積回路チップの全体のレイアウト図を、図10にはこの半導体集積回路を構成する3種類のMOSトランジスタと低耐圧MOSトランジスタのプロセス工程を説明する図表である。
この半導体集積回路は、不揮発性メモリ搭載型の集積回路であり、主に、構造の異なる3種類のMOSトランジスタにより構成される。すなわち、周辺回路およびI/O回路に使用される厚膜MOSトランジスタと、フラッシュメモリのメモリ素子となる2重ゲート構造のMOSトランジスタ(厚膜メモリMOSトランジスタ)と、内部論理回路(コアデバイス)に使用される薄膜MOSトランジスタである。そして、I/O回路に用いられる低耐圧MOSトランジスタ(ESDMOS)M1,M4は、これら3種類のMOSトランジスタの各プロセス工程を適宜組み合わせることで形成することが出来る。
【0032】
図10に示すように、薄膜MOSトランジスタは、1.8V系或いはそれ以下の低電圧で高速に駆動するため酸化膜が薄く形成されるとともに、そのウェルとしては高濃度のP形不純物を打ち込む「高濃度P形ウェルプロセス」が用いられて形成される。また、ソース・ドレインのエクステンション部には中濃度のN形不純物を打ち込む「中濃度N形エクステンション拡散層プロセス」が、ソース・ドレインの拡散層には全てのNチャネルMOSトランジスタで共通に行われる高濃度のN形不純物(例えばリン)を打ち込む「高濃度N形拡散層プロセス」が、それぞれ用いられる。
【0033】
メモリ素子としてのMOSトランジスタ(厚膜メモリMOSトランジスタ)は、コントロールゲートの他にフローティングゲートを有し、該フローティングゲートにホットエレクトロンを注入してデータ保持を行うトランジスタであり、高電圧で駆動するため酸化膜が厚く形成されるとともに、そのウェルは低濃度のP形不純物を打ち込む「低濃度P形ウェルプロセス」により形成される。また、ソース・ドレインの拡散層の形成には、共通の「高濃度N形拡散層プロセス」に加えて、さらに不純物濃度を増すためにソース側に低濃度のN形不純物を打ち込む「メモリソース拡散層プロセス」が、ドレイン側に低濃度のN形不純物を打ち込む「メモリドレイン拡散層プロセス」が用いられる。
【0034】
厚膜MOSトランジスタは、3.3V系や5V系の信号を扱うため酸化膜が厚く形成されるとともに、そのウェルは上記の「低濃度P形ウェルプロセス」が用いられて形成される。また、ソース・ドレインのエクステンション部の形成には低濃度のN形不純物を打ち込む「低濃度N形エクステンション拡散層プロセス」が、ソース・ドレインの拡散層の形成には共通の「高濃度N形拡散層プロセス」が、それぞれ用いられる。
【0035】
低耐圧MOSトランジスタ(ESDMOS)は、上記のような半導体プロセスを適宜組み合わせて形成することが出来る。組合せのパターンとしては、図10の仕様▲1▼〜▲4▼の何れかを適用することが出来る。
例えば、仕様▲1▼のパターンを適用した場合、酸化膜は厚く、ウェルには「低濃度P形ウェルプロセス」、ソース・ドレインのエクステンション部には「中濃度N形エクステンション拡散層プロセス」、ソース・ドレインの拡散層には「高濃度N形拡散層プロセス」を、それぞれ用いて低耐圧MOSトランジスタを形成することができる。同様に、仕様▲2▼〜▲4▼のパターンを用いても低耐圧MOSトランジスタを形成することが出来る。このような場合、低耐圧MOSトランジスタの形成のために新たなプロセス工程を追加することなく、マスクの変更のみで対応することが出来る。
【0036】
また、仕様▲5▼に示すように、低耐圧MOSトランジスタのソース・ドレイン拡散層を、共通の「高濃度N形拡散層プロセス」を用いずに、高濃度のN形不純物(例えば砒素)を打ち込む専用の「高濃度N形ESD拡散層プロセス」を用いて形成することも出来る。しかしながら、この場合には、新たなプロセス工程の追加が必要となる。
【0037】
以上のように、上述の第1〜第3の実施例のI/O回路を備えた半導体集積回路によれば、低耐圧MOSトランジスタM1,M4やサイリスタS1の放電により所定のESD耐性を容易に得ることが出来るとともに、出力MOSトランジスタに関しては出力回路としての動作特性やホットキャリア耐性のみを考慮して設計することが出来るようになるという効果がある。
【0038】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、図1のI/O回路に第2実施例の抵抗R2(図4)を設けても良い。この場合、ESDサージに対して2個の低耐圧MOSトランジスタM1,M4で2段階にサージ電流を放電して回路を保護することが出来るとともに、出力MOSトランジスタM2の降伏電圧が低い場合でも、抵抗R2によって、出力MOSトランジスタM2よりも低耐圧MOSトランジスタM1の方において早く寄生バイポーラトランジスタをオンさせるようにできる。
【0039】
また、外部端子T1と基準電源電圧Vssの端子との間に接続される保護トランジスタとして、低耐圧MOSトランジスタではなくサイリスタを設けるようにしても良い。なお、この場合には、サイリスタの降伏電圧が出力MOSトランジスタM2の降伏電圧よりも低くなるように形成する必要がある。
【0040】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である不揮発性メモリを搭載した半導体集積回路について説明したがこの発明はそれに限定されるものでなく、ESD保護の必要な様々な半導体集積回路に広く利用することができる。
【0041】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ホットキャリア耐性など出力回路に必要な特性とESD耐性との両方を同時に満足する半導体集積回路を実現できるという効果がある。
【図面の簡単な説明】
【図1】本発明の第1実施例に係るESD保護回路を含んだI/O回路を示す回路図である。
【図2】高耐圧MOSトランジスタと低耐圧MOSトランジスタの放電特性を示すグラフである。
【図3】第1実施例のI/O回路の放電特性を表わした特性グラフである。
【図4】本発明の第2実施例に係るESD保護回路を含んだI/O回路を示す回路図である。
【図5】第2実施例のI/O回路の放電特性を表わした特性グラフである。
【図6】本発明の第3実施例に係るESD保護回路を含んだI/O回路を示す回路図である。
【図7】第3実施例のI/O回路の放電特性を表わした特性グラフである。
【図8】第1の実施例に係るI/O回路のレイアウト構成図を示す。
【図9】本発明の実施例の半導体集積回路のチップ全体のレイアウト図である。
【図10】図9の半導体集積回路の各ブロックで用いられるMOSトランジスタのプロセス工程を説明する図表である。
【符号の説明】
D1〜D3 保護ダイオード
M1 低耐圧MOSトランジスタ(第1の保護トランジスタ)
M2 出力MOSトランジスタ(第2の出力MOSトランジスタ)
M3 出力MOSトランジスタ(第1の出力MOSトランジスタ)
M4 低耐圧MOSトランジスタ(第2の保護トランジスタ)
R1 抵抗素子
S1 サイリスタ(第2の保護トランジスタ)
T1 外部端子
Vcc 電源電圧(第1電源電圧)
Vss 基準電源電圧(第2電源電圧)
Claims (5)
- 第1電源電圧端子または第2電源電圧端子に各々のソース端子が、また、外部端子に各々のドレイン端子が接続されてなる第1および第2の出力MOSトランジスタを備えた半導体集積回路であって、
上記外部端子と上記第2電源電圧端子との間に、上記第2の出力MOSトランジスタより降伏電圧が低く形成された第1の保護トランジスタが接続されていることを特徴とする半導体集積回路。 - 上記第1電源電圧端子と上記外部端子との間ならびに上記第2電源電圧端子と上記外部端子との間にそれぞれ接続された第1および第2の保護ダイオードと、
第1電源電圧端子と第2電源電圧端子との間に接続され上記第2の出力MOSトランジスタより降伏電圧が低く形成された第2の保護トランジスタとを備えていることを特徴とする請求項1記載の半導体集積回路。 - 上記外部端子と上記第1の保護トランジスタの間に抵抗素子が接続されていることを特徴とする請求項2記載の半導体集積回路。
- 上記第1又は第2の保護トランジスタは、上記第2の出力MOSトランジスタよりもドレイン耐圧が低く形成された低耐圧MOSトランジスタであることを特徴とする請求項1〜3の何れかに記載の半導体集積回路。
- 上記第1又は第2の保護トランジスタは、サイリスタであることを特徴とする請求項1〜3の何れかに記載の半導体集積回路。
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