JPH0566241A - 出力バツフア回路、半導体集積回路及びテスト方法 - Google Patents
出力バツフア回路、半導体集積回路及びテスト方法Info
- Publication number
- JPH0566241A JPH0566241A JP3229010A JP22901091A JPH0566241A JP H0566241 A JPH0566241 A JP H0566241A JP 3229010 A JP3229010 A JP 3229010A JP 22901091 A JP22901091 A JP 22901091A JP H0566241 A JPH0566241 A JP H0566241A
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- Japan
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- transistors
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】駆動能力を制御信号によって変えることによ
り、ＬＳＩテスターで測定を行なう時には駆動能力を落
し安定動作するようにし、実際に使用する時には高い駆
動能力が得られるようにした半導体集積回路の出力バッ
ファを提供する。 【構成】出力最終段のトランジスタを複数並列に接続
し、制御信号によって出力最終段階のトランジスタの一
部をオフ状態にし、出力駆動能力を変えることが出来る
ようにし、制御入力端子によって駆動能力をコントロー
ルする。 【効果】出力バッファの駆動能力を変えることが出来る
ので、ＬＳＩテスターで測定する時には駆動能力を落と
して発生するノイズを小さくし安定動作させ、実際に使
用する際には本来の駆動能力で動作させることが出来
る。
り、ＬＳＩテスターで測定を行なう時には駆動能力を落
し安定動作するようにし、実際に使用する時には高い駆
動能力が得られるようにした半導体集積回路の出力バッ
ファを提供する。 【構成】出力最終段のトランジスタを複数並列に接続
し、制御信号によって出力最終段階のトランジスタの一
部をオフ状態にし、出力駆動能力を変えることが出来る
ようにし、制御入力端子によって駆動能力をコントロー
ルする。 【効果】出力バッファの駆動能力を変えることが出来る
ので、ＬＳＩテスターで測定する時には駆動能力を落と
して発生するノイズを小さくし安定動作させ、実際に使
用する際には本来の駆動能力で動作させることが出来
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にその出力バッファ回路及び機能テストに関する。
特にその出力バッファ回路及び機能テストに関する。
【０００２】
【従来の技術】一般の半導体集積回路においては、半導
体集積回路の内部回路と外部端子の間にインターフェー
スの役割を果す出力バッファや入力バッファが置かれる
ことが多い。
体集積回路の内部回路と外部端子の間にインターフェー
スの役割を果す出力バッファや入力バッファが置かれる
ことが多い。
【０００３】図５に従来の半導体集積回路の例を示す。
図５で５１〜５４は入力端子、６１〜６４は出力端
子、７１〜７４は入力バッファ、８１〜８４は出力バッ
ファで５０は内部回路を示している。
図５で５１〜５４は入力端子、６１〜６４は出力端
子、７１〜７４は入力バッファ、８１〜８４は出力バッ
ファで５０は内部回路を示している。
【０００４】ＣＭＯＳの半導体集積回路における出力バ
ッファの等価回路例を図６に示す。図６において、１は
入力端子、２は出力端子、８は電源への接続、９はグラ
ンドへの接続、１３はＰチャンネル型ＭＯＳトランジス
タ、２４はＮチャンネル型ＭＯＳトランジスタ、３１は
出力トランジスタを駆動するためのインバータである。
ッファの等価回路例を図６に示す。図６において、１は
入力端子、２は出力端子、８は電源への接続、９はグラ
ンドへの接続、１３はＰチャンネル型ＭＯＳトランジス
タ、２４はＮチャンネル型ＭＯＳトランジスタ、３１は
出力トランジスタを駆動するためのインバータである。
【０００５】図４の回路は通常の出力バッファである
が、図７に３ステート出力バッファの回路例を示す。
図７において、１は入力端子、２は出力端子、６はコン
トロール入力端子、１４はＰチャンネル型ＭＯＳトラン
ジスタ、２５はＮチャンネル型ＭＯＳトランジスタ、３
３はインバーター、３７はＮＡＮＤゲート、４３はＮＯ
Ｒゲートである。 図７の回路では出力端子２はハイイ
ンピーダンス状態にすることが出来る。
が、図７に３ステート出力バッファの回路例を示す。
図７において、１は入力端子、２は出力端子、６はコン
トロール入力端子、１４はＰチャンネル型ＭＯＳトラン
ジスタ、２５はＮチャンネル型ＭＯＳトランジスタ、３
３はインバーター、３７はＮＡＮＤゲート、４３はＮＯ
Ｒゲートである。 図７の回路では出力端子２はハイイ
ンピーダンス状態にすることが出来る。
【０００６】図８に半導体集積回路をパッケージに組み
込んだり、ウエファー状態で機能テストを行なう際の等
価回路図を示す。 図８で、７６は入力バッファ、８５
は出力バッファ、５６及び６５は入力及び出力端子、５
０は内部回路である。 図８では簡略化のために入力バ
ッファ、出力バッファはそれぞれ１つしか記載していな
い。
込んだり、ウエファー状態で機能テストを行なう際の等
価回路図を示す。 図８で、７６は入力バッファ、８５
は出力バッファ、５６及び６５は入力及び出力端子、５
０は内部回路である。 図８では簡略化のために入力バ
ッファ、出力バッファはそれぞれ１つしか記載していな
い。
【０００７】８’、９’は半導体集積回路に外部から供
給される電源及びグランド電位であり、節点Ａと節点Ｂ
は半導体集積回路内部の電源及びグランドに相当してい
る。外部から供給される電源と半導体集積回路内部の電
源の間には等価的にインダクタンスが存在し、図８の５
７及び５８がそのインダクタンスである。
給される電源及びグランド電位であり、節点Ａと節点Ｂ
は半導体集積回路内部の電源及びグランドに相当してい
る。外部から供給される電源と半導体集積回路内部の電
源の間には等価的にインダクタンスが存在し、図８の５
７及び５８がそのインダクタンスである。
【０００８】一般的に半導体集積回路をパッケージに組
み込んだ場合の等価インダクタンスは数ｎＨ〜数十ｎＨ
といわれており、ウエファー状態でＬＳＩテスターを使
用して機能テストを行なう場合にも数十ｎＨの等価イン
ダクタンスがつく。
み込んだ場合の等価インダクタンスは数ｎＨ〜数十ｎＨ
といわれており、ウエファー状態でＬＳＩテスターを使
用して機能テストを行なう場合にも数十ｎＨの等価イン
ダクタンスがつく。
【０００９】今、図８の出力端子６５に負荷容量５９が
ついているとすると、この負荷容量５９を充放電すると
きに出力バッファ８５に大きな過渡電流が流れ、この過
渡電流によってインダクタンス５７、５８には逆起電圧
が発生し、この起電圧によって半導体集積回路内部の電
源電圧、グランド電位が変動する。 今、出力バッファ
のスイッチングにより流れる電源電流の変化が５ｎＳの
間に５０ｍＡ変化したとすると、単位時間当りの電流の
変化は１０００００００（Ａ／Ｓ）になり、等価インダ
クタンスを１０ｎＨとすれば逆起電圧は０ . １Ｖにな
る。 出力バッファが同時に８本動作したとすると逆起
電圧は０ . ８Ｖにも達する計算になってしまう。 この
ため、半導体集積回路内部の電源及びグランドレベルは
大きく変動し、入力バッファのスレッシュホールドレベ
ルを大きく狂わせたりして誤動作の原因になる。特に、
ＬＳＩテスターで機能テストを行なう場合にはプローブ
カードと呼ばれる専用の治具が使用されるが、このプロ
ーブカードの等価等価インダクタンスを小さくすること
は難しく、半導体集積回路をパッケージに組み込むと安
定動作するのに対してウエファーテストの段階では誤動
作してしまうことがしばしばあった。
ついているとすると、この負荷容量５９を充放電すると
きに出力バッファ８５に大きな過渡電流が流れ、この過
渡電流によってインダクタンス５７、５８には逆起電圧
が発生し、この起電圧によって半導体集積回路内部の電
源電圧、グランド電位が変動する。 今、出力バッファ
のスイッチングにより流れる電源電流の変化が５ｎＳの
間に５０ｍＡ変化したとすると、単位時間当りの電流の
変化は１０００００００（Ａ／Ｓ）になり、等価インダ
クタンスを１０ｎＨとすれば逆起電圧は０ . １Ｖにな
る。 出力バッファが同時に８本動作したとすると逆起
電圧は０ . ８Ｖにも達する計算になってしまう。 この
ため、半導体集積回路内部の電源及びグランドレベルは
大きく変動し、入力バッファのスレッシュホールドレベ
ルを大きく狂わせたりして誤動作の原因になる。特に、
ＬＳＩテスターで機能テストを行なう場合にはプローブ
カードと呼ばれる専用の治具が使用されるが、このプロ
ーブカードの等価等価インダクタンスを小さくすること
は難しく、半導体集積回路をパッケージに組み込むと安
定動作するのに対してウエファーテストの段階では誤動
作してしまうことがしばしばあった。
【００１０】最近は、大規模化のニーズに答えるために
１つの半導体集積回路に内蔵される出力バッファの数も
非常に多くなってきており、かつ出力バッファは外部の
大容量負荷を駆動するために駆動能力も大きくなってい
る。大きな駆動能力を持つ出力バッファは動作時に大き
な過渡電流が流れ大きなノイズが発生しＬＳＩテスター
で機能テストを行なうことが難しくなってきている。
１つの半導体集積回路に内蔵される出力バッファの数も
非常に多くなってきており、かつ出力バッファは外部の
大容量負荷を駆動するために駆動能力も大きくなってい
る。大きな駆動能力を持つ出力バッファは動作時に大き
な過渡電流が流れ大きなノイズが発生しＬＳＩテスター
で機能テストを行なうことが難しくなってきている。
【００１１】この等価インダクタンスによる誤動作は動
作電流の変化を小さくすれば防ぐことが出来、特に出力
バッファの駆動能力を小さくすることが効果的である。
しかし、駆動能力を小さくすると負荷容量が大きい場合
に高速で動かすことが出来なくなるという相矛盾する問
題があった。
作電流の変化を小さくすれば防ぐことが出来、特に出力
バッファの駆動能力を小さくすることが効果的である。
しかし、駆動能力を小さくすると負荷容量が大きい場合
に高速で動かすことが出来なくなるという相矛盾する問
題があった。
【００１２】
【発明が解決しようとする課題】従来の出力バッファは
駆動能力を変えることが出来ないため、高駆動能力の出
力バッファを多数使用した場合、ＬＳＩテスターなどで
安定した測定が出来ないという欠点があった。
駆動能力を変えることが出来ないため、高駆動能力の出
力バッファを多数使用した場合、ＬＳＩテスターなどで
安定した測定が出来ないという欠点があった。
【００１３】従って、本発明が解決しようとする課題
は、駆動能力を自由に変えることが出来る出力バッファ
によって、ＬＳＩテスターなどでテストする場合には駆
動能力を落とし、安定した機能テストを行えるように
し、実際に使用する場合には本来の駆動能力で動作でき
る様にすることである。
は、駆動能力を自由に変えることが出来る出力バッファ
によって、ＬＳＩテスターなどでテストする場合には駆
動能力を落とし、安定した機能テストを行えるように
し、実際に使用する場合には本来の駆動能力で動作でき
る様にすることである。
【００１４】
【課題を解決するための手段】本発明の出力バッファは
出力最終段のトランジスタを複数並列に接続し、制御信
号によって出力最終段のトランジスタの一部をオフ状態
にし、ＬＳＩテスターで測定する場合には駆動能力を落
として動作できるようにしたものである。
出力最終段のトランジスタを複数並列に接続し、制御信
号によって出力最終段のトランジスタの一部をオフ状態
にし、ＬＳＩテスターで測定する場合には駆動能力を落
として動作できるようにしたものである。
【００１５】
【実施例】本発明の出力バッファ回路の説明を図面を参
照して説明する。 図１は本発明の１実施例である。
図１で、１は入力端子、２は出力端子、３は制御信号入
力端子、８は電源、９はＧＮＤ、１０、１１はＰチャン
ネル型ＭＯＳトランジスタ、２０、２１はＮチャンネル
型ＭＯＳトランジスタ、３０、３１はインバータ、３５
はＮＡＮＤゲート、４０はＮＯＲゲートである。
照して説明する。 図１は本発明の１実施例である。
図１で、１は入力端子、２は出力端子、３は制御信号入
力端子、８は電源、９はＧＮＤ、１０、１１はＰチャン
ネル型ＭＯＳトランジスタ、２０、２１はＮチャンネル
型ＭＯＳトランジスタ、３０、３１はインバータ、３５
はＮＡＮＤゲート、４０はＮＯＲゲートである。
【００１６】いま、制御信号入力端子３にハイレベルが
入力されているとするとＮＯＲゲート４０の出力はロウ
レベルでＮＡＮＤゲート３５の出力はハイレベルであ
る。従って、Ｐチャンネル型ＭＯＳトランジスタ１０及
びＮチャンネル型ＭＯＳトランジスタ２０はオフ状態で
ある。
入力されているとするとＮＯＲゲート４０の出力はロウ
レベルでＮＡＮＤゲート３５の出力はハイレベルであ
る。従って、Ｐチャンネル型ＭＯＳトランジスタ１０及
びＮチャンネル型ＭＯＳトランジスタ２０はオフ状態で
ある。
【００１７】一方出力トランジスタ１１、２１はインバ
ータ３１によって入力端子１の反転信号が入力されてい
るので、制御信号入力端子３の状態に関わらず常に動作
する。
ータ３１によって入力端子１の反転信号が入力されてい
るので、制御信号入力端子３の状態に関わらず常に動作
する。
【００１８】逆に、制御信号入力端子３にロウレベルが
入力されていると出力トランジスタ１０、２０には入力
端子１の反転信号が入力されるため出力トランジスタ１
０と１１は同時に動作し、出力トランジスタ２０と２１
が同時に動作する。従って、制御入力端子３にハイレベ
ルが入力されていた時と比べて、より大きな出力駆動能
力を得ることが出来る。
入力されていると出力トランジスタ１０、２０には入力
端子１の反転信号が入力されるため出力トランジスタ１
０と１１は同時に動作し、出力トランジスタ２０と２１
が同時に動作する。従って、制御入力端子３にハイレベ
ルが入力されていた時と比べて、より大きな出力駆動能
力を得ることが出来る。
【００１９】この様に、出力駆動能力を制御信号によっ
て変えることが出来れば、ＬＳＩテスターでテストする
時には制御入力端子にハイレベルを入力し駆動能力を落
とし、動作時の電流変化を小さくしノイズの発生をおさ
え、実機に組み込んで使用するときにはロウレベルを入
力して大きな駆動能力を得られるように出来る。
て変えることが出来れば、ＬＳＩテスターでテストする
時には制御入力端子にハイレベルを入力し駆動能力を落
とし、動作時の電流変化を小さくしノイズの発生をおさ
え、実機に組み込んで使用するときにはロウレベルを入
力して大きな駆動能力を得られるように出来る。
【００２０】図２に本発明の出力バッファ回路を半導体
集積回路に応用したときの回路例を示す。 図２で、
５１〜５４は通常の入力端子であり、５５は出力バッフ
ァの駆動能力をコントロールするための制御入力端子で
ある。 ６１〜６４は出力端子、７１〜７５は入力バッ
ファ、５０は内部回路で、９１〜９４は本発明の出力バ
ッファである。 制御入力端子５５の状態によって出力
バッファ９１〜９４の駆動能力を変えることが出来るの
で、ＬＳＩテスターで測定を行なう場合には低い駆動能
力で動作させ、実機に組み込んだ時のように高い駆動能
力が必要な際には高駆動能力で動作させることが出来
る。
集積回路に応用したときの回路例を示す。 図２で、
５１〜５４は通常の入力端子であり、５５は出力バッフ
ァの駆動能力をコントロールするための制御入力端子で
ある。 ６１〜６４は出力端子、７１〜７５は入力バッ
ファ、５０は内部回路で、９１〜９４は本発明の出力バ
ッファである。 制御入力端子５５の状態によって出力
バッファ９１〜９４の駆動能力を変えることが出来るの
で、ＬＳＩテスターで測定を行なう場合には低い駆動能
力で動作させ、実機に組み込んだ時のように高い駆動能
力が必要な際には高駆動能力で動作させることが出来
る。
【００２１】図３に本発明の別の実施例を示す。 図３
では、出力Ｐチャンネル型ＭＯＳトランジスタ１０、１
１、１２が並列に接続され、出力Ｎチャンネル型ＭＯＳ
トランジスタ２０、２１、２２が並列に接続されてい
る。 また１は入力端子、２は出力端子、３、４は制御
入力端子である。 ３０〜３２はインバータで、３５、
３６はＮＡＮＤゲート、４０、４１はＮＯＲゲートであ
る。 図３の回路では制御入力端子が２本になっている
ので図１の回路と比べてより細かく駆動能力を制御する
ことが出来る。
では、出力Ｐチャンネル型ＭＯＳトランジスタ１０、１
１、１２が並列に接続され、出力Ｎチャンネル型ＭＯＳ
トランジスタ２０、２１、２２が並列に接続されてい
る。 また１は入力端子、２は出力端子、３、４は制御
入力端子である。 ３０〜３２はインバータで、３５、
３６はＮＡＮＤゲート、４０、４１はＮＯＲゲートであ
る。 図３の回路では制御入力端子が２本になっている
ので図１の回路と比べてより細かく駆動能力を制御する
ことが出来る。
【００２２】また図４に本発明の別の実施例を示す。
図４ではＮチャンネル型ＭＯＳトランジスタ２１と２３
が並列になっており、Ｐチャンネル型ＭＯＳトランジス
タは並列接続されていない。 そのため、制御入力信号
５によってＮチャンネル型ＭＯＳトランジスタ２３がオ
ンオフするかどうか制御できるので、ロウレベル出力電
流のみを変えることが出来る。 ＴＴＬのＩＣを駆動す
る場合にはハイレベル出力電流はさほど必要なく、ロウ
レベル出力電流が大きければ良いので図４の回路は非常
に有効である。以上、図１〜４の回路はすべて通常出力
のバッファの場合であるが、３ステートの出力バッファ
に応用することも容易に可能である。 例えば図１の回
路であればインバータ３１、ＭＯＳトランジスタ１１、
２１を図７の従来の３ステート出力バッファ回路と入れ
替えることで実現できる。 同様にして、双方向出力の
ブロックに対しても適応可能である。
図４ではＮチャンネル型ＭＯＳトランジスタ２１と２３
が並列になっており、Ｐチャンネル型ＭＯＳトランジス
タは並列接続されていない。 そのため、制御入力信号
５によってＮチャンネル型ＭＯＳトランジスタ２３がオ
ンオフするかどうか制御できるので、ロウレベル出力電
流のみを変えることが出来る。 ＴＴＬのＩＣを駆動す
る場合にはハイレベル出力電流はさほど必要なく、ロウ
レベル出力電流が大きければ良いので図４の回路は非常
に有効である。以上、図１〜４の回路はすべて通常出力
のバッファの場合であるが、３ステートの出力バッファ
に応用することも容易に可能である。 例えば図１の回
路であればインバータ３１、ＭＯＳトランジスタ１１、
２１を図７の従来の３ステート出力バッファ回路と入れ
替えることで実現できる。 同様にして、双方向出力の
ブロックに対しても適応可能である。
【００２３】また、以上の説明はＣＭＯＳの場合の実施
例について説明したが、ＴＴＬやＢｉ−ＣＭＯＳ、ＥＣ
Ｌの半導体集積回路においても適応可能であることは明
白である。
例について説明したが、ＴＴＬやＢｉ−ＣＭＯＳ、ＥＣ
Ｌの半導体集積回路においても適応可能であることは明
白である。
【００２４】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路を使用すれば、動作条件に合わせて駆動能力を
変えることが出来るので、ＬＳＩテスターでテストする
場合のには駆動能力を落とし発生するノイズを下げて安
定したテストが出来るようにし、実際に使用する際には
本来の高駆動能力で動作させることが出来る。
ファ回路を使用すれば、動作条件に合わせて駆動能力を
変えることが出来るので、ＬＳＩテスターでテストする
場合のには駆動能力を落とし発生するノイズを下げて安
定したテストが出来るようにし、実際に使用する際には
本来の高駆動能力で動作させることが出来る。
【図１】本発明の出力バッファ回路図。
【図２】本発明の出力バッファ回路を半導体集積回路に
応用した回路図。
応用した回路図。
【図３】本発明の出力バッファ回路の別の回路図。
【図４】本発明の出力バッファ回路の第３の実施例の回
路図。
路図。
【図５】従来の半導体集積回路の回路図。
【図６】従来の出力バッファ回路図。
【図７】従来の３ステート出力バッファ回路図。
【図８】半導体集積回路の等価回路図。
１：入力端子 ２：出力端子 ３〜５：制御入力端子 ６：３ステートコントロール端子 ８：電源（ＶＤＤ） ９：グランド（ＧＮＤ） １０〜１４：Ｐチャンネル型ＭＯＳトランジスタ ２０〜２５：Ｎチャンネル型ＭＯＳトランジスタ ３０〜３３：インバータ ３５〜３７：ＮＡＮＤゲート ４０〜４３：ＮＯＲゲート ５０ ：内部回路 ５１〜５４：入力端子 ５５ ：制御入力端子 ５６ ：入力端子 ５７、５８：等価インダクタンス ５９ ：負荷容量 ６１〜６５：出力端子 ７１〜７６：入力バッファ ８１〜８５：出力バッファ ９１〜９４：本発明の出力バッファ
Claims (3)
- 【請求項１】半導体集積回路の出力回路において、出力
最終段のトランジスタが複数個並列に接続され、データ
入力端子と少なくとも１本以上の制御信号入力端子を設
け、前記複数個のトランジスタの一部は前記データ入力
端子の信号によって常に動作し、他のトランジスタは前
記制御入力端子の状態によって常にオフ状態となるかま
たは前記データ入力端子の信号によって動作するかを選
択できるようにしたことを特徴とする出力バッファ回
路。 - 【請求項２】複数の出力バッファ回路をもつ半導体集積
回路において、少なくとも２つ以上の請求項１記載の出
力バッファ回路を設け、かつ、駆動能力制御用の入力端
子を設け、この入力端子の状態によって前記出力バッフ
ァ回路の駆動能力を制御する事を特徴とする半導体集積
回路。 - 【請求項３】請求項２記載の半導体集積回路において、
ＬＳＩテスターにて機能テストを行なう際に、前記出力
バッファ回路の駆動能力を低くすることを特徴とするテ
スト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229010A JPH0566241A (ja) | 1991-09-09 | 1991-09-09 | 出力バツフア回路、半導体集積回路及びテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229010A JPH0566241A (ja) | 1991-09-09 | 1991-09-09 | 出力バツフア回路、半導体集積回路及びテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0566241A true JPH0566241A (ja) | 1993-03-19 |
Family
ID=16885346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229010A Pending JPH0566241A (ja) | 1991-09-09 | 1991-09-09 | 出力バツフア回路、半導体集積回路及びテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0566241A (ja) |
-
1991
- 1991-09-09 JP JP3229010A patent/JPH0566241A/ja active Pending
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