JP2003249563A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- General Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高速動作が可能で、かつ、リーク電流の少な
い半導体集積回路を提供することを目的とする。 【解決手段】 クリティカルパス上のゲート回路をタイ
ミング解析によって区分し、複数のしきい値電圧の低い
トランジスタとしきい値電圧の高いトランジスタとを組
み合わせたＭＴゲートセルにおいて、同時または近いタ
イミングで出力電圧が遷移しないＭＴゲートセル同士の
しきい値電圧の高いトランジスタ（スイッチ部）を共通
化する。
い半導体集積回路を提供することを目的とする。 【解決手段】 クリティカルパス上のゲート回路をタイ
ミング解析によって区分し、複数のしきい値電圧の低い
トランジスタとしきい値電圧の高いトランジスタとを組
み合わせたＭＴゲートセルにおいて、同時または近いタ
イミングで出力電圧が遷移しないＭＴゲートセル同士の
しきい値電圧の高いトランジスタ（スイッチ部）を共通
化する。
Description
【０００１】
【発明の属する技術分野】 本発明は、複数のトランジ
スタを組み合わせて構成される半導体集積回路に関し、
特に消費電力の低減と信号伝送速度の向上を図る技術に
関する。
スタを組み合わせて構成される半導体集積回路に関し、
特に消費電力の低減と信号伝送速度の向上を図る技術に
関する。
【０００２】
【従来の技術】 ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）論理回路の高速化を図るためには、しきい値電圧
の低いトランジスタで回路構成をする必要がある。とこ
ろが、トランジスタのしきい値電圧が低くなるほど、ス
タンバイ時のリーク電流が増大するという問題がある。
この問題を回避するために、回路の高速動作とスタンバ
イ時の低リーク電流を同時に達成できるＭＴ（Ｍｕｌｔ
ｉｐｌｅ Ｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅ）−ＣＭ
ＯＳ回路が提案されている。
ｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）論理回路の高速化を図るためには、しきい値電圧
の低いトランジスタで回路構成をする必要がある。とこ
ろが、トランジスタのしきい値電圧が低くなるほど、ス
タンバイ時のリーク電流が増大するという問題がある。
この問題を回避するために、回路の高速動作とスタンバ
イ時の低リーク電流を同時に達成できるＭＴ（Ｍｕｌｔ
ｉｐｌｅ Ｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅ）−ＣＭ
ＯＳ回路が提案されている。
【０００３】図９はＭＴ−ＣＭＯＳ回路の従来の回路図
である。図９の回路は、仮想電源線ＶＤＤ１と仮想接地
線ＶＳＳ１との間に接続され、しきい値電圧の低い複数
のトランジスタで構成されたＬｏｗ−Ｖｔｈブロック１
００と、仮想電源線ＶＤＤ１と電源線ＶＤＤとの間に接
続されたしきい値電圧の高いトランジスタＱ１と、仮想
接地線ＶＳＳ１と接地線ＶＳＳとの間に接続され、しき
い値電圧の高いトランジスタＱ２とを備えている。
である。図９の回路は、仮想電源線ＶＤＤ１と仮想接地
線ＶＳＳ１との間に接続され、しきい値電圧の低い複数
のトランジスタで構成されたＬｏｗ−Ｖｔｈブロック１
００と、仮想電源線ＶＤＤ１と電源線ＶＤＤとの間に接
続されたしきい値電圧の高いトランジスタＱ１と、仮想
接地線ＶＳＳ１と接地線ＶＳＳとの間に接続され、しき
い値電圧の高いトランジスタＱ２とを備えている。
【０００４】動作時（アクティブ時）には、図９のトラ
ンジスタＱ１，Ｑ２がいずれもオンし、Ｌｏｗ−Ｖｔｈ
ブロック１００に電源電圧が供給される。Ｌｏｗ−Ｖｔ
ｈブロック１００はしきい値電圧の低いトランジスタで
構成されているため、高速に動作する。
ンジスタＱ１，Ｑ２がいずれもオンし、Ｌｏｗ−Ｖｔｈ
ブロック１００に電源電圧が供給される。Ｌｏｗ−Ｖｔ
ｈブロック１００はしきい値電圧の低いトランジスタで
構成されているため、高速に動作する。
【０００５】一方、スタンバイ時には、トランジスタＱ
１，Ｑ２がいずれもオフし、電源線ＶＤＤから接地線Ｖ
ＳＳにいたるリークパスが遮断され、リーク電流が少な
くなる。
１，Ｑ２がいずれもオフし、電源線ＶＤＤから接地線Ｖ
ＳＳにいたるリークパスが遮断され、リーク電流が少な
くなる。
【０００６】
【発明が解決しようとする課題】 しかし、上記の方法
では、動作時に電源線ＶＤＤから仮想電源線ＶＤＤ１に
供給する電流量や、仮想接地線ＶＳＳ１から接地線ＶＳ
Ｓへ流れ出す電流量が、しきい値電圧の高いトランジス
タＱ１，Ｑ２のオン抵抗で決まってしまう。そのため、
高速動作を達成するためには上記オン抵抗を低くしなけ
ればならないが、そのためにはしきい値電圧の高いトラ
ンジスタＱ１，Ｑ２のゲート幅を大きくする必要があ
り、チップ面積の増大を引き起こす。
では、動作時に電源線ＶＤＤから仮想電源線ＶＤＤ１に
供給する電流量や、仮想接地線ＶＳＳ１から接地線ＶＳ
Ｓへ流れ出す電流量が、しきい値電圧の高いトランジス
タＱ１，Ｑ２のオン抵抗で決まってしまう。そのため、
高速動作を達成するためには上記オン抵抗を低くしなけ
ればならないが、そのためにはしきい値電圧の高いトラ
ンジスタＱ１，Ｑ２のゲート幅を大きくする必要があ
り、チップ面積の増大を引き起こす。
【０００７】そこで本発明は、チップ面積の増大を押さ
えた高速動作可能で、リーク電流の少ない半導体集積回
路を提供するを目的とする。
えた高速動作可能で、リーク電流の少ない半導体集積回
路を提供するを目的とする。
【０００８】
【課題を解決するための手段】 上記課題を解決するた
めに本発明は、トランジスタの組み合わせで構成され、
それぞれ第１の仮想電源線および第２の仮想電源線を有
する複数の単一論理回路と、第１の基準電圧線と複数の
単一論理回路の各々の第１の仮想電源線との間に介在
し、単一論理回路を構成するトランジスタよりもしきい
値電圧の高いトランジスタからなる第１の共通スイッチ
部と、第２の基準電圧線と複数の単一論理回路の各々の
第２の仮想電源線との間に介在し、単一論理回路を構成
するトランジスタよりもしきい値電圧の高いトランジス
タからなる第２の共通スイッチ部とを具備し、少なくと
も単一論理回路が動作時は、第１および第２の共通スイ
ッチ部はオンされ、単一論理回路が全てスタンバイ時
は、第１および第２の共通スイッチ部はオフされるよう
制御されることを特徴とする半導体集積回路を提供す
る。
めに本発明は、トランジスタの組み合わせで構成され、
それぞれ第１の仮想電源線および第２の仮想電源線を有
する複数の単一論理回路と、第１の基準電圧線と複数の
単一論理回路の各々の第１の仮想電源線との間に介在
し、単一論理回路を構成するトランジスタよりもしきい
値電圧の高いトランジスタからなる第１の共通スイッチ
部と、第２の基準電圧線と複数の単一論理回路の各々の
第２の仮想電源線との間に介在し、単一論理回路を構成
するトランジスタよりもしきい値電圧の高いトランジス
タからなる第２の共通スイッチ部とを具備し、少なくと
も単一論理回路が動作時は、第１および第２の共通スイ
ッチ部はオンされ、単一論理回路が全てスタンバイ時
は、第１および第２の共通スイッチ部はオフされるよう
制御されることを特徴とする半導体集積回路を提供す
る。
【０００９】上記課題解決手段によって、単一論理回路
ごとにスイッチ部を設ける必要がなく、１つのスイッチ
部を複数の単一論理回路に共通化することができる。比
較的面積の大きなスイッチ部を減らすことができるの
で、チップ面積の増大を防ぐことができる。
ごとにスイッチ部を設ける必要がなく、１つのスイッチ
部を複数の単一論理回路に共通化することができる。比
較的面積の大きなスイッチ部を減らすことができるの
で、チップ面積の増大を防ぐことができる。
【００１０】
【発明の実施の形態】 本発明に係る半導体集積回路に
ついて、図面を参照しながら具体的に説明する。本発明
の実施形態の半導体集積回路内の大半のゲート回路をし
きい値電圧の高いトランジスタで構成し、一部のゲート
回路のみをしきい値電圧の高いトランジスタと低いトラ
ンジスタとを組み合わせて構成したＳＭＴ（Ｓｅｌｅｃ
ｔｉｖｅ Ｍｕｌｔｉｐｌｅ Ｔｈｒｅｓｈｏｌｄ ｖ
ｏｌｔａｇｅ）−ＣＭＯＳ回路方式を採用して、信号伝
送速度の高速化と消費電力の低減を図るものである。以
下では、しきい値電圧の高いトランジスタ（スイッチ
部）と低いトランジスタを組み合わせて構成されるゲー
ト回路をＭＴゲートセルと呼ぶ。
ついて、図面を参照しながら具体的に説明する。本発明
の実施形態の半導体集積回路内の大半のゲート回路をし
きい値電圧の高いトランジスタで構成し、一部のゲート
回路のみをしきい値電圧の高いトランジスタと低いトラ
ンジスタとを組み合わせて構成したＳＭＴ（Ｓｅｌｅｃ
ｔｉｖｅ Ｍｕｌｔｉｐｌｅ Ｔｈｒｅｓｈｏｌｄ ｖ
ｏｌｔａｇｅ）−ＣＭＯＳ回路方式を採用して、信号伝
送速度の高速化と消費電力の低減を図るものである。以
下では、しきい値電圧の高いトランジスタ（スイッチ
部）と低いトランジスタを組み合わせて構成されるゲー
ト回路をＭＴゲートセルと呼ぶ。
【００１１】［第１の実施形態］本発明の第１の実施形
態について図１〜図４を用いて説明する。図１の回路
は、クリティカルパス上のゲート回路１の一部をしきい
値電圧の低いトランジスタとしきい値電圧の高いトラン
ジスタ（スイッチ部）とを組み合せたゲートセル、すな
わちＭＴゲートセルで構成し、それ以外のゲート回路
は、しきい値電圧の高いトランジスタで構成している。
態について図１〜図４を用いて説明する。図１の回路
は、クリティカルパス上のゲート回路１の一部をしきい
値電圧の低いトランジスタとしきい値電圧の高いトラン
ジスタ（スイッチ部）とを組み合せたゲートセル、すな
わちＭＴゲートセルで構成し、それ以外のゲート回路
は、しきい値電圧の高いトランジスタで構成している。
【００１２】図１では、クリティカルパス上のＭＴゲー
トセル２を斜線で示している。この斜線で表したＭＴゲ
ートセル２は、しきい値電圧の低いトランジスタからな
るゲートセル（単一論理回路）にしきい値電圧の高いト
ランジスタ（スイッチ部）によって電源電圧を供給する
か否かを切り替える制御回路３が設けられている。すな
わち、この制御回路３はＭＴゲートセル内の電源供給切
替え用のトランジスタのオン・オフを制御する。
トセル２を斜線で示している。この斜線で表したＭＴゲ
ートセル２は、しきい値電圧の低いトランジスタからな
るゲートセル（単一論理回路）にしきい値電圧の高いト
ランジスタ（スイッチ部）によって電源電圧を供給する
か否かを切り替える制御回路３が設けられている。すな
わち、この制御回路３はＭＴゲートセル内の電源供給切
替え用のトランジスタのオン・オフを制御する。
【００１３】図１のように、クリティカルパス上のゲー
ト回路１をＭＴゲートセル２で構成しているため、クリ
ティカルパス上の信号伝送速度を高速化することができ
る。一方、それ以外の回路は、しきい値電圧の高いトラ
ンジスタで構成しているため、動作時のリーク電流を制
御することができる。
ト回路１をＭＴゲートセル２で構成しているため、クリ
ティカルパス上の信号伝送速度を高速化することができ
る。一方、それ以外の回路は、しきい値電圧の高いトラ
ンジスタで構成しているため、動作時のリーク電流を制
御することができる。
【００１４】次に図１のゲート回路を構成するＭＴゲー
トセル２の具体例を図２に示す。図２の回路は、仮想電
源線ＶＤＤ１と仮想接地線ＶＳＳ１を有したしきい値電
圧の低いトランジスタで構成されたＮＡＮＤ回路４と、
ＮＡＮＤ回路４に電源電圧を供給するか否かを切替える
トランジスタＱ１，Ｑ２とを備えている。このトランジ
スタＱ１は電源線ＶＤＤと仮想電源線ＶＤＤ１との間に
介在され、トランジスタＱ２は接地線ＶＳＳと仮想接地
線ＶＳＳ１との間に介在されたしきい値電圧の高いトラ
ンジスタ（スイッチ部）である。
トセル２の具体例を図２に示す。図２の回路は、仮想電
源線ＶＤＤ１と仮想接地線ＶＳＳ１を有したしきい値電
圧の低いトランジスタで構成されたＮＡＮＤ回路４と、
ＮＡＮＤ回路４に電源電圧を供給するか否かを切替える
トランジスタＱ１，Ｑ２とを備えている。このトランジ
スタＱ１は電源線ＶＤＤと仮想電源線ＶＤＤ１との間に
介在され、トランジスタＱ２は接地線ＶＳＳと仮想接地
線ＶＳＳ１との間に介在されたしきい値電圧の高いトラ
ンジスタ（スイッチ部）である。
【００１５】図２の回路の場合、トランジスタＱ１，Ｑ
２がオンすると、ＮＡＮＤ回路４に電源電圧が供給さ
れ、このＮＡＮＤ回路４は低いしきい値で動作すること
ができるので高速に動作する。一方、トランジスタＱ
１，Ｑ２がオフすると、ＮＡＮＤ回路４のリーク・パス
が遮断され、リーク電流を低減することができる。な
お、ＭＴゲートセルは図２で説明したＮＡＮＤ回路に限
らず、他の各種単一論理回路にも適用することができ
る。
２がオンすると、ＮＡＮＤ回路４に電源電圧が供給さ
れ、このＮＡＮＤ回路４は低いしきい値で動作すること
ができるので高速に動作する。一方、トランジスタＱ
１，Ｑ２がオフすると、ＮＡＮＤ回路４のリーク・パス
が遮断され、リーク電流を低減することができる。な
お、ＭＴゲートセルは図２で説明したＮＡＮＤ回路に限
らず、他の各種単一論理回路にも適用することができ
る。
【００１６】次に図３に示す回路は、１のクリティカル
パス上にＭＴゲートセルと標準セルが混在している回路
図を示す一例である。フリップフロップ６間に複数のゲ
ートセル（単一論理回路）を直列に接続されている。斜
線を施したゲートセル（単一論理回路）５ａは仮想電源
線ＶＤＤ１および仮想接地線ＶＳＳ１を有したしきい値
電圧の低いトランジスタから構成されているゲートセル
（単一論理回路）を表し、その他のゲートセル５ｂはし
きい値電圧の高いトランジスタで構成されている。
パス上にＭＴゲートセルと標準セルが混在している回路
図を示す一例である。フリップフロップ６間に複数のゲ
ートセル（単一論理回路）を直列に接続されている。斜
線を施したゲートセル（単一論理回路）５ａは仮想電源
線ＶＤＤ１および仮想接地線ＶＳＳ１を有したしきい値
電圧の低いトランジスタから構成されているゲートセル
（単一論理回路）を表し、その他のゲートセル５ｂはし
きい値電圧の高いトランジスタで構成されている。
【００１７】しきい値電圧の低いトランジスタで構成さ
れたセルＭ１、Ｍ３の各々の仮想電源線ＶＤＤ１と電源
線ＶＤＤとの間、各々の仮想接地線ＶＳＳ１と接地線Ｖ
ＳＳとの間に共通のしきい値電圧の高いトランジスタ
（スイッチ部）７ａ，７ｂを介在する。また、しきい値
電圧の低いトランジスタで構成されたセルＭ２、Ｍ４の
各々の仮想電源線ＶＤＤ１と仮想接地線ＶＳＳ１も同様
にそれぞれ共通のしきい値電圧の高いトランジスタ（ス
イッチ部）８ａ，８ｂが介在し、電源線ＶＤＤと接地線
ＶＳＳと接続される。これらのセルＭ１とセルＭ３また
はセルＭ２とセルＭ４は互いに異なるタイミングで出力
電圧が遷移するセル同士の組み合わせである。互いに異
なるタイミングとは、同時または近いタイミングで出力
電圧が遷移することがないセルの相関関係をいう。
れたセルＭ１、Ｍ３の各々の仮想電源線ＶＤＤ１と電源
線ＶＤＤとの間、各々の仮想接地線ＶＳＳ１と接地線Ｖ
ＳＳとの間に共通のしきい値電圧の高いトランジスタ
（スイッチ部）７ａ，７ｂを介在する。また、しきい値
電圧の低いトランジスタで構成されたセルＭ２、Ｍ４の
各々の仮想電源線ＶＤＤ１と仮想接地線ＶＳＳ１も同様
にそれぞれ共通のしきい値電圧の高いトランジスタ（ス
イッチ部）８ａ，８ｂが介在し、電源線ＶＤＤと接地線
ＶＳＳと接続される。これらのセルＭ１とセルＭ３また
はセルＭ２とセルＭ４は互いに異なるタイミングで出力
電圧が遷移するセル同士の組み合わせである。互いに異
なるタイミングとは、同時または近いタイミングで出力
電圧が遷移することがないセルの相関関係をいう。
【００１８】図４（ａ）は図３で示した回路の具体例で
あり、インバータ回路が直列に接続されている。図４
（ｂ）は図４（ａ）の回路の出力電圧または電源から接
地へ流れる貫通電流の時間変化を示した図である。出力
電圧が遷移している時または貫通電流が流れている時が
そのセルが遷移状態であることを示し、出力電圧が一定
または貫通電流がほぼゼロの場合はそのセルが定常状態
を示している。
あり、インバータ回路が直列に接続されている。図４
（ｂ）は図４（ａ）の回路の出力電圧または電源から接
地へ流れる貫通電流の時間変化を示した図である。出力
電圧が遷移している時または貫通電流が流れている時が
そのセルが遷移状態であることを示し、出力電圧が一定
または貫通電流がほぼゼロの場合はそのセルが定常状態
を示している。
【００１９】図４（ｂ）より、左のセルＭ１１から右の
セルＭ１８に順次出力電圧が遷移または貫通電流が流れ
ている。すなわち左のセルＭ１１から右のセルＭ１８に
順次遷移状態が移動していることがわかる。
セルＭ１８に順次出力電圧が遷移または貫通電流が流れ
ている。すなわち左のセルＭ１１から右のセルＭ１８に
順次遷移状態が移動していることがわかる。
【００２０】セルＭ１１の出力電圧が遷移しているタイ
ミング中にセルＭ１２も遷移状態であり、このセルＭ１
１とセルＭ１２は同時に遷移状態にあるという。また、
セルＭ１１の出力電圧が遷移しているタイミング中はセ
ルＭ１３は遷移状態ではないが、セルＭ１１の遷移状態
から定常状態に移行するとほぼ同時にセルＭ１３が遷移
状態となっている。このセルＭ１１とセルＭ１３を近い
タイミングで遷移状態にあるという。
ミング中にセルＭ１２も遷移状態であり、このセルＭ１
１とセルＭ１２は同時に遷移状態にあるという。また、
セルＭ１１の出力電圧が遷移しているタイミング中はセ
ルＭ１３は遷移状態ではないが、セルＭ１１の遷移状態
から定常状態に移行するとほぼ同時にセルＭ１３が遷移
状態となっている。このセルＭ１１とセルＭ１３を近い
タイミングで遷移状態にあるという。
【００２１】本発明では、上述した異なるタイミングで
遷移状態の関係にあるセル同士のスイッチ部を共通化す
る必要がある。例えば、セルＭ１１とセルＭ１５のよう
にセルＭ１１の出力電圧が遷移しているタイミング中は
必ずセルＭ１５は定常状態であり、逆にセルＭ１５の出
力電圧が遷移しているタイミング中は必ずセルＭ１１は
定常状態である。
遷移状態の関係にあるセル同士のスイッチ部を共通化す
る必要がある。例えば、セルＭ１１とセルＭ１５のよう
にセルＭ１１の出力電圧が遷移しているタイミング中は
必ずセルＭ１５は定常状態であり、逆にセルＭ１５の出
力電圧が遷移しているタイミング中は必ずセルＭ１１は
定常状態である。
【００２２】上述のようなタイミング解析をすることに
よって、セルＭ１１，Ｍ１２を第１区間、セルＭ１３，
Ｍ１４を第２区間、セルＭ１５，Ｍ１６を第３区間、セ
ルＭ１７，Ｍ１８を第４区間とに区分することができ
る。第１区間のセルと第３区間のセル同士または第２区
間のセルと第４区間のセル同士のしきい値電圧の高いト
ランジスタ（スイッチ部）を共通化させることができ
る。なお、第１区間セルと第４区間のセル同士のしきい
値電圧の高いトランジスタ（スイッチ部）を共通化でき
ることは当然である。
よって、セルＭ１１，Ｍ１２を第１区間、セルＭ１３，
Ｍ１４を第２区間、セルＭ１５，Ｍ１６を第３区間、セ
ルＭ１７，Ｍ１８を第４区間とに区分することができ
る。第１区間のセルと第３区間のセル同士または第２区
間のセルと第４区間のセル同士のしきい値電圧の高いト
ランジスタ（スイッチ部）を共通化させることができ
る。なお、第１区間セルと第４区間のセル同士のしきい
値電圧の高いトランジスタ（スイッチ部）を共通化でき
ることは当然である。
【００２３】同じタイミングで出力電圧が遷移を行う２
つのセルに供給する電源を共通化した１つのトランジス
タを介すると、セルの仮想電源線ＶＤＤ１の電位がセル
の出力電圧の遷移によって変動して、一意に決まらな
い。これに対し、異なるタイミングで出力電圧が遷移す
る２つのセル同士では、一方のセルの出力電圧が遷移す
るときは必ず他方のセルの出力電圧は遷移されることは
ない。したがって、電源は必ず１つのセルにしか供給さ
れることはなく、セルの仮想電源線ＶＤＤ１の電位は一
意に決めることができる。
つのセルに供給する電源を共通化した１つのトランジス
タを介すると、セルの仮想電源線ＶＤＤ１の電位がセル
の出力電圧の遷移によって変動して、一意に決まらな
い。これに対し、異なるタイミングで出力電圧が遷移す
る２つのセル同士では、一方のセルの出力電圧が遷移す
るときは必ず他方のセルの出力電圧は遷移されることは
ない。したがって、電源は必ず１つのセルにしか供給さ
れることはなく、セルの仮想電源線ＶＤＤ１の電位は一
意に決めることができる。
【００２４】以上より、２つのＭＴゲートセルに対して
１対のしきい値電圧の高いトランジスタを電源供給の共
通スイッチとして用いればよいので、素子数を抑えるこ
とができ、延いてはチップ面積を小さくすることができ
る。なお、共通化するセルは２つに限らず、３以上のセ
ルであっても構わない。
１対のしきい値電圧の高いトランジスタを電源供給の共
通スイッチとして用いればよいので、素子数を抑えるこ
とができ、延いてはチップ面積を小さくすることができ
る。なお、共通化するセルは２つに限らず、３以上のセ
ルであっても構わない。
【００２５】［第２の実施形態］次に本発明の第２の実
施形態について図５を用いて説明する。デコーダ回路９
の各出力信号にゲートセル（単一論理回路）Ｍ２１〜Ｍ
２ｎが接続されている。これらのゲートセル（単一論理
回路）Ｍ２１〜Ｍ２ｎは全て仮想電源線ＶＤＤ１および
仮想接地線ＶＳＳ１を有したしきい値電圧の低いトラン
ジスタで構成されている。また、これらのゲートセル
（単一論理回路）Ｍ２１〜Ｍ２ｎの仮想電源線ＶＤＤ１
はソースが電源線ＶＤＤに接続されたしきい値電圧の高
いトランジスタ（スイッチ部）１０ａのドレインが共通
に接続されている。さらに、これらのゲートセル（単一
論理回路）Ｍ２１〜Ｍ２ｎの仮想接地線ＶＳＳ１はドレ
インが接地されたしきい値電圧の高いトランジスタ（ス
イッチ部）１０ｂのソースが共通に接続されている。
施形態について図５を用いて説明する。デコーダ回路９
の各出力信号にゲートセル（単一論理回路）Ｍ２１〜Ｍ
２ｎが接続されている。これらのゲートセル（単一論理
回路）Ｍ２１〜Ｍ２ｎは全て仮想電源線ＶＤＤ１および
仮想接地線ＶＳＳ１を有したしきい値電圧の低いトラン
ジスタで構成されている。また、これらのゲートセル
（単一論理回路）Ｍ２１〜Ｍ２ｎの仮想電源線ＶＤＤ１
はソースが電源線ＶＤＤに接続されたしきい値電圧の高
いトランジスタ（スイッチ部）１０ａのドレインが共通
に接続されている。さらに、これらのゲートセル（単一
論理回路）Ｍ２１〜Ｍ２ｎの仮想接地線ＶＳＳ１はドレ
インが接地されたしきい値電圧の高いトランジスタ（ス
イッチ部）１０ｂのソースが共通に接続されている。
【００２６】デコーダ回路９によって選択された１の出
力信号に接続されたゲートセル（単一論理回路）のみが
遷移状態となり、その他の出力信号に接続されているゲ
ートセル（単一論理回路）は定常状態にある。したがっ
て、遷移状態のゲートセル（単一論理回路）の仮想電源
線ＶＤＤ１および仮想接地線ＶＳＳ１のみに電源線ＶＤ
Ｄおよび接地線ＶＳＳから電源電圧を供給するが、その
他のゲートセル（単一論理回路）には電源線ＶＤＤおよ
び接地線ＶＳＳからは電源は供給されることはない。よ
って、複数のゲートセル（単一論理回路）Ｍ２１〜Ｍ２
ｎに対して１対のスイッチ部を共通化することができ、
チップ面積を小さくすることができる。
力信号に接続されたゲートセル（単一論理回路）のみが
遷移状態となり、その他の出力信号に接続されているゲ
ートセル（単一論理回路）は定常状態にある。したがっ
て、遷移状態のゲートセル（単一論理回路）の仮想電源
線ＶＤＤ１および仮想接地線ＶＳＳ１のみに電源線ＶＤ
Ｄおよび接地線ＶＳＳから電源電圧を供給するが、その
他のゲートセル（単一論理回路）には電源線ＶＤＤおよ
び接地線ＶＳＳからは電源は供給されることはない。よ
って、複数のゲートセル（単一論理回路）Ｍ２１〜Ｍ２
ｎに対して１対のスイッチ部を共通化することができ、
チップ面積を小さくすることができる。
【００２７】また、上記実施形態は図６に示すようなバ
スライン１１と複数のバスドライバ（単一論理回路）Ｍ
３１〜Ｍ３ｎにも応用することができる。これら複数の
バスドライバ（単一論理回路）Ｍ３１〜Ｍ３ｎは、それ
ぞれ仮想電源線ＶＤＤ１および仮想接地線ＶＳＳ１を有
したしきい値電圧の低いトランジスタから構成されてい
る。また、バスドライバ（単一論理回路）Ｍ３１〜Ｍ３
ｎの仮想電源線ＶＤＤ１はソースが電源線ＶＤＤに接続
されたしきい値電圧の高いトランジスタ（スイッチ部）
のドレインが共通に接続されている。さらに、バスドラ
イバ（単一論理回路）Ｍ３１〜Ｍ３ｎの仮想接地線ＶＳ
Ｓ１はソースが接地されたしきい値電圧の高いトランジ
スタ（スイッチ部）のドレインが共通に接続されてい
る。
スライン１１と複数のバスドライバ（単一論理回路）Ｍ
３１〜Ｍ３ｎにも応用することができる。これら複数の
バスドライバ（単一論理回路）Ｍ３１〜Ｍ３ｎは、それ
ぞれ仮想電源線ＶＤＤ１および仮想接地線ＶＳＳ１を有
したしきい値電圧の低いトランジスタから構成されてい
る。また、バスドライバ（単一論理回路）Ｍ３１〜Ｍ３
ｎの仮想電源線ＶＤＤ１はソースが電源線ＶＤＤに接続
されたしきい値電圧の高いトランジスタ（スイッチ部）
のドレインが共通に接続されている。さらに、バスドラ
イバ（単一論理回路）Ｍ３１〜Ｍ３ｎの仮想接地線ＶＳ
Ｓ１はソースが接地されたしきい値電圧の高いトランジ
スタ（スイッチ部）のドレインが共通に接続されてい
る。
【００２８】一本のバスドライバ１１にぶらさがったバ
スドライバ（単一論理回路）Ｍ３１〜Ｍ３ｎは、バスド
ライバ（単一論理回路）Ｍ３１〜Ｍ３ｎの信号が衝突し
ないように選択された１のバスドライバ（単一論理回
路）のみを遷移状態とし、その他のバスドライバ（単一
論理回路）は定常状態とし、バスライン１１において信
号の衝突を防いでいる。
スドライバ（単一論理回路）Ｍ３１〜Ｍ３ｎは、バスド
ライバ（単一論理回路）Ｍ３１〜Ｍ３ｎの信号が衝突し
ないように選択された１のバスドライバ（単一論理回
路）のみを遷移状態とし、その他のバスドライバ（単一
論理回路）は定常状態とし、バスライン１１において信
号の衝突を防いでいる。
【００２９】これら各バスドライバ（単一論理回路）Ｍ
３１〜Ｍ３ｎは全て仮想電源線ＶＤＤ１と仮想接地線Ｖ
ＳＳ１を有したしきい値電圧の低いトランジスタで構成
されている。また、これらのバスドライバ（単一論理回
路）Ｍ３１〜Ｍ３ｎの仮想電源線ＶＤＤ１はソースが電
源ＶＤＤに接続されたしきい値電圧の高いトランジスタ
（スイッチ部）１２ａのドレインが共通に接続されてい
る。さらに、これらのバスドライバ（単一論理回路）Ｍ
３１〜Ｍ３ｎの仮想接地線ＶＳＳ１はドレインが接続さ
れたしきい値電圧の高いトランジスタ（スイッチ部）１
２ｂのソースが共通に接続されている。
３１〜Ｍ３ｎは全て仮想電源線ＶＤＤ１と仮想接地線Ｖ
ＳＳ１を有したしきい値電圧の低いトランジスタで構成
されている。また、これらのバスドライバ（単一論理回
路）Ｍ３１〜Ｍ３ｎの仮想電源線ＶＤＤ１はソースが電
源ＶＤＤに接続されたしきい値電圧の高いトランジスタ
（スイッチ部）１２ａのドレインが共通に接続されてい
る。さらに、これらのバスドライバ（単一論理回路）Ｍ
３１〜Ｍ３ｎの仮想接地線ＶＳＳ１はドレインが接続さ
れたしきい値電圧の高いトランジスタ（スイッチ部）１
２ｂのソースが共通に接続されている。
【００３０】複数のバスドライバ（単一論理回路）Ｍ３
１〜Ｍ３ｎの中から選択された１のバスドライバ（単一
論理回路）の仮想電源線ＶＤＤ１および仮想接地線ＶＳ
Ｓ１のみに電源線ＶＤＤおよび接地線ＶＳＳから電源電
圧を供給するが、その他のバスドライバ（単一論理回
路）には電源線ＶＤＤおよび接地線ＶＳＳからは電源は
供給されることはない。以上のように、図６に示すバス
ライン１１とバスドライバ（単一論理回路）Ｍ３１〜Ｍ
３ｎにおいても複数のバスドライバ（単一論理回路）Ｍ
３１〜Ｍ３ｎに対して１対のスイッチ部１２ａ，１２ｂ
を共通化することができ、チップ面積を小さくすること
ができる。
１〜Ｍ３ｎの中から選択された１のバスドライバ（単一
論理回路）の仮想電源線ＶＤＤ１および仮想接地線ＶＳ
Ｓ１のみに電源線ＶＤＤおよび接地線ＶＳＳから電源電
圧を供給するが、その他のバスドライバ（単一論理回
路）には電源線ＶＤＤおよび接地線ＶＳＳからは電源は
供給されることはない。以上のように、図６に示すバス
ライン１１とバスドライバ（単一論理回路）Ｍ３１〜Ｍ
３ｎにおいても複数のバスドライバ（単一論理回路）Ｍ
３１〜Ｍ３ｎに対して１対のスイッチ部１２ａ，１２ｂ
を共通化することができ、チップ面積を小さくすること
ができる。
【００３１】［第３の実施形態］次に本発明の第３の実
施形態について図７を用いて説明する。図７に示す回路
は、１のクリティカルパス上のフリップフロップ１６間
に複数のゲートセル（単一論理回路）１３が直列に接続
されている。斜線を施したゲートセル（単一論理回路）
は仮想電源線ＶＤＤ１および仮想接地線ＶＳＳ１を有し
たしきい値電圧の低いトランジスタから構成された一段
ゲート反転ロジックである。ゲートセル（一段ゲート反
転ロジック）１４、１５のように隣り合う２つの一段ゲ
ートの反転ロジックは、仮想電源線ＶＤＤ１と電源線Ｖ
ＤＤとの間および仮想接地線ＶＳＳ１と接地線ＶＳＳと
の間に介在する１対のしきい値電圧の高いトランジスタ
（スイッチ部）を共有することができる。
施形態について図７を用いて説明する。図７に示す回路
は、１のクリティカルパス上のフリップフロップ１６間
に複数のゲートセル（単一論理回路）１３が直列に接続
されている。斜線を施したゲートセル（単一論理回路）
は仮想電源線ＶＤＤ１および仮想接地線ＶＳＳ１を有し
たしきい値電圧の低いトランジスタから構成された一段
ゲート反転ロジックである。ゲートセル（一段ゲート反
転ロジック）１４、１５のように隣り合う２つの一段ゲ
ートの反転ロジックは、仮想電源線ＶＤＤ１と電源線Ｖ
ＤＤとの間および仮想接地線ＶＳＳ１と接地線ＶＳＳと
の間に介在する１対のしきい値電圧の高いトランジスタ
（スイッチ部）を共有することができる。
【００３２】図８は図７に示す隣り合う２つのゲートセ
ル（一段ゲート反転ロジック）１４、１５がインバータ
回路の場合の例を示した具体的な回路図である。ゲート
セル（一段ゲート反転ロジック）１４の入力端からＨレ
ベルの電圧が入力されると、ゲートセル（一段ゲート反
転ロジック）１４のＰＭＯＳトランジスタＭ４１はＯＦ
Ｆ、ＮＭＯＳトランジスタＭ４２はＯＮされる。よっ
て、ゲートセル（一段ゲート反転ロジック）１４の出力
端からＬレベルの電圧が出力され、ゲートセル（一段ゲ
ート反転ロジック）１５の入力端にはＬレベルの電圧が
入力される。ゲートセル（一段ゲート反転ロジック）１
５のＰＭＯＳトランジスタＭ４３はＯＮ、ＮＭＯＳトラ
ンジスタＭ４４はＯＦＦされる。
ル（一段ゲート反転ロジック）１４、１５がインバータ
回路の場合の例を示した具体的な回路図である。ゲート
セル（一段ゲート反転ロジック）１４の入力端からＨレ
ベルの電圧が入力されると、ゲートセル（一段ゲート反
転ロジック）１４のＰＭＯＳトランジスタＭ４１はＯＦ
Ｆ、ＮＭＯＳトランジスタＭ４２はＯＮされる。よっ
て、ゲートセル（一段ゲート反転ロジック）１４の出力
端からＬレベルの電圧が出力され、ゲートセル（一段ゲ
ート反転ロジック）１５の入力端にはＬレベルの電圧が
入力される。ゲートセル（一段ゲート反転ロジック）１
５のＰＭＯＳトランジスタＭ４３はＯＮ、ＮＭＯＳトラ
ンジスタＭ４４はＯＦＦされる。
【００３３】したがって、ゲートセル（一段ゲート反転
ロジック）１４のＰＭＯＳトランジスタＭ４１とゲート
セル（一段ゲート反転ロジック）１５のＰＭＯＳトラン
ジスタＭ４３、またゲートセル（一段ゲート反転ロジッ
ク）１４のＮＭＯＳトランジスタＭ４２とゲートセル
（一段ゲート反転ロジック）１５のＮＭＯＳトランジス
タＭ４４が同時または近いタイミングでＯＮになること
はありえない。したがって、スイッチ部との接続点の電
位変動は一意に決めることができるので、スイッチ部を
共有することができる。よって、しきい値電圧の高いト
ランジスタから構成されるスイッチ部を減らすことがで
きるので、チップ面積を小さくすることができる。
ロジック）１４のＰＭＯＳトランジスタＭ４１とゲート
セル（一段ゲート反転ロジック）１５のＰＭＯＳトラン
ジスタＭ４３、またゲートセル（一段ゲート反転ロジッ
ク）１４のＮＭＯＳトランジスタＭ４２とゲートセル
（一段ゲート反転ロジック）１５のＮＭＯＳトランジス
タＭ４４が同時または近いタイミングでＯＮになること
はありえない。したがって、スイッチ部との接続点の電
位変動は一意に決めることができるので、スイッチ部を
共有することができる。よって、しきい値電圧の高いト
ランジスタから構成されるスイッチ部を減らすことがで
きるので、チップ面積を小さくすることができる。
【００３４】なお、上述した実施形態は１のクリティカ
ルパス上のセル同士を対象としたが、異なるクリティカ
ルパスのセル同士のスイッチを共通化しても本発明を実
施することは可能である。
ルパス上のセル同士を対象としたが、異なるクリティカ
ルパスのセル同士のスイッチを共通化しても本発明を実
施することは可能である。
【００３５】
【発明の効果】 以上詳述したように本発明によると、
複数のＭＴゲートセルのスイッチ部を共通化することに
よって、チップ面積の増大を押さえた高速動作可能で、
リーク電流の少ない半導体集積回路を提供することがで
きる。
複数のＭＴゲートセルのスイッチ部を共通化することに
よって、チップ面積の増大を押さえた高速動作可能で、
リーク電流の少ない半導体集積回路を提供することがで
きる。
【図１】 本発明にかかる半導体集積回路の第１の実施
形態を表す回路図である。
形態を表す回路図である。
【図２】 図１のゲート回路を構成するＭＴゲートセル
の具体例である。
の具体例である。
【図３】 本発明にかかる半導体集積回路の第１の実施
形態を表す回路図である。
形態を表す回路図である。
【図４】 （ａ）は本発明にかかる半導体集積回路の第
１の実施形態を表す具体回路であり、（ｂ）は（ａ）の
回路の電圧または電流の時間変化を表した図である。
１の実施形態を表す具体回路であり、（ｂ）は（ａ）の
回路の電圧または電流の時間変化を表した図である。
【図５】 本発明にかかる半導体集積回路の第２の実施
形態を表す回路図である。
形態を表す回路図である。
【図６】 本発明にかかる半導体集積回路の第２の実施
形態を表す回路図である。
形態を表す回路図である。
【図７】 本発明にかかる半導体集積回路の第３の実施
形態を表す回路図である。
形態を表す回路図である。
【図８】 図７のゲート回路を構成するＭＴゲートセル
の具体例である。
の具体例である。
【図９】 従来技術にかかるＭＴ−ＣＭＯＳを表す回路
図である。
図である。
１…クリティカルパス上のゲート回路、２…ＭＴゲート
セル、３…制御回路、４…ＮＡＮＤ回路、５…ゲートセ
ル、５ａ…しきい値電圧の低いトランジスタからなるゲ
ートセル、５ｂ…しきい値電圧の高いトランジスタから
なるゲートセル、６，１６…フリップフロップ回路、７
ａ，７ｂ，８ａ，８ｂ…しきい値電圧の高いトランジス
タ(スイッチ部)、９…デコーダ回路、１０ａ，１０ｂ…
しきい値電圧の高いトランジスタ(スイッチ部)、１１…
バスライン、１２ａ．１２ｂ…しきい値電圧の高いトラ
ンジスタ、Ｍ１〜Ｍ４，Ｍ１１〜Ｍ１８，Ｍ２１〜Ｍ２
ｎ，Ｍ３１〜Ｍ３ｎ…しきい値電圧の低いトランジスタ
からなるゲートセル、Ｍ４１〜Ｍ４４…しきい値電圧の
低いトランジスタ、ＶＤＤ…電源線、ＶＳＳ…接地線、
ＶＤＤ１…仮想電源線、ＶＳＳ１…仮想接地線、Ｑ１，
Ｑ２…しきい値電圧の高いトランジスタ(スイッチ部)、
１３…ゲートセル、１４，１５…しきい値電圧の低いト
ランジスタからなるゲートセル（一段ゲート反転ロジッ
ク）
セル、３…制御回路、４…ＮＡＮＤ回路、５…ゲートセ
ル、５ａ…しきい値電圧の低いトランジスタからなるゲ
ートセル、５ｂ…しきい値電圧の高いトランジスタから
なるゲートセル、６，１６…フリップフロップ回路、７
ａ，７ｂ，８ａ，８ｂ…しきい値電圧の高いトランジス
タ(スイッチ部)、９…デコーダ回路、１０ａ，１０ｂ…
しきい値電圧の高いトランジスタ(スイッチ部)、１１…
バスライン、１２ａ．１２ｂ…しきい値電圧の高いトラ
ンジスタ、Ｍ１〜Ｍ４，Ｍ１１〜Ｍ１８，Ｍ２１〜Ｍ２
ｎ，Ｍ３１〜Ｍ３ｎ…しきい値電圧の低いトランジスタ
からなるゲートセル、Ｍ４１〜Ｍ４４…しきい値電圧の
低いトランジスタ、ＶＤＤ…電源線、ＶＳＳ…接地線、
ＶＤＤ１…仮想電源線、ＶＳＳ１…仮想接地線、Ｑ１，
Ｑ２…しきい値電圧の高いトランジスタ(スイッチ部)、
１３…ゲートセル、１４，１５…しきい値電圧の低いト
ランジスタからなるゲートセル（一段ゲート反転ロジッ
ク）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 瀬田 克弘
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 吉本 健
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 古澤 敏行
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会社内
Ｆターム(参考） 5F038 BB02 DF08 EZ20
5F064 BB05 BB07 BB19 CC12 DD09
DD13 DD35
Claims (6)
- 【請求項１】 トランジスタの組み合わせで構成され、
それぞれ第１の仮想電源線および第２の仮想電源線を有
する複数の単一論理回路と、 第１の基準電圧線と前記複数の単一論理回路の各々の第
１の仮想電源線との間に介在し、前記単一論理回路を構
成するトランジスタよりもしきい値電圧の高いトランジ
スタからなる第１の共通スイッチ部と、 第２の基準電圧線と前記複数の単一論理回路の各々の第
２の仮想電源線との間に介在し、前記単一論理回路を構
成するトランジスタよりもしきい値電圧の高いトランジ
スタからなる第２の共通スイッチ部とを具備し、 少なくとも前記単一論理回路が動作時は、前記第１およ
び第２の共通スイッチ部はオンされ、前記単一論理回路
が全てスタンバイ時は、前記第１および第２の共通スイ
ッチ部はオフされるよう制御されることを特徴とする半
導体集積回路。 - 【請求項２】 トランジスタの組み合わせで構成され、
それぞれ第１の仮想電源線および第２の仮想電源線を有
する複数の単一論理回路と、 第１の基準電圧線と前記複数の単一論理回路の各々の第
１の仮想電源線との間に介在し、前記単一論理回路を構
成するトランジスタよりもしきい値電圧の高いトランジ
スタからなる第１の共通スイッチ部と、 第２の基準電圧線と前記複数の単一論理回路の各々の第
２の仮想電源線との間に介在し、前記単一論理回路を構
成するトランジスタよりもしきい値電圧の高いトランジ
スタからなる第２の共通スイッチ部とを具備し、 前記複数の単一論理回路のうち少なくとも１の単一論理
回路の出力電圧が遷移しているときは他の単一論理回路
の出力電圧は遷移していないことを特徴とする半導体集
積回路。 - 【請求項３】 トランジスタの組み合わせで構成され、
それぞれ第１の仮想電源線および第２の仮想電源線を有
する複数の単一論理回路からなる３以上の群に区分され
た第１乃至第３の単一論理回路群と、 第１の基準電圧線と、前記第１の単一論理回路群の単一
論理回路と前記第３の単一論理回路群の単一論理回路の
各々の第１の仮想電源線との間に介在し、前記単一論理
回路を構成するトランジスタよりもしきい値電圧の高い
トランジスタからなる第１の共通スイッチと、 第２の基準電源線と、前記第１の単一論理回路群の単一
論理回路と前記第３の単一論理回路群の単一論理回路の
各々の第２の仮想電源線との間に介在し、前記単一論理
回路を構成するトランジスタよりもしきい値電圧の高い
トランジスタからなる第２の共通スイッチとを具備し、 前記第２の単一論理回路群は、前記第１の単一論理回路
群の出力電圧と前記第３の単一論理回路群の出力電圧と
を同時に遷移させない遅延能力を有していることを特徴
とする半導体集積回路。 - 【請求項４】 トランジスタの組み合わせで構成され、
第１および第２の仮想電源線を有する第１の一段ゲート
反転ロジックと、 この第１の一段ゲート反転ロジックと隣接し、第３およ
び第４の仮想電源線を有する第２の一段ゲート反転ロジ
ックと、 第１の基準電圧線と前記第１および第３の仮想電圧源線
との間に介在し、前記第１および第２の一段ゲート反転
ロジックを構成しているトランジスタよりもしきい値電
圧の高いトランジスタからなる第１のスイッチ部と、 第２の基準電圧線と前記第２および第４の仮想電圧源線
との間に介在し、前記第１および第２の一段ゲート反転
ロジックを構成している第２のスイッチ部と、を具備す
ることを特徴とする半導体集積回路。 - 【請求項５】 複数の出力端を有するデコーダ回路と、 このデコーダ回路の複数の出力端にそれぞれ接続され、
且つトランジスタの組み合わせで構成され、それぞれ第
１の仮想電源線および第２の仮想電源線を有する複数の
単一論理回路と、 第１の基準電圧線と前記デコーダ回路の複数の出力端に
それぞれ接続された単一論理回路の第１の仮想電源線と
の間に介在し、前記単一論理回路を構成するトランジス
タよりもしきい値電圧の高いトランジスタからなる第１
のスイッチ部と、 第２の基準電圧線と前記デコーダ回路の複数の出力端に
それぞれ接続された単一論理回路の第２の仮想電源線と
の間に介在し、前記単一論理回路を構成するトランジス
タよりもしきい値電圧の高いトランジスタからなる第２
のスイッチ部とを具備することを特徴とする半導体集積
回路。 - 【請求項６】 トランジスタの組み合わせで構成され、
それぞれ第1の仮想電源線および第２の仮想電源線を有
する複数の単一論理回路と、 これら複数の単一論理回路の出力端が接続された１本の
バスラインと、 第１の基準電圧線と前記複数の単一論理回路の第１の仮
想電源線との間に介在し、前記単一論理回路を構成する
トランジスタよりもしきい値電圧の高いトランジスタか
らなる第１のスイッチ部と、 第２の基準電圧線と前記複数の単一論理回路の第２の仮
想電源線との間に介在し、前記単一論理回路を構成する
トランジスタよりもしきい値電圧の高いトランジスタか
らなる第２のスイッチ部とを具備することを特徴とする
半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049125A JP2003249563A (ja) | 2002-02-26 | 2002-02-26 | 半導体集積回路 |
| US10/372,937 US6798238B2 (en) | 2002-02-26 | 2003-02-26 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049125A JP2003249563A (ja) | 2002-02-26 | 2002-02-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003249563A true JP2003249563A (ja) | 2003-09-05 |
Family
ID=27750774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002049125A Pending JP2003249563A (ja) | 2002-02-26 | 2002-02-26 | 半導体集積回路 |
Country Status (2)
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|---|---|
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| JP (1) | JP2003249563A (ja) |
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|---|---|---|---|---|
| JP2007266045A (ja) * | 2006-03-27 | 2007-10-11 | Toshiba Corp | 半導体集積回路装置 |
| JP2012039520A (ja) * | 2010-08-10 | 2012-02-23 | Powerchip Technology Corp | 半導体デバイス回路 |
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|---|---|---|---|---|
| JP3990339B2 (ja) | 2003-10-30 | 2007-10-10 | 株式会社東芝 | 回路自動設計装置、回路自動設計方法及び回路自動設計プログラム |
| JP4562456B2 (ja) * | 2004-08-20 | 2010-10-13 | パナソニック株式会社 | 半導体集積回路 |
| JP4291295B2 (ja) * | 2005-04-08 | 2009-07-08 | エルピーダメモリ株式会社 | 論理回路 |
| US7307899B2 (en) * | 2005-05-23 | 2007-12-11 | Intel Corporation | Reducing power consumption in integrated circuits |
| JP2011222919A (ja) * | 2010-04-14 | 2011-11-04 | Elpida Memory Inc | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3102179B2 (ja) | 1993-01-07 | 2000-10-23 | 株式会社日立製作所 | 半導体集積回路 |
| DE19731406C2 (de) * | 1997-07-22 | 2001-12-06 | Philips Corp Intellectual Pty | Programmierbare Verriegelungsschaltung |
| JP3888070B2 (ja) * | 2001-02-23 | 2007-02-28 | 株式会社ルネサステクノロジ | 消費電力制御インタフェースを有する論理回路モジュール及び該モジュールを記憶した記憶媒体 |
| US6710620B2 (en) * | 2001-03-13 | 2004-03-23 | Adc Telecommunications Israel, Ltd. | Bus interface for I/O device with memory |
| US6744277B1 (en) * | 2001-05-06 | 2004-06-01 | Altera Corporation | Programmable current reference circuit |
| US6696854B2 (en) * | 2001-09-17 | 2004-02-24 | Broadcom Corporation | Methods and circuitry for implementing first-in first-out structure |
| US6700403B1 (en) * | 2002-05-15 | 2004-03-02 | Analog Devices, Inc. | Data driver systems with programmable modes |
-
2002
- 2002-02-26 JP JP2002049125A patent/JP2003249563A/ja active Pending
-
2003
- 2003-02-26 US US10/372,937 patent/US6798238B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266045A (ja) * | 2006-03-27 | 2007-10-11 | Toshiba Corp | 半導体集積回路装置 |
| US7911231B2 (en) | 2006-03-27 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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Also Published As
| Publication number | Publication date |
|---|---|
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