JP2004274612A - 多入力ｃｍｏｓ複合ゲート回路 - Google Patents
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Abstract
【課題】高速動作が可能な多入力ＣＭＯＳ複合ゲート回路を実現する。
【解決手段】トランジスタ群１１Ａとトランジスタ群１２Ａの対応する対のトランジスタのゲートをそれぞれ入力端子Ａ１〜Ａｘに個々に接続する。トランジスタ群１１Ｂとトランジスタ群１２Ｂの対応する対のトランジスタのゲートをそれぞれ入力端子Ｂ１〜Ｂｘに個々に接続する。４つのドレイン節点ＰＤＡ，ＮＤＡ，ＰＤＢ，ＮＤＢのレベルに応じて論理動作するドライバ部１３を設ける。
【選択図】 図１
【解決手段】トランジスタ群１１Ａとトランジスタ群１２Ａの対応する対のトランジスタのゲートをそれぞれ入力端子Ａ１〜Ａｘに個々に接続する。トランジスタ群１１Ｂとトランジスタ群１２Ｂの対応する対のトランジスタのゲートをそれぞれ入力端子Ｂ１〜Ｂｘに個々に接続する。４つのドレイン節点ＰＤＡ，ＮＤＡ，ＰＤＢ，ＮＤＢのレベルに応じて論理動作するドライバ部１３を設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳＬＳＩの基本要素であるＡＮＤ・ＯＲゲート回路やＯＲ・ＡＮＤゲート回路等として使用できる多入力ＣＭＯＳ複合ゲート回路に関するものである。
【０００２】
【従来の技術】
従来の多入力ＣＭＯＳ複合ゲート回路は、図６に示すように、多入力ＡＮＤゲート回路３１，３２とＮＯＲゲート回路３３とインバータ３４を組み合わせて多入力ＡＮＤ・ＯＲゲート回路を構成したり、図７に示すように、多入力ＯＲゲート回路４１，４２とＮＡＮＤゲート回路４３とインバータ４４を組み合わせて多入力ＯＲ・ＡＮＤゲート回路を構成するのが、一般的であった。
【０００３】
図８は図６の多入力ＡＮＤ・ＯＲゲート回路の具体的な回路構成を示す図で、ｘ個の直列接続のＮＭＯＳトランジスタＭＮＡ１〜ＭＮＡｘと、ｘ個の直列接続のＮＭＯＳトランジスタＭＮＢ１〜ＭＮＢｘと、ｘ個の並列接続のＰＭＯＳトランジスタＭＰＡ１〜ＭＰＡｘと、ｘ個の並列接続のＰＭＯＳトランジスタＭＰＢ１〜ＭＰＢｘと、ＰＭＯＳトランジスタＭＰＯとＮＭＯＳトランジスタＭＮＯから成るインバータより構成されている。
【０００４】
図９は図７の多入力ＯＲ・ＡＮＤゲート回路の具体的な回路構成を示す図で、ｘ個の並列接続のＮＭＯＳトランジスタＭＮＡ１〜ＭＮＡｘと、ｘ個の並列接続のＮＭＯＳトランジスタＭＮＢ１〜ＭＮＢｘと、ｘ個の直列接続のＰＭＯＳトランジスタＭＰＡ１〜ＭＰＡｘと、ｘ個の直列接続のＰＭＯＳトランジスタＭＰＢ１〜ＭＰＢｘと、ＰＭＯＳトランジスタＭＰＯとＮＭＯＳトランジスタＭＮＯから成るインバータより構成されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、図８の多入力ＡＮＤ・ＯＲゲート回路は、ｘ個のＮＭＯＳトランジスタＭＮＡ１〜ＭＮＡｘが直列に多段接続され、ｘ個のＮＭＯＳトランジスタＭＮＢ１〜ＭＮＢｘが直列に多段接続される構成であるため、結果的にそのオン抵抗が大きくなり、ＮＭＯＳトランジスタのターンオン時のスイッチング速度が劣化する欠点があった。同様に、図９の多入力ＯＲ・ＡＮＤゲート回路は、ｘ個のＰＭＯＳトランジスタＭＰＡ１〜ＭＰＡｘが直列に多段接続され、ｘ個のＰＭＯＳトランジスタＭＰＢ１〜ＭＰＢｘが直列に多段接続される構成であるため、結果的にそのオン抵抗が大きくなり、ＮＭＯＳトランジスタのターンオン時のスイッチング速度が劣化する欠点があった。
【０００６】
このため、ＣＭＯＳＬＳＩを従来のＣＭＯＳ複合ゲート回路で構成する場合、入力信号数（ファンイン数）を、最大３〜５に制限して、１ゲート回路当たりのゲート遅延量の増大を回避する方法が用いられていた。あるいは、特に、配線容量や駆動ゲート回路数（ファンアウト数）など、ＣＭＯＳゲート回路に接続される負荷容量が大きい場合、「ＡＮＤ・ＯＲゲート回路＋ドライバ」、あるいは「ＯＲ・ＡＮＤゲート回路＋ドライバ」のように、負荷駆動のための後段のＣＭＯＳドライバと組み合わせることにより、ゲート回路遅延量の増大を回避する方法が用いられていた。
【０００７】
このように、ファンイン数が３〜５と制限された条件で、大規模な論理回路を構成する場合、ゲート回路の論理段数が増加し、結果的にＣＭＯＳＬＳＩの構成素子数が増大する欠点があった。すなわち、従来の多入力ＣＭＯＳ複合ゲート回路では、ゲート回路遅延が劣化し、ＣＭＯＳＬＳＩ全体の高速化が実現できない問題点があった。
【０００８】
本発明の目的は、上記問題点を解消し、高速で、高機能な多入力ＣＭＯＳ複合ゲート回路を実現することである。別の目的は、スタンバイ時のリーク電流を防止し消費電力の低減を図った多入力ＣＭＯＳ複合ゲート回路を提供することである。
【０００９】
【課題を解決するための手段】
請求項１に係る発明は、ゲートが第１の複数の入力端子に個々に接続され、ドレインが第１のドレイン節点に共通接続され、ソースが高電位電源端子に共通接続された複数のＰＭＯＳトランジスタからなる第１の並列ＰＭＯＳトランジスタ群と、ゲートが前記第１の複数の入力端子に個々に接続され、ドレインが第２のドレイン節点に共通接続され、ソースが低電位電源端子に共通接続された複数のＮＭＯＳトランジスタからなる第１の並列ＮＭＯＳトランジスタ群と、ゲートが第２の複数の入力端子に個々に接続され、ドレインが第３のドレイン節点に共通接続され、ソースが高電位電源端子に共通接続された複数のＰＭＯＳトランジスタからなる第２の並列ＰＭＯＳトランジスタ群と、ゲートが前記第２の複数の入力端子に個々に接続され、ドレインが第４のドレイン節点に共通接続され、ソースが低電位電源端子に共通接続された複数のＮＭＯＳトランジスタからなる第２の並列ＮＭＯＳトランジスタ群と、前記第１乃至第４のドレイン節点の「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの組み合わせに応じて出力端子を「Ｈ」レベル又は「Ｌ」レベルに設定するドライバ部と、を具備することを特徴とする多入力ＣＭＯＳ複合ゲート回路とした。
【００１０】
請求項２に係る発明は、請求項１に記載の多入力ＣＭＯＳ複合ゲート回路において、前記ドライバ部は、ゲートが前記第２のドレイン節点に接続され、ドレインが出力端子に接続された第１のＮＭＯＳトランジスタと、ゲートが前記第１のドレイン節点に接続され、ソースが前記低電位電源端子に接続され、ドレインが前記第１のＮＭＯＳトランジスタのソースに接続された第２のＮＭＯＳトランジスタと、ゲートが前記第２のドレイン節点に接続された第１のＰＭＯＳトランジスタと、ゲートが前記第４のドレイン節点に接続され、ドレインとソースが前記第１のＮＭＯＳトランジスタのドレインとソースにそれぞれ接続された第３のＮＭＯＳトランジスタと、ゲートが前記第３のドレイン節点に接続され、ドレインとソースが前記第２のＮＭＯＳトランジスタのドレインとソースにそれぞれ接続された第４のＮＭＯＳトランジスタと、ゲートが前記第４のドレイン節点に接続された第２のＰＭＯＳトランジスタと、前記第１のドレイン節点と前記第２のドレイン節点の間に接続された第１のインピーダンス素子と、前記第３のドレイン節点と前記第４のドレイン節点の間に接続された第２のインピーダンス素子と、を具備し、前記第１および第２のＰＭＯＳトランジスタは前記出力端子と前記高電位電源端子との間に直列接続されている、ことを特徴とする多入力ＣＭＯＳ複合ゲート回路とした。
【００１１】
請求項３に係る発明は、請求項１に記載の多入力複合ＣＭＯＳ複合ゲート回路において、前記ドライバ部は、ゲートが前記第１のドレイン節点に接続され、ドレインが出力端子に接続された第１のＰＭＯＳトランジスタと、ゲートが前記第２のドレイン節点に接続され、ソースが前記高電位電源端子に接続され、ドレインが前記第１のＰＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタと、ゲートが前記第１のドレイン節点に接続された第１のＮＭＯＳトランジスタと、ゲートが前記第３のドレイン節点に接続され、ドレインとソースが前記第１のＰＭＯＳトランジスタのドレインとソースにそれぞれ接続された第３のＰＭＯＳトランジスタと、ゲートが前記第４のドレイン節点に接続され、ドレインとソースが前記第２のＰＭＯＳトランジスタのドレインとソースにそれぞれ接続された第４のＰＭＯＳトランジスタと、ゲートが前記第３のドレイン節点に接続された第２のＮＭＯＳトランジスタと、前記第１のドレイン節点と前記第２のドレイン節点の間に接続された第１のインピーダンス素子と、前記第３のドレイン節点と前記第４のドレイン節点の間に接続された第２のインピーダンス素子と、を具備し、前記第１および第２のＮＭＯＳトランジスタは前記出力端子と前記低電位電源端子との間に直列接続されている、ことを特徴とする多入力ＣＭＯＳ複合ゲート回路とした。
【００１２】
請求項４に係る発明は、請求項２又は３に記載の多入力ＣＭＯＳ複合ゲート回路において、前記第１のインピーダンス素子を、前記第１のインピーダンス素子とスタンバイ時に遮断する第１のＭＯＳトランジスタとの直列回路に置き換え、前記第２のインピーダンス素子を、前記第２のインピーダンス素子とスタンバイ時に遮断する第２のＭＯＳトランジスタとの直列回路に置き換えた、ことを特徴とする多入力ＣＭＯＳ複合ゲート回路とした。
【００１３】
【発明の実施の形態】
［第１の実施形態］
図１は、第１の実施形態の多入力ＯＲ・ＡＮＤゲート回路の構成を示す回路図である。ＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは、高電位電源端子ＶＤＤと第１のドレイン節点ＰＤＡの間に並列に接続されたＰＭＯＳトランジスタであり、第１の並列ＰＭＯＳトランジスタ群１１Ａを構成する。また、ＭＮＡ１，ＭＮＡ２，・・・・，ＭＮＡｘは、第２のドレイン節点ＮＤＡと低電位電源端子ＧＮＤとの間に並列に接続されたＮＭＯＳトランジスタであり、第１の並列ＮＭＯＳトランジスタ群１２Ａを構成する。ＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは、高電位電源端子ＶＤＤと第３のドレイン節点ＰＤＢの間に並列に接続されたＰＭＯＳトランジスタであり、第２の並列ＰＭＯＳトランジスタ群１１Ｂを構成する。また、ＭＮＢ１，ＭＮＢ２，・・・・，ＭＮＢｘは、第４のドレイン節点ＮＤＢと低電位電源端子ＧＮＤとの間に並列に接続されたＮＭＯＳトランジスタであり、第２の並列ＮＭＯＳトランジスタ群１２Ｂを構成する。
【００１４】
入力端子Ａ１はトランジスタＭＰＡ１，ＭＮＡ１のゲートに、入力端子Ａ２はトランジスタＭＰＡ２，ＭＮＡ２のゲートに、・・・、入力端子ＡｘはトランジスタＭＰＡｘ、ＭＮＡｘのゲートに、それぞれ接続されている。また、入力端子Ｂ１はトランジスタＭＰＢ１，ＭＮＢ１のゲートに、入力端子Ｂ２はトランジスタＭＰＢ２，ＭＮＢ２のゲートに、・・・、入力端子ＢｘはトランジスタＭＰＢｘ、ＭＮＢｘのゲートに、それぞれ接続されている。第１、第２のドレイン節点ＰＤＡ，ＮＤＡは互いに分離され、第３、第４のドレイン節点ＰＤＢ，ＮＤＢも互いに分離されている。
【００１５】
ドレイン節点ＮＤＡはＰＭＯＳトランジスタＭＰＡＯとＮＭＯＳトランジスタＭＮＡＯ１のゲートに接続され、ドレイン節点ＰＤＡはＮＭＯＳトランジスタＭＮＡＯ２のゲートに接続されている。ＮＭＯＳトランジスタＭＮＡＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＰＤＡに接続され、ドレインがドレイン節点ＮＤＡに接続されている。さらに、トランジスタＭＰＡＯのドレインは出力端子ＯＵＴに接続されている。トランジスタＭＮＡＯ１のドレインは出力端子ＯＵＴに接続され、ソースはトランジスタＭＮＡＯ２のドレインに接続されている。
【００１６】
一方、ドレイン節点ＮＤＢはＰＭＯＳトランジスタＭＰＢＯとＮＭＯＳトランジスタＭＮＢＯ１のゲートに接続され、ドレイン節点ＰＤＢはＮＭＯＳトランジスタＭＮＢＯ２のゲートに接続されている。ＮＭＯＳトランジスタＭＮＢＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＰＤＢに接続され、ドレインがドレイン節点ＮＤＢに接続されている。さらに、トランジスタＭＰＢＯはトランジスタＭＰＡＯとで出力端子ＯＵＴと高電位電源端子ＶＤＤの間に直列に接続されている。トランジスタＭＮＢＯ１はトランジスタＭＮＡＯ１に並列に、トランジスタＭＮＢＯ２はトランジスタＭＮＡＯ２に並列に、それぞれ接続されている。
【００１７】
以上のトランジスタＭＰＡＯ，ＭＮＡＯ１，ＭＮＡＯ２，ＭＮＡＤ１，ＭＰＢＯ，ＭＮＢＯ１，ＭＮＢＯ２，ＭＮＢＤ１によりドライバ部１３が構成されている。
【００１８】
次に、このＯＲ・ＡＮＤゲート回路の動作を説明する。いま、入力端子Ａ１，Ａ２，・・・，Ａｘのいずれもが「Ｌ」レベルである場合（条件１）は、並列に接続されたトランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは全てオンとなり、そのドレイン節点ＰＤＡは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘは全てオフとなり、そのドレイン節点ＮＤＡは、低電位電源端子ＧＮＤと遮断される。
【００１９】
これら２つのドレイン節点ＰＤＡ、ＮＤＡの間はダイオードＭＮＤＡ１で接続されており、ドレイン節点ＰＤＡが「Ｈ」レベルになると同時に、そのダイオードＭＮＤＡ１がオンしてドレイン節点ＮＤＡも「Ｈ」レベルに押し上げられる。この結果、トランジスタＭＮＡＯ１，ＭＮＡＯ２がオン、ＭＰＡＯがオフとなる。
【００２０】
また、入力端子Ａ１，Ａ２，・・・，Ａｘのいずれもが、「Ｈ」レベルである場合（条件２）は、並列に接続されたトランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘは全てオンとなり、そのドレイン節点ＮＤＡは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは全てオフとなり、そのドレイン節点ＰＤＡは、高電位電源端子ＶＤＤと遮断される。
【００２１】
これら２つのドレイン節点ＰＤＡ、ＮＤＡの間はダイオードＭＮＡＤ１で接続されているが、上記ドレイン節点ＰＤＡがハイインピーダンスになる。ドレイン節点ＮＤＡは「Ｌ」レベルであるので、トランジスタＭＰＡＯはオンとなり、ＮＭＯＳトランジスタＭＮＡＯ１はオフになり、ＮＭＯＳトランジスタＭＮＡＯ２の状態に依存しない。
【００２２】
また、入力端子Ａ１，Ａ２，・・・，Ａｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件３）、上記ドレイン節点ＰＤＡは「Ｈ」レベルとなり、上記ドレイン節点ＮＤＡは「Ｌ」レベルとなる。
【００２３】
このとき、上記ドレイン節点ＮＤＡは、低電位電源端子ＧＮＤの電位から、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｎだけ上がった「ＧＮＤ＋Ｖｔｎ」の電位にとどまり、上記ドレイン節点ＰＤＡは、電源端子ＶＤＤの電圧からＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ下がった「ＶＤＤ−Ｖｔｐ」の電位にとどまる。つまり、上記２つのドレイン節点ＮＤＡ、ＰＤＡの間にはダイオードＭＮＡＤ１を通じて電圧降下が発生するが、ドレイン節点ＰＤＡは「Ｈ」レベルを、上記ドレイン節点ＮＤＡは「Ｌ」レベルを維持する。その結果、トランジスタＭＰＡＯはオンとなり、ＮＭＯＳトランジスタＭＮＡＯ１はオフ、ＮＭＯＳトランジスタＭＮＡＯ２はオンになる。
【００２４】
同様に、入力端子Ｂ１，Ｂ２，・・・，Ｂｘのいずれもが「Ｌ」レベルである場合（条件４）は、並列に接続されたトランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは全てオンとなり、そのドレイン節点ＰＤＢは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘは全てオフとなり、そのドレイン節点ＮＤＢは、低電位電源端子ＧＮＤと遮断される。
【００２５】
これら２つのドレイン節点ＰＤＢ、ＮＤＢの間はダイオードＭＮＤＢ１で接続されており、ドレイン節点ＰＤＢが「Ｈ」レベルになると同時に、そのダイオードＭＮＤＢ１がオンしてドレイン節点ＮＤＢも「Ｈ」レベルに押し上げられる。この結果、トランジスタＭＮＢＯ１，ＭＮＢＯ２がオン、ＭＰＢＯがオフとなる。
【００２６】
また、入力端子Ｂ１，Ｂ２，・・・，Ｂｘのいずれもが、「Ｈ」レベルである場合（条件５）は、並列に接続されたトランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘは全てオンとなり、そのドレイン節点ＮＤＢは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは全てオフとなり、そのドレイン節点ＰＤＢは、高電位電源端子ＶＤＤと遮断される。
【００２７】
これら２つのドレイン節点ＰＤＢ、ＮＤＢの間はダイオードＭＮＢＤ１で接続されているが、上記ドレイン節点ＰＤＢがハイインピーダンスになる。ドレイン節点ＮＤＢは「Ｌ」レベルであるので、トランジスタＭＰＢＯはオンとなり、ＮＭＯＳトランジスタＭＮＢＯ１はオフになり、ＮＭＯＳトランジスタＭＮＢＯ２の状態に依存しない。
【００２８】
また、入力端子Ｂ１，Ｂ２，・・・，Ｂｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件６）、上記ドレイン節点ＰＤＢは「Ｈ」レベルとなり、上記ドレイン節点ＮＤＢは「Ｌ」レベルとなる。
【００２９】
このとき、上記２つのドレイン節点ＮＤＢ、ＰＤＢの間にはダイオードＭＮＢＤ１を通じて電圧降下が発生し、ドレイン節点ＰＤＢは「Ｈ」レベルを、上記ドレイン節点ＮＤＢは「Ｌ」レベルを維持する。その結果、トランジスタＭＰＢＯはオンとなり、ＮＭＯＳトランジスタＭＮＢＯ１はオフ、ＮＭＯＳトランジスタＭＮＢＯ２はオンになる。
【００３０】
以上のように、入力端子Ａ１，Ａ２，・・・，ＡｘとＢ１，Ｂ２，・・・，Ｂｘの論理によって、ドレイン節点ＰＤＡ，ＮＤＡ，ＰＤＢ，ＮＤＢは、「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの何れかになり、これによりドライバ部１３を制御することにより、出力端子ＯＵＴからＯＲ・ＡＮＤの出力を取り出すことができる。
【００３１】
例えば、前記の条件１又は条件４が成立するときは、トランジスタＭＮＡＯ１，ＭＮＡＯ２が同時にオンし、又はトランジスタＭＮＢＯ１，ＭＮＢＯ２が同時にオンするので、出力端子ＯＵＴは「Ｌ」レベルとなる。前記の条件２と条件５、条件２と条件６、条件３と条件５、又は条件３と条件６が成立するときは、トランジスタＭＰＡＯ，ＭＰＢＯが同時にオンするので、出力端子ＯＵＴは「Ｈ」レベルとなる。以上により、図７の論理回路と同様な論理演算が行われる。
【００３２】
図１のＯＲ・ＡＮＤゲート回路は以上のように動作するので、従来の図９に示したＯＲ・ＡＮＤゲート回路のような複数のＰＭＯＳトランジスタが多段に直列接続された部分がなく、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは全て並列に接続されているので、このＯＲ・ＡＮＤゲート回路は高速にスイッチングすることができる。
【００３３】
なお、上記の実施形態では、ドレイン節点ＰＤＡとＮＤＡを分離するためＭＯＳダイオードＭＮＡＤ１を使用し、ドレイン節点ＰＤＢとＮＤＢを分離するためＭＯＳダイオードＭＮＢＤ１を使用しているが、これらは抵抗、インダクタンス素子等のように、電圧降下を生じさせ、２つのドレイン節点に異なる電位を発生させるインピーダンス素子であればよい。
【００３４】
［第２の実施形態］
図２は、第２の実施形態の多入力ＡＮＤ・ＯＲゲート回路の構成を示す回路図である。第１，第２の並列ＰＭＯＳトランジスタ群１１Ａ，１１Ｂと第１，第２の並列ＮＭＯＳトランジスタ群１２Ａ，１２Ｂは図１の構成と同じである。１４はドライバ部である。
【００３５】
このドライバ部１４において、ドレイン節点ＰＤＡはＮＭＯＳトランジスタＭＮＡＯとＰＭＯＳトランジスタＭＰＡＯ１のゲートに接続され、ドレイン節点ＮＤＡはＰＭＯＳトランジスタＭＰＡＯ２のゲートに接続されている。ＰＭＯＳトランジスタＭＰＡＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＮＤＡに接続され、ドレインがドレイン節点ＰＤＡに接続されている。さらに、トランジスタＭＮＡＯのドレインは出力端子ＯＵＴに接続されている。トランジスタＭＰＡＯ１のドレインは出力端子ＯＵＴに接続され、ソースはトランジスタＭＰＡＯ２のドレインに接続されている。
【００３６】
一方、ドレイン節点ＰＤＢはＮＭＯＳトランジスタＭＮＢＯとＰＭＯＳトランジスタＭＰＢＯ１のゲートに接続され、ドレイン節点ＮＤＢはＰＭＯＳトランジスタＭＰＢＯ２のゲートに接続されている。ＰＭＯＳトランジスタＭＰＢＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＮＤＢに接続され、ドレインがドレイン節点ＰＤＢに接続されている。さらに、トランジスタＭＮＢＯはトランジスタＭＮＡＯとで出力端子ＯＵＴと低電位電源端子ＧＮＤの間に直列に接続されている。トランジスタＭＰＢＯ１はトランジスタＭＰＡＯ１に並列に、トランジスタＭＰＢＯ２はトランジスタＭＰＡＯ２に並列に、それぞれ接続されている。
【００３７】
次に、このＡＮＤ・ＯＲゲート回路の動作を説明する。いま、入力端子Ａ１，Ａ２，・・・，Ａｘのいずれもが「Ｌ」レベルである場合（条件１）は、並列に接続されたトランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは全てオンとなり、そのドレイン節点ＰＤＡは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘは全てオフとなり、そのドレイン節点ＮＤＡは、低電位電源端子ＧＮＤと遮断される。
【００３８】
これら２つのドレイン節点ＰＤＡ、ＮＤＡの間はダイオードＭＮＤＡ１で接続されているが、ドレイン節点ＮＤＡがハイインピーダンスになる。ドレイン節点ＰＤＡは「Ｈ」レベルであるので、トランジスタＭＰＡＯ１はオフとなり、ＭＮＡＯはオンとなり、ＭＰＡＯ２の状態に依存しない。
【００３９】
また、入力端子Ａ１，Ａ２，・・・，Ａｘのいずれもが、「Ｈ」レベルである場合（条件２）は、並列に接続されたトランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘは全てオンとなり、そのドレイン節点ＮＤＡは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは全てオフとなり、そのドレイン節点ＰＤＡは、高電位電源端子ＶＤＤと遮断される。
【００４０】
これら２つのドレイン節点ＰＤＡ、ＮＤＡの間はダイオードＭＰＤＡ１で接続されており、ドレイン節点ＮＤＡが「Ｌ」レベルになると同時に、そのダイオードＭＰＤＡ１がオンしてドレイン節点ＰＤＡも「Ｌ」レベルに押し下げられる。この結果、トランジスタＭＰＡＯ１，ＭＰＡＯ２がオン、ＭＮＡＯがオフとなる。
【００４１】
また、入力端子Ａ１，Ａ２，・・・，Ａｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件３）、上記ドレイン節点ＰＤＡは「Ｈ」レベルとなり、上記ドレイン節点ＮＤＡは「Ｌ」レベルとなる。
【００４２】
このとき、上記２つのドレイン節点ＮＤＡ、ＰＤＡの間にはダイオードＭＰＤＡ１を通じて電圧降下が発生し、ドレイン節点ＰＤＡは「Ｈ」レベルを、上記ドレイン節点ＮＤＡは「Ｌ」レベルを維持する。その結果、トランジスタＭＮＯＡはオンとなり、ＰＭＯＳトランジスタＭＰＡＯ１はオフ、ＭＰＡＯ２はオンになる。
【００４３】
同様に、入力端子Ｂ１，Ｂ２，・・・，Ｂｘのいずれもが「Ｌ」レベルである場合（条件４）は、並列に接続されたトランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは全てオンとなり、そのドレイン節点ＰＤＢは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘは全てオフとなり、そのドレイン節点ＮＤＢは、低電位電源端子ＧＮＤと遮断される。
【００４４】
これら２つのドレイン節点ＰＤＢ、ＮＤＢの間はダイオードＭＮＤＢ１で接続されているが、ドレイン節点ＮＤＢがハイインピーダンスになる。ドレインＰＤＢは「Ｈ」レベルので、トランジスタＭＰＢＯ１はオフとなり、ＭＮＢＯはオンとなり、ＭＰＢＯ２の状態に依存しない。
【００４５】
また、入力端子Ｂ１，Ｂ２，・・・，Ｂｘのいずれもが、「Ｈ」レベルである場合（条件５）は、並列に接続されたトランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘは全てオンとなり、そのドレイン節点ＮＤＢは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは全てオフとなり、そのドレイン節点ＰＤＢは、高電位電源端子ＶＤＤと遮断される。
【００４６】
これら２つのドレイン節点ＰＤＢ、ＮＤＢの間はダイオードＭＰＤＢ１で接続されており、ドレイン節点ＮＤＢが「Ｌ」レベルになると同時に、そのダイオードＭＰＤＢ１がオンしてドレイン節点ＰＤＢも「Ｌ」レベルに押し下げられる。この結果、トランジスタＭＰＢＯ１，ＭＰＢＯ２がオン、ＭＮＢＯがオフとなる。
【００４７】
また、入力端子Ｂ１，Ｂ２，・・・，Ｂｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件６）、上記ドレイン節点ＰＤＢは「Ｈ」レベルとなり、上記ドレイン節点ＮＤＢは「Ｌ」レベルとなる。
【００４８】
このとき、上記ドレインノードＮＤＢは、低電位電源端子ＧＮＤの電位から、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｎだけ上がった「ＧＮＤ＋Ｖｔｎ」の電位にとどまり、上記ドレインノードＰＤＢは、電源端子ＶＤＤの電圧からＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ下がった「ＶＤＤ−Ｖｔｐ」の電位にとどまる。つまり、上記２つのドレイン節点ＮＤＢ、ＰＤＢの間にはダイオードＭＰＤＢ１を通じて電圧降下が発生するが、ドレイン節点ＰＤＢは「Ｈ」レベルを、上記ドレイン節点ＮＤＢは「Ｌ」レベルを維持する。その結果、トランジスタＭＮＯＢはオンとなり、ＰＭＯＳトランジスタＭＰＢＯ１はオフ、ＭＰＢＯ２はオンになる。
【００４９】
以上のように、入力端子Ａ１，Ａ２，・・・，ＡｘとＢ１，Ｂ２，・・・，Ｂｘの論理によって、ドレイン節点ＰＤＡ，ＮＤＡ，ＰＤＢ，ＮＤＢは、「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの何れかになり、これによりドライバ部１４を制御することにより、出力端子ＯＵＴからＡＮＤ・ＯＲの出力を取り出すことができる。
【００５０】
例えば、前記の条件２又は条件５が成立するときは、トランジスタＭＰＡＯ１，ＭＰＡＯ２が同時にオンし、又はトランジスタＭＰＢＯ１，ＭＰＢＯ２が同時にオンするので、出力端子ＯＵＴは「Ｈ」レベルとなる。前記の条件１と条件４、条件１と条件６、条件３と条件４、又は条件３と条件６が成立するときは、トランジスタＭＮＡＯ，ＭＮＢＯが同時にオンするので、出力端子ＯＵＴは「Ｌ」レベルとなる。以上により、図６の論理回路と同様な論理演算が行われる。
【００５１】
図２のＡＮＤ・ＯＲゲート回路は以上のように動作するので、従来の図８に示したＡＮＤ・ＯＲゲート回路のような複数のＮＭＯＳトランジスタが多段に直列接続された部分がなく、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは全て並列に接続されているので、このＡＮ・ＯＲゲート回路は高速にスイッチングすることができる。
【００５２】
なお、上記の実施形態では、２つのドレイン節点ＰＤＡとＮＤＢを分離するためＭＯＳダイオードＭＰＡＤ１を使用し、２つのドレイン節点ＰＤＢとＮＤＢを分離するためＭＯＳダイオードＭＰＢＤ１を使用しているが、これらは抵抗、インダクタンス素子等のように、電圧降下を生じさせ、２つのドレイン節点に異なる電位を発生させるインピーダンス素子であればよい。
【００５３】
［第３の実施形態］
図３は、第３の実施形態の多入力ＯＲ・ＡＮＤゲート回路の構成を示す回路図であり、図１と同じ構成の第１，第２の並列ＰＭＯＳトランジスタ群１１Ａ，１１Ｂ、第１、第２の並列ＮＭＯＳトランジスタ群１２Ａ，１２Ｂを有する。１５はドライバ部である。このドライバ部１５において、図１のドライバ部１３と同じものには同じ符号を付けた。ここでは、図１のＭＯＳダイオードＭＮＡＤ１のドレインとドレイン節点ＮＤＡとの間に新たにＮＭＯＳトランジスタＭＮＡＤ２を挿入すると共に、ＭＯＳダイオードＭＮＢＤ１のドレインとドレイン節点ＮＤＢとの間に新たにＮＭＯＳトランジスタＭＮＢＤ２を挿入している。ＭＮＡＤ１，ＭＮＢＤ１をダイオード用、ＭＮＡＤ２，ＭＮＢＤ２をスタンバイ時の遮断用としている。
【００５４】
図１のＯＲ・ＡＮＤゲート回路では、条件３のとき高電位電源端子ＶＤＤから、トランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘのうちのオンしているトランジスタ→ダイオードＭＮＡＤ１→トランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。また、条件６のとき高電位電源端子ＶＤＤから、トランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘのうちのオンしているトランジスタ→ダイオードＭＮＢＤ１→トランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。これらのリーク電流はスタンバイ時に流れるため、消費電流が増大する。
【００５５】
これに対し、第３の実施形態では、動作時にはトランジスタＭＮＡＤ２，ＭＮＢＤ２のゲートのイネーブル信号ＥＮを「Ｈ」レベルに設定し、スタンバイ時には「Ｌ」レベルに設定することにより、スタンバイ時にはそのトランジスタＭＮＡＤ２，ＭＮＢＤ２が遮断するので、上記したリーク電流を皆無にすることができる。
【００５６】
［第４の実施形態］
図４は、第４の実施形態の多入力ＡＮＤ・ＯＲゲート回路の構成を示す回路図であり、図２と同じ構成の第１，第２の並列ＰＭＯＳトランジスタ群１１Ａ，１１Ｂ、第１、第２の並列ＮＭＯＳトランジスタ群１２Ａ，１２Ｂを有する。１６はドライバ部である。このドライバ部１６において、図２のドライバ部１４と同じものには同じ符号を付けた。ここでは、図２のＭＯＳダイオードＭＰＡＤ１のドレインとドレイン節点ＰＤＡとの間に新たにＰＭＯＳトランジスタＭＰＡＤ２を挿入すると共に、ＭＯＳダイオードＭＰＢＤ１のドレインとドレイン節点ＰＤＢとの間にも新たにＰＭＯＳトランジスタＭＰＢＤ２を挿入している。ＭＰＡＤ１，ＭＰＢＤ１をダイオード用、ＭＰＡＤ２，ＭＰＢＤ２をスタンバイ時の遮断用としている。
【００５７】
図２のＡＮＤ・ＯＲゲート回路では、条件１のとき高電位電源端子ＶＤＤから、トランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘのうちのオンしているトランジスタ→ダイオードＭＰＡＤ１→トランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。また、条件４のとき高電位電源端子ＶＤＤから、トランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘのうちのオンしているトランジスタ→ダイオードＭＰＢＤ１→トランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。これらのリーク電流はスタンバイ時に流れるため、消費電流が増大する。
【００５８】
これに対し、第４の実施形態では、動作時にはトランジスタＭＰＡＤ２，ＭＰＢＤ２のゲートのイネーブル信号ＥＮＢを「Ｌ」レベルに設定し、スタンバイ時には「Ｈ」レベルに設定することにより、スタンバイ時にはそのトランジスタＭＰＡＤ２，ＭＰＢＤ２が遮断するので、上記したリーク電流を皆無にすることができる。
【００５９】
［第５の実施形態］
図５は前記した図３および図４のイネーブル付きの多入力ＯＲ・ＡＮＤゲート回路および多入力ＡＮＤ・ＯＲゲート回路を組み合わせ論理回路２２内に使用した論理回路のブロックを示す図である。ここでは、前段の第１レジスタ回路２１から組み合わせ論理回路２２に取り込まれたデータがそこで演算処理されるが、スタンバイ時はイネーブル信号ＥＮ，ＥＮＢにより前記したトランジスタＭＮＡＤ２，ＭＮＢＤ２，ＭＰＡＤ２，ＭＰＢＤ２が遮断状態に設定され、リーク電流が流れないので、その部分での消費電流を削減できる。この組み合わせ論理回路２２で演算処理されたデータは後段の第２のレジスタ回路２３に取り出される。
【００６０】
【発明の効果】
以上のように、請求項１乃至３に係る発明の多入力ＣＭＯＳ複合ゲート回路は、入力信号数（ファンイン数）が大きくなるとゲート回路の動作速度が急激に劣化する、という従来のＣＭＯＳ複合ゲート回路の欠点を解消して、入力信号数（ファンイン数）が大きくても、高速動作が可能なＣＭＯＳ複合ゲート回路を実現することができる利点がある。
【００６１】
最近のＣＭＯＳＬＳＩでは、微細化が一層進み、大規模ゲート回路の搭載が可能になるにつれ、その論理機能が複雑化、大規模化する傾向にあるため、ファンイン数、ファンアウト数が増大しており、一方、チップサイズの増大に伴い、ＣＭＯＳ複合ゲート回路に接続される平均配線長が増大し、その浮遊容量の増大傾向も強まっている。この結果、高負荷の駆動条件で、ファンイン数の大きいＣＭＯＳ複合ゲート回路を高速動作させる必要性が望まれている。請求項１乃至３に係る発明の多入力ＣＭＯＳ複合ゲート回路は、これらの適用条件を満足し、高速で高機能なＣＭＯＳＬＳＩを実現できる利点がある。
【００６２】
また、請求項４に係る発明の多入力ＣＭＯＳ複合ゲート回路は、請求項１乃至３に係る発明の多入力ＣＭＯＳ複合ゲート回路の上記した利点に加えて、スタンバイ時のリーク電流を遮断することができ、ＤＣ的なスタティック電流を低減させ、ＣＭＯＳ特有の低消費電流の特徴を発揮させることができる。
【図面の簡単な説明】
【図１】第１の実施形態の多入力ＯＲ・ＡＮＤゲート回路の回路図である。
【図２】第２の実施形態の多入力ＡＮＤ・ＯＲゲート回路の回路図である。
【図３】第３の実施形態のイネーブル付き多入力ＯＲ・ＡＮＤゲート回路の回路図である。
【図４】第４の実施形態のイネーブル付き多入力ＡＮＤ・ＯＲゲート回路の回路図である。
【図５】第５の実施形態を示す図で、図３および図４のイネーブル付きの多入力ＯＲ・ＡＮＤゲート回路および多入力ＡＮＤ・ＯＲゲート回路で構成した組み合わせ論理回路を使用するブロックの説明図である。
【図６】従来の多入力ＡＮＤ・ＯＲゲート回路のシンボル図である。
【図７】従来の多入力ＯＲ・ＡＮＤゲート回路のシンボル図である。
【図８】従来の多入力ＡＮＤ・ＯＲゲート回路の回路図である。
【図９】従来の多入力ＯＲ・ＡＮＤゲート回路の回路図である。
【符号の説明】
１１Ａ：第１の並列ＰＭＯＳトランジスタ群
１２Ａ：第１の並列ＮＭＯＳトランジスタ群
１１Ｂ：第２の並列ＰＭＯＳトランジスタ群
１２Ｂ：第２の並列ＮＭＯＳトランジスタ群
１３〜１６：ドライバ部
２１，２３：レジスタ回路
２２：組み合わせ論理回路
３１，３２：多入力ＡＮＤゲート回路
３３：ＮＯＲゲート回路
３４：インバータ
４１，４２：多入力ＯＲゲート回路
４３：ＮＡＮＤゲート回路
４４：インバータ
Ａ１〜Ａｘ：入力端子
Ｂ１〜Ｂｘ：入力端子
ＭＰＡ１〜ＭＰＡｘ：ＰＭＯＳトランジスタ
ＭＮＡ１〜ＭＮＡｘ：ＮＭＯＳトランジスタ
ＭＰＢ１〜ＭＰＢｘ：ＰＭＯＳトランジスタ
ＭＮＢ１〜ＭＮＢｘ：ＮＭＯＳトランジスタ
ＭＰＡＤ１，ＭＰＢＤ１，ＭＮＡＤ１，ＭＮＢＤ１：ＭＯＳダイオード
ＭＰＡＤ２，ＭＰＢＤ２：スタンバイ時遮断用のＰＭＯＳトランジスタ
ＭＮＡＤ２，ＭＮＢＤ２：スタンバイ時遮断用のＮＭＯＳトランジスタ
ＭＰＡＯ，ＭＰＡＯ１，ＭＰＡＯ２，ＭＰＢＯ，ＭＰＢＯ１，ＭＰＢＯ２：ＰＭＯＳトランジスタ
ＭＮＡＯ，ＭＮＡＯ１，ＭＮＡＯ２，ＭＮＢＯ，ＭＮＢＯ１，ＭＮＢＯ２：ＮＭＯＳトランジスタ
ＶＤＤ：高電位電源端子
ＧＮＤ：低電位電源端子
ＯＵＴ：出力端子
ＰＤＡ：第１のドレイン節点
ＮＤＡ：第２のドレイン節点
ＰＤＢ：第３のドレイン節点
ＮＤＢ：第４のドレイン節点
【発明の属する技術分野】
本発明は、ＣＭＯＳＬＳＩの基本要素であるＡＮＤ・ＯＲゲート回路やＯＲ・ＡＮＤゲート回路等として使用できる多入力ＣＭＯＳ複合ゲート回路に関するものである。
【０００２】
【従来の技術】
従来の多入力ＣＭＯＳ複合ゲート回路は、図６に示すように、多入力ＡＮＤゲート回路３１，３２とＮＯＲゲート回路３３とインバータ３４を組み合わせて多入力ＡＮＤ・ＯＲゲート回路を構成したり、図７に示すように、多入力ＯＲゲート回路４１，４２とＮＡＮＤゲート回路４３とインバータ４４を組み合わせて多入力ＯＲ・ＡＮＤゲート回路を構成するのが、一般的であった。
【０００３】
図８は図６の多入力ＡＮＤ・ＯＲゲート回路の具体的な回路構成を示す図で、ｘ個の直列接続のＮＭＯＳトランジスタＭＮＡ１〜ＭＮＡｘと、ｘ個の直列接続のＮＭＯＳトランジスタＭＮＢ１〜ＭＮＢｘと、ｘ個の並列接続のＰＭＯＳトランジスタＭＰＡ１〜ＭＰＡｘと、ｘ個の並列接続のＰＭＯＳトランジスタＭＰＢ１〜ＭＰＢｘと、ＰＭＯＳトランジスタＭＰＯとＮＭＯＳトランジスタＭＮＯから成るインバータより構成されている。
【０００４】
図９は図７の多入力ＯＲ・ＡＮＤゲート回路の具体的な回路構成を示す図で、ｘ個の並列接続のＮＭＯＳトランジスタＭＮＡ１〜ＭＮＡｘと、ｘ個の並列接続のＮＭＯＳトランジスタＭＮＢ１〜ＭＮＢｘと、ｘ個の直列接続のＰＭＯＳトランジスタＭＰＡ１〜ＭＰＡｘと、ｘ個の直列接続のＰＭＯＳトランジスタＭＰＢ１〜ＭＰＢｘと、ＰＭＯＳトランジスタＭＰＯとＮＭＯＳトランジスタＭＮＯから成るインバータより構成されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、図８の多入力ＡＮＤ・ＯＲゲート回路は、ｘ個のＮＭＯＳトランジスタＭＮＡ１〜ＭＮＡｘが直列に多段接続され、ｘ個のＮＭＯＳトランジスタＭＮＢ１〜ＭＮＢｘが直列に多段接続される構成であるため、結果的にそのオン抵抗が大きくなり、ＮＭＯＳトランジスタのターンオン時のスイッチング速度が劣化する欠点があった。同様に、図９の多入力ＯＲ・ＡＮＤゲート回路は、ｘ個のＰＭＯＳトランジスタＭＰＡ１〜ＭＰＡｘが直列に多段接続され、ｘ個のＰＭＯＳトランジスタＭＰＢ１〜ＭＰＢｘが直列に多段接続される構成であるため、結果的にそのオン抵抗が大きくなり、ＮＭＯＳトランジスタのターンオン時のスイッチング速度が劣化する欠点があった。
【０００６】
このため、ＣＭＯＳＬＳＩを従来のＣＭＯＳ複合ゲート回路で構成する場合、入力信号数（ファンイン数）を、最大３〜５に制限して、１ゲート回路当たりのゲート遅延量の増大を回避する方法が用いられていた。あるいは、特に、配線容量や駆動ゲート回路数（ファンアウト数）など、ＣＭＯＳゲート回路に接続される負荷容量が大きい場合、「ＡＮＤ・ＯＲゲート回路＋ドライバ」、あるいは「ＯＲ・ＡＮＤゲート回路＋ドライバ」のように、負荷駆動のための後段のＣＭＯＳドライバと組み合わせることにより、ゲート回路遅延量の増大を回避する方法が用いられていた。
【０００７】
このように、ファンイン数が３〜５と制限された条件で、大規模な論理回路を構成する場合、ゲート回路の論理段数が増加し、結果的にＣＭＯＳＬＳＩの構成素子数が増大する欠点があった。すなわち、従来の多入力ＣＭＯＳ複合ゲート回路では、ゲート回路遅延が劣化し、ＣＭＯＳＬＳＩ全体の高速化が実現できない問題点があった。
【０００８】
本発明の目的は、上記問題点を解消し、高速で、高機能な多入力ＣＭＯＳ複合ゲート回路を実現することである。別の目的は、スタンバイ時のリーク電流を防止し消費電力の低減を図った多入力ＣＭＯＳ複合ゲート回路を提供することである。
【０００９】
【課題を解決するための手段】
請求項１に係る発明は、ゲートが第１の複数の入力端子に個々に接続され、ドレインが第１のドレイン節点に共通接続され、ソースが高電位電源端子に共通接続された複数のＰＭＯＳトランジスタからなる第１の並列ＰＭＯＳトランジスタ群と、ゲートが前記第１の複数の入力端子に個々に接続され、ドレインが第２のドレイン節点に共通接続され、ソースが低電位電源端子に共通接続された複数のＮＭＯＳトランジスタからなる第１の並列ＮＭＯＳトランジスタ群と、ゲートが第２の複数の入力端子に個々に接続され、ドレインが第３のドレイン節点に共通接続され、ソースが高電位電源端子に共通接続された複数のＰＭＯＳトランジスタからなる第２の並列ＰＭＯＳトランジスタ群と、ゲートが前記第２の複数の入力端子に個々に接続され、ドレインが第４のドレイン節点に共通接続され、ソースが低電位電源端子に共通接続された複数のＮＭＯＳトランジスタからなる第２の並列ＮＭＯＳトランジスタ群と、前記第１乃至第４のドレイン節点の「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの組み合わせに応じて出力端子を「Ｈ」レベル又は「Ｌ」レベルに設定するドライバ部と、を具備することを特徴とする多入力ＣＭＯＳ複合ゲート回路とした。
【００１０】
請求項２に係る発明は、請求項１に記載の多入力ＣＭＯＳ複合ゲート回路において、前記ドライバ部は、ゲートが前記第２のドレイン節点に接続され、ドレインが出力端子に接続された第１のＮＭＯＳトランジスタと、ゲートが前記第１のドレイン節点に接続され、ソースが前記低電位電源端子に接続され、ドレインが前記第１のＮＭＯＳトランジスタのソースに接続された第２のＮＭＯＳトランジスタと、ゲートが前記第２のドレイン節点に接続された第１のＰＭＯＳトランジスタと、ゲートが前記第４のドレイン節点に接続され、ドレインとソースが前記第１のＮＭＯＳトランジスタのドレインとソースにそれぞれ接続された第３のＮＭＯＳトランジスタと、ゲートが前記第３のドレイン節点に接続され、ドレインとソースが前記第２のＮＭＯＳトランジスタのドレインとソースにそれぞれ接続された第４のＮＭＯＳトランジスタと、ゲートが前記第４のドレイン節点に接続された第２のＰＭＯＳトランジスタと、前記第１のドレイン節点と前記第２のドレイン節点の間に接続された第１のインピーダンス素子と、前記第３のドレイン節点と前記第４のドレイン節点の間に接続された第２のインピーダンス素子と、を具備し、前記第１および第２のＰＭＯＳトランジスタは前記出力端子と前記高電位電源端子との間に直列接続されている、ことを特徴とする多入力ＣＭＯＳ複合ゲート回路とした。
【００１１】
請求項３に係る発明は、請求項１に記載の多入力複合ＣＭＯＳ複合ゲート回路において、前記ドライバ部は、ゲートが前記第１のドレイン節点に接続され、ドレインが出力端子に接続された第１のＰＭＯＳトランジスタと、ゲートが前記第２のドレイン節点に接続され、ソースが前記高電位電源端子に接続され、ドレインが前記第１のＰＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタと、ゲートが前記第１のドレイン節点に接続された第１のＮＭＯＳトランジスタと、ゲートが前記第３のドレイン節点に接続され、ドレインとソースが前記第１のＰＭＯＳトランジスタのドレインとソースにそれぞれ接続された第３のＰＭＯＳトランジスタと、ゲートが前記第４のドレイン節点に接続され、ドレインとソースが前記第２のＰＭＯＳトランジスタのドレインとソースにそれぞれ接続された第４のＰＭＯＳトランジスタと、ゲートが前記第３のドレイン節点に接続された第２のＮＭＯＳトランジスタと、前記第１のドレイン節点と前記第２のドレイン節点の間に接続された第１のインピーダンス素子と、前記第３のドレイン節点と前記第４のドレイン節点の間に接続された第２のインピーダンス素子と、を具備し、前記第１および第２のＮＭＯＳトランジスタは前記出力端子と前記低電位電源端子との間に直列接続されている、ことを特徴とする多入力ＣＭＯＳ複合ゲート回路とした。
【００１２】
請求項４に係る発明は、請求項２又は３に記載の多入力ＣＭＯＳ複合ゲート回路において、前記第１のインピーダンス素子を、前記第１のインピーダンス素子とスタンバイ時に遮断する第１のＭＯＳトランジスタとの直列回路に置き換え、前記第２のインピーダンス素子を、前記第２のインピーダンス素子とスタンバイ時に遮断する第２のＭＯＳトランジスタとの直列回路に置き換えた、ことを特徴とする多入力ＣＭＯＳ複合ゲート回路とした。
【００１３】
【発明の実施の形態】
［第１の実施形態］
図１は、第１の実施形態の多入力ＯＲ・ＡＮＤゲート回路の構成を示す回路図である。ＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは、高電位電源端子ＶＤＤと第１のドレイン節点ＰＤＡの間に並列に接続されたＰＭＯＳトランジスタであり、第１の並列ＰＭＯＳトランジスタ群１１Ａを構成する。また、ＭＮＡ１，ＭＮＡ２，・・・・，ＭＮＡｘは、第２のドレイン節点ＮＤＡと低電位電源端子ＧＮＤとの間に並列に接続されたＮＭＯＳトランジスタであり、第１の並列ＮＭＯＳトランジスタ群１２Ａを構成する。ＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは、高電位電源端子ＶＤＤと第３のドレイン節点ＰＤＢの間に並列に接続されたＰＭＯＳトランジスタであり、第２の並列ＰＭＯＳトランジスタ群１１Ｂを構成する。また、ＭＮＢ１，ＭＮＢ２，・・・・，ＭＮＢｘは、第４のドレイン節点ＮＤＢと低電位電源端子ＧＮＤとの間に並列に接続されたＮＭＯＳトランジスタであり、第２の並列ＮＭＯＳトランジスタ群１２Ｂを構成する。
【００１４】
入力端子Ａ１はトランジスタＭＰＡ１，ＭＮＡ１のゲートに、入力端子Ａ２はトランジスタＭＰＡ２，ＭＮＡ２のゲートに、・・・、入力端子ＡｘはトランジスタＭＰＡｘ、ＭＮＡｘのゲートに、それぞれ接続されている。また、入力端子Ｂ１はトランジスタＭＰＢ１，ＭＮＢ１のゲートに、入力端子Ｂ２はトランジスタＭＰＢ２，ＭＮＢ２のゲートに、・・・、入力端子ＢｘはトランジスタＭＰＢｘ、ＭＮＢｘのゲートに、それぞれ接続されている。第１、第２のドレイン節点ＰＤＡ，ＮＤＡは互いに分離され、第３、第４のドレイン節点ＰＤＢ，ＮＤＢも互いに分離されている。
【００１５】
ドレイン節点ＮＤＡはＰＭＯＳトランジスタＭＰＡＯとＮＭＯＳトランジスタＭＮＡＯ１のゲートに接続され、ドレイン節点ＰＤＡはＮＭＯＳトランジスタＭＮＡＯ２のゲートに接続されている。ＮＭＯＳトランジスタＭＮＡＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＰＤＡに接続され、ドレインがドレイン節点ＮＤＡに接続されている。さらに、トランジスタＭＰＡＯのドレインは出力端子ＯＵＴに接続されている。トランジスタＭＮＡＯ１のドレインは出力端子ＯＵＴに接続され、ソースはトランジスタＭＮＡＯ２のドレインに接続されている。
【００１６】
一方、ドレイン節点ＮＤＢはＰＭＯＳトランジスタＭＰＢＯとＮＭＯＳトランジスタＭＮＢＯ１のゲートに接続され、ドレイン節点ＰＤＢはＮＭＯＳトランジスタＭＮＢＯ２のゲートに接続されている。ＮＭＯＳトランジスタＭＮＢＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＰＤＢに接続され、ドレインがドレイン節点ＮＤＢに接続されている。さらに、トランジスタＭＰＢＯはトランジスタＭＰＡＯとで出力端子ＯＵＴと高電位電源端子ＶＤＤの間に直列に接続されている。トランジスタＭＮＢＯ１はトランジスタＭＮＡＯ１に並列に、トランジスタＭＮＢＯ２はトランジスタＭＮＡＯ２に並列に、それぞれ接続されている。
【００１７】
以上のトランジスタＭＰＡＯ，ＭＮＡＯ１，ＭＮＡＯ２，ＭＮＡＤ１，ＭＰＢＯ，ＭＮＢＯ１，ＭＮＢＯ２，ＭＮＢＤ１によりドライバ部１３が構成されている。
【００１８】
次に、このＯＲ・ＡＮＤゲート回路の動作を説明する。いま、入力端子Ａ１，Ａ２，・・・，Ａｘのいずれもが「Ｌ」レベルである場合（条件１）は、並列に接続されたトランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは全てオンとなり、そのドレイン節点ＰＤＡは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘは全てオフとなり、そのドレイン節点ＮＤＡは、低電位電源端子ＧＮＤと遮断される。
【００１９】
これら２つのドレイン節点ＰＤＡ、ＮＤＡの間はダイオードＭＮＤＡ１で接続されており、ドレイン節点ＰＤＡが「Ｈ」レベルになると同時に、そのダイオードＭＮＤＡ１がオンしてドレイン節点ＮＤＡも「Ｈ」レベルに押し上げられる。この結果、トランジスタＭＮＡＯ１，ＭＮＡＯ２がオン、ＭＰＡＯがオフとなる。
【００２０】
また、入力端子Ａ１，Ａ２，・・・，Ａｘのいずれもが、「Ｈ」レベルである場合（条件２）は、並列に接続されたトランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘは全てオンとなり、そのドレイン節点ＮＤＡは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは全てオフとなり、そのドレイン節点ＰＤＡは、高電位電源端子ＶＤＤと遮断される。
【００２１】
これら２つのドレイン節点ＰＤＡ、ＮＤＡの間はダイオードＭＮＡＤ１で接続されているが、上記ドレイン節点ＰＤＡがハイインピーダンスになる。ドレイン節点ＮＤＡは「Ｌ」レベルであるので、トランジスタＭＰＡＯはオンとなり、ＮＭＯＳトランジスタＭＮＡＯ１はオフになり、ＮＭＯＳトランジスタＭＮＡＯ２の状態に依存しない。
【００２２】
また、入力端子Ａ１，Ａ２，・・・，Ａｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件３）、上記ドレイン節点ＰＤＡは「Ｈ」レベルとなり、上記ドレイン節点ＮＤＡは「Ｌ」レベルとなる。
【００２３】
このとき、上記ドレイン節点ＮＤＡは、低電位電源端子ＧＮＤの電位から、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｎだけ上がった「ＧＮＤ＋Ｖｔｎ」の電位にとどまり、上記ドレイン節点ＰＤＡは、電源端子ＶＤＤの電圧からＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ下がった「ＶＤＤ−Ｖｔｐ」の電位にとどまる。つまり、上記２つのドレイン節点ＮＤＡ、ＰＤＡの間にはダイオードＭＮＡＤ１を通じて電圧降下が発生するが、ドレイン節点ＰＤＡは「Ｈ」レベルを、上記ドレイン節点ＮＤＡは「Ｌ」レベルを維持する。その結果、トランジスタＭＰＡＯはオンとなり、ＮＭＯＳトランジスタＭＮＡＯ１はオフ、ＮＭＯＳトランジスタＭＮＡＯ２はオンになる。
【００２４】
同様に、入力端子Ｂ１，Ｂ２，・・・，Ｂｘのいずれもが「Ｌ」レベルである場合（条件４）は、並列に接続されたトランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは全てオンとなり、そのドレイン節点ＰＤＢは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘは全てオフとなり、そのドレイン節点ＮＤＢは、低電位電源端子ＧＮＤと遮断される。
【００２５】
これら２つのドレイン節点ＰＤＢ、ＮＤＢの間はダイオードＭＮＤＢ１で接続されており、ドレイン節点ＰＤＢが「Ｈ」レベルになると同時に、そのダイオードＭＮＤＢ１がオンしてドレイン節点ＮＤＢも「Ｈ」レベルに押し上げられる。この結果、トランジスタＭＮＢＯ１，ＭＮＢＯ２がオン、ＭＰＢＯがオフとなる。
【００２６】
また、入力端子Ｂ１，Ｂ２，・・・，Ｂｘのいずれもが、「Ｈ」レベルである場合（条件５）は、並列に接続されたトランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘは全てオンとなり、そのドレイン節点ＮＤＢは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは全てオフとなり、そのドレイン節点ＰＤＢは、高電位電源端子ＶＤＤと遮断される。
【００２７】
これら２つのドレイン節点ＰＤＢ、ＮＤＢの間はダイオードＭＮＢＤ１で接続されているが、上記ドレイン節点ＰＤＢがハイインピーダンスになる。ドレイン節点ＮＤＢは「Ｌ」レベルであるので、トランジスタＭＰＢＯはオンとなり、ＮＭＯＳトランジスタＭＮＢＯ１はオフになり、ＮＭＯＳトランジスタＭＮＢＯ２の状態に依存しない。
【００２８】
また、入力端子Ｂ１，Ｂ２，・・・，Ｂｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件６）、上記ドレイン節点ＰＤＢは「Ｈ」レベルとなり、上記ドレイン節点ＮＤＢは「Ｌ」レベルとなる。
【００２９】
このとき、上記２つのドレイン節点ＮＤＢ、ＰＤＢの間にはダイオードＭＮＢＤ１を通じて電圧降下が発生し、ドレイン節点ＰＤＢは「Ｈ」レベルを、上記ドレイン節点ＮＤＢは「Ｌ」レベルを維持する。その結果、トランジスタＭＰＢＯはオンとなり、ＮＭＯＳトランジスタＭＮＢＯ１はオフ、ＮＭＯＳトランジスタＭＮＢＯ２はオンになる。
【００３０】
以上のように、入力端子Ａ１，Ａ２，・・・，ＡｘとＢ１，Ｂ２，・・・，Ｂｘの論理によって、ドレイン節点ＰＤＡ，ＮＤＡ，ＰＤＢ，ＮＤＢは、「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの何れかになり、これによりドライバ部１３を制御することにより、出力端子ＯＵＴからＯＲ・ＡＮＤの出力を取り出すことができる。
【００３１】
例えば、前記の条件１又は条件４が成立するときは、トランジスタＭＮＡＯ１，ＭＮＡＯ２が同時にオンし、又はトランジスタＭＮＢＯ１，ＭＮＢＯ２が同時にオンするので、出力端子ＯＵＴは「Ｌ」レベルとなる。前記の条件２と条件５、条件２と条件６、条件３と条件５、又は条件３と条件６が成立するときは、トランジスタＭＰＡＯ，ＭＰＢＯが同時にオンするので、出力端子ＯＵＴは「Ｈ」レベルとなる。以上により、図７の論理回路と同様な論理演算が行われる。
【００３２】
図１のＯＲ・ＡＮＤゲート回路は以上のように動作するので、従来の図９に示したＯＲ・ＡＮＤゲート回路のような複数のＰＭＯＳトランジスタが多段に直列接続された部分がなく、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは全て並列に接続されているので、このＯＲ・ＡＮＤゲート回路は高速にスイッチングすることができる。
【００３３】
なお、上記の実施形態では、ドレイン節点ＰＤＡとＮＤＡを分離するためＭＯＳダイオードＭＮＡＤ１を使用し、ドレイン節点ＰＤＢとＮＤＢを分離するためＭＯＳダイオードＭＮＢＤ１を使用しているが、これらは抵抗、インダクタンス素子等のように、電圧降下を生じさせ、２つのドレイン節点に異なる電位を発生させるインピーダンス素子であればよい。
【００３４】
［第２の実施形態］
図２は、第２の実施形態の多入力ＡＮＤ・ＯＲゲート回路の構成を示す回路図である。第１，第２の並列ＰＭＯＳトランジスタ群１１Ａ，１１Ｂと第１，第２の並列ＮＭＯＳトランジスタ群１２Ａ，１２Ｂは図１の構成と同じである。１４はドライバ部である。
【００３５】
このドライバ部１４において、ドレイン節点ＰＤＡはＮＭＯＳトランジスタＭＮＡＯとＰＭＯＳトランジスタＭＰＡＯ１のゲートに接続され、ドレイン節点ＮＤＡはＰＭＯＳトランジスタＭＰＡＯ２のゲートに接続されている。ＰＭＯＳトランジスタＭＰＡＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＮＤＡに接続され、ドレインがドレイン節点ＰＤＡに接続されている。さらに、トランジスタＭＮＡＯのドレインは出力端子ＯＵＴに接続されている。トランジスタＭＰＡＯ１のドレインは出力端子ＯＵＴに接続され、ソースはトランジスタＭＰＡＯ２のドレインに接続されている。
【００３６】
一方、ドレイン節点ＰＤＢはＮＭＯＳトランジスタＭＮＢＯとＰＭＯＳトランジスタＭＰＢＯ１のゲートに接続され、ドレイン節点ＮＤＢはＰＭＯＳトランジスタＭＰＢＯ２のゲートに接続されている。ＰＭＯＳトランジスタＭＰＢＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＮＤＢに接続され、ドレインがドレイン節点ＰＤＢに接続されている。さらに、トランジスタＭＮＢＯはトランジスタＭＮＡＯとで出力端子ＯＵＴと低電位電源端子ＧＮＤの間に直列に接続されている。トランジスタＭＰＢＯ１はトランジスタＭＰＡＯ１に並列に、トランジスタＭＰＢＯ２はトランジスタＭＰＡＯ２に並列に、それぞれ接続されている。
【００３７】
次に、このＡＮＤ・ＯＲゲート回路の動作を説明する。いま、入力端子Ａ１，Ａ２，・・・，Ａｘのいずれもが「Ｌ」レベルである場合（条件１）は、並列に接続されたトランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは全てオンとなり、そのドレイン節点ＰＤＡは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘは全てオフとなり、そのドレイン節点ＮＤＡは、低電位電源端子ＧＮＤと遮断される。
【００３８】
これら２つのドレイン節点ＰＤＡ、ＮＤＡの間はダイオードＭＮＤＡ１で接続されているが、ドレイン節点ＮＤＡがハイインピーダンスになる。ドレイン節点ＰＤＡは「Ｈ」レベルであるので、トランジスタＭＰＡＯ１はオフとなり、ＭＮＡＯはオンとなり、ＭＰＡＯ２の状態に依存しない。
【００３９】
また、入力端子Ａ１，Ａ２，・・・，Ａｘのいずれもが、「Ｈ」レベルである場合（条件２）は、並列に接続されたトランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘは全てオンとなり、そのドレイン節点ＮＤＡは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘは全てオフとなり、そのドレイン節点ＰＤＡは、高電位電源端子ＶＤＤと遮断される。
【００４０】
これら２つのドレイン節点ＰＤＡ、ＮＤＡの間はダイオードＭＰＤＡ１で接続されており、ドレイン節点ＮＤＡが「Ｌ」レベルになると同時に、そのダイオードＭＰＤＡ１がオンしてドレイン節点ＰＤＡも「Ｌ」レベルに押し下げられる。この結果、トランジスタＭＰＡＯ１，ＭＰＡＯ２がオン、ＭＮＡＯがオフとなる。
【００４１】
また、入力端子Ａ１，Ａ２，・・・，Ａｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件３）、上記ドレイン節点ＰＤＡは「Ｈ」レベルとなり、上記ドレイン節点ＮＤＡは「Ｌ」レベルとなる。
【００４２】
このとき、上記２つのドレイン節点ＮＤＡ、ＰＤＡの間にはダイオードＭＰＤＡ１を通じて電圧降下が発生し、ドレイン節点ＰＤＡは「Ｈ」レベルを、上記ドレイン節点ＮＤＡは「Ｌ」レベルを維持する。その結果、トランジスタＭＮＯＡはオンとなり、ＰＭＯＳトランジスタＭＰＡＯ１はオフ、ＭＰＡＯ２はオンになる。
【００４３】
同様に、入力端子Ｂ１，Ｂ２，・・・，Ｂｘのいずれもが「Ｌ」レベルである場合（条件４）は、並列に接続されたトランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは全てオンとなり、そのドレイン節点ＰＤＢは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘは全てオフとなり、そのドレイン節点ＮＤＢは、低電位電源端子ＧＮＤと遮断される。
【００４４】
これら２つのドレイン節点ＰＤＢ、ＮＤＢの間はダイオードＭＮＤＢ１で接続されているが、ドレイン節点ＮＤＢがハイインピーダンスになる。ドレインＰＤＢは「Ｈ」レベルので、トランジスタＭＰＢＯ１はオフとなり、ＭＮＢＯはオンとなり、ＭＰＢＯ２の状態に依存しない。
【００４５】
また、入力端子Ｂ１，Ｂ２，・・・，Ｂｘのいずれもが、「Ｈ」レベルである場合（条件５）は、並列に接続されたトランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘは全てオンとなり、そのドレイン節点ＮＤＢは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘは全てオフとなり、そのドレイン節点ＰＤＢは、高電位電源端子ＶＤＤと遮断される。
【００４６】
これら２つのドレイン節点ＰＤＢ、ＮＤＢの間はダイオードＭＰＤＢ１で接続されており、ドレイン節点ＮＤＢが「Ｌ」レベルになると同時に、そのダイオードＭＰＤＢ１がオンしてドレイン節点ＰＤＢも「Ｌ」レベルに押し下げられる。この結果、トランジスタＭＰＢＯ１，ＭＰＢＯ２がオン、ＭＮＢＯがオフとなる。
【００４７】
また、入力端子Ｂ１，Ｂ２，・・・，Ｂｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件６）、上記ドレイン節点ＰＤＢは「Ｈ」レベルとなり、上記ドレイン節点ＮＤＢは「Ｌ」レベルとなる。
【００４８】
このとき、上記ドレインノードＮＤＢは、低電位電源端子ＧＮＤの電位から、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｎだけ上がった「ＧＮＤ＋Ｖｔｎ」の電位にとどまり、上記ドレインノードＰＤＢは、電源端子ＶＤＤの電圧からＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ下がった「ＶＤＤ−Ｖｔｐ」の電位にとどまる。つまり、上記２つのドレイン節点ＮＤＢ、ＰＤＢの間にはダイオードＭＰＤＢ１を通じて電圧降下が発生するが、ドレイン節点ＰＤＢは「Ｈ」レベルを、上記ドレイン節点ＮＤＢは「Ｌ」レベルを維持する。その結果、トランジスタＭＮＯＢはオンとなり、ＰＭＯＳトランジスタＭＰＢＯ１はオフ、ＭＰＢＯ２はオンになる。
【００４９】
以上のように、入力端子Ａ１，Ａ２，・・・，ＡｘとＢ１，Ｂ２，・・・，Ｂｘの論理によって、ドレイン節点ＰＤＡ，ＮＤＡ，ＰＤＢ，ＮＤＢは、「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの何れかになり、これによりドライバ部１４を制御することにより、出力端子ＯＵＴからＡＮＤ・ＯＲの出力を取り出すことができる。
【００５０】
例えば、前記の条件２又は条件５が成立するときは、トランジスタＭＰＡＯ１，ＭＰＡＯ２が同時にオンし、又はトランジスタＭＰＢＯ１，ＭＰＢＯ２が同時にオンするので、出力端子ＯＵＴは「Ｈ」レベルとなる。前記の条件１と条件４、条件１と条件６、条件３と条件４、又は条件３と条件６が成立するときは、トランジスタＭＮＡＯ，ＭＮＢＯが同時にオンするので、出力端子ＯＵＴは「Ｌ」レベルとなる。以上により、図６の論理回路と同様な論理演算が行われる。
【００５１】
図２のＡＮＤ・ＯＲゲート回路は以上のように動作するので、従来の図８に示したＡＮＤ・ＯＲゲート回路のような複数のＮＭＯＳトランジスタが多段に直列接続された部分がなく、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは全て並列に接続されているので、このＡＮ・ＯＲゲート回路は高速にスイッチングすることができる。
【００５２】
なお、上記の実施形態では、２つのドレイン節点ＰＤＡとＮＤＢを分離するためＭＯＳダイオードＭＰＡＤ１を使用し、２つのドレイン節点ＰＤＢとＮＤＢを分離するためＭＯＳダイオードＭＰＢＤ１を使用しているが、これらは抵抗、インダクタンス素子等のように、電圧降下を生じさせ、２つのドレイン節点に異なる電位を発生させるインピーダンス素子であればよい。
【００５３】
［第３の実施形態］
図３は、第３の実施形態の多入力ＯＲ・ＡＮＤゲート回路の構成を示す回路図であり、図１と同じ構成の第１，第２の並列ＰＭＯＳトランジスタ群１１Ａ，１１Ｂ、第１、第２の並列ＮＭＯＳトランジスタ群１２Ａ，１２Ｂを有する。１５はドライバ部である。このドライバ部１５において、図１のドライバ部１３と同じものには同じ符号を付けた。ここでは、図１のＭＯＳダイオードＭＮＡＤ１のドレインとドレイン節点ＮＤＡとの間に新たにＮＭＯＳトランジスタＭＮＡＤ２を挿入すると共に、ＭＯＳダイオードＭＮＢＤ１のドレインとドレイン節点ＮＤＢとの間に新たにＮＭＯＳトランジスタＭＮＢＤ２を挿入している。ＭＮＡＤ１，ＭＮＢＤ１をダイオード用、ＭＮＡＤ２，ＭＮＢＤ２をスタンバイ時の遮断用としている。
【００５４】
図１のＯＲ・ＡＮＤゲート回路では、条件３のとき高電位電源端子ＶＤＤから、トランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘのうちのオンしているトランジスタ→ダイオードＭＮＡＤ１→トランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。また、条件６のとき高電位電源端子ＶＤＤから、トランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘのうちのオンしているトランジスタ→ダイオードＭＮＢＤ１→トランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。これらのリーク電流はスタンバイ時に流れるため、消費電流が増大する。
【００５５】
これに対し、第３の実施形態では、動作時にはトランジスタＭＮＡＤ２，ＭＮＢＤ２のゲートのイネーブル信号ＥＮを「Ｈ」レベルに設定し、スタンバイ時には「Ｌ」レベルに設定することにより、スタンバイ時にはそのトランジスタＭＮＡＤ２，ＭＮＢＤ２が遮断するので、上記したリーク電流を皆無にすることができる。
【００５６】
［第４の実施形態］
図４は、第４の実施形態の多入力ＡＮＤ・ＯＲゲート回路の構成を示す回路図であり、図２と同じ構成の第１，第２の並列ＰＭＯＳトランジスタ群１１Ａ，１１Ｂ、第１、第２の並列ＮＭＯＳトランジスタ群１２Ａ，１２Ｂを有する。１６はドライバ部である。このドライバ部１６において、図２のドライバ部１４と同じものには同じ符号を付けた。ここでは、図２のＭＯＳダイオードＭＰＡＤ１のドレインとドレイン節点ＰＤＡとの間に新たにＰＭＯＳトランジスタＭＰＡＤ２を挿入すると共に、ＭＯＳダイオードＭＰＢＤ１のドレインとドレイン節点ＰＤＢとの間にも新たにＰＭＯＳトランジスタＭＰＢＤ２を挿入している。ＭＰＡＤ１，ＭＰＢＤ１をダイオード用、ＭＰＡＤ２，ＭＰＢＤ２をスタンバイ時の遮断用としている。
【００５７】
図２のＡＮＤ・ＯＲゲート回路では、条件１のとき高電位電源端子ＶＤＤから、トランジスタＭＰＡ１，ＭＰＡ２，・・・，ＭＰＡｘのうちのオンしているトランジスタ→ダイオードＭＰＡＤ１→トランジスタＭＮＡ１，ＭＮＡ２，・・・，ＭＮＡｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。また、条件４のとき高電位電源端子ＶＤＤから、トランジスタＭＰＢ１，ＭＰＢ２，・・・，ＭＰＢｘのうちのオンしているトランジスタ→ダイオードＭＰＢＤ１→トランジスタＭＮＢ１，ＭＮＢ２，・・・，ＭＮＢｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。これらのリーク電流はスタンバイ時に流れるため、消費電流が増大する。
【００５８】
これに対し、第４の実施形態では、動作時にはトランジスタＭＰＡＤ２，ＭＰＢＤ２のゲートのイネーブル信号ＥＮＢを「Ｌ」レベルに設定し、スタンバイ時には「Ｈ」レベルに設定することにより、スタンバイ時にはそのトランジスタＭＰＡＤ２，ＭＰＢＤ２が遮断するので、上記したリーク電流を皆無にすることができる。
【００５９】
［第５の実施形態］
図５は前記した図３および図４のイネーブル付きの多入力ＯＲ・ＡＮＤゲート回路および多入力ＡＮＤ・ＯＲゲート回路を組み合わせ論理回路２２内に使用した論理回路のブロックを示す図である。ここでは、前段の第１レジスタ回路２１から組み合わせ論理回路２２に取り込まれたデータがそこで演算処理されるが、スタンバイ時はイネーブル信号ＥＮ，ＥＮＢにより前記したトランジスタＭＮＡＤ２，ＭＮＢＤ２，ＭＰＡＤ２，ＭＰＢＤ２が遮断状態に設定され、リーク電流が流れないので、その部分での消費電流を削減できる。この組み合わせ論理回路２２で演算処理されたデータは後段の第２のレジスタ回路２３に取り出される。
【００６０】
【発明の効果】
以上のように、請求項１乃至３に係る発明の多入力ＣＭＯＳ複合ゲート回路は、入力信号数（ファンイン数）が大きくなるとゲート回路の動作速度が急激に劣化する、という従来のＣＭＯＳ複合ゲート回路の欠点を解消して、入力信号数（ファンイン数）が大きくても、高速動作が可能なＣＭＯＳ複合ゲート回路を実現することができる利点がある。
【００６１】
最近のＣＭＯＳＬＳＩでは、微細化が一層進み、大規模ゲート回路の搭載が可能になるにつれ、その論理機能が複雑化、大規模化する傾向にあるため、ファンイン数、ファンアウト数が増大しており、一方、チップサイズの増大に伴い、ＣＭＯＳ複合ゲート回路に接続される平均配線長が増大し、その浮遊容量の増大傾向も強まっている。この結果、高負荷の駆動条件で、ファンイン数の大きいＣＭＯＳ複合ゲート回路を高速動作させる必要性が望まれている。請求項１乃至３に係る発明の多入力ＣＭＯＳ複合ゲート回路は、これらの適用条件を満足し、高速で高機能なＣＭＯＳＬＳＩを実現できる利点がある。
【００６２】
また、請求項４に係る発明の多入力ＣＭＯＳ複合ゲート回路は、請求項１乃至３に係る発明の多入力ＣＭＯＳ複合ゲート回路の上記した利点に加えて、スタンバイ時のリーク電流を遮断することができ、ＤＣ的なスタティック電流を低減させ、ＣＭＯＳ特有の低消費電流の特徴を発揮させることができる。
【図面の簡単な説明】
【図１】第１の実施形態の多入力ＯＲ・ＡＮＤゲート回路の回路図である。
【図２】第２の実施形態の多入力ＡＮＤ・ＯＲゲート回路の回路図である。
【図３】第３の実施形態のイネーブル付き多入力ＯＲ・ＡＮＤゲート回路の回路図である。
【図４】第４の実施形態のイネーブル付き多入力ＡＮＤ・ＯＲゲート回路の回路図である。
【図５】第５の実施形態を示す図で、図３および図４のイネーブル付きの多入力ＯＲ・ＡＮＤゲート回路および多入力ＡＮＤ・ＯＲゲート回路で構成した組み合わせ論理回路を使用するブロックの説明図である。
【図６】従来の多入力ＡＮＤ・ＯＲゲート回路のシンボル図である。
【図７】従来の多入力ＯＲ・ＡＮＤゲート回路のシンボル図である。
【図８】従来の多入力ＡＮＤ・ＯＲゲート回路の回路図である。
【図９】従来の多入力ＯＲ・ＡＮＤゲート回路の回路図である。
【符号の説明】
１１Ａ：第１の並列ＰＭＯＳトランジスタ群
１２Ａ：第１の並列ＮＭＯＳトランジスタ群
１１Ｂ：第２の並列ＰＭＯＳトランジスタ群
１２Ｂ：第２の並列ＮＭＯＳトランジスタ群
１３〜１６：ドライバ部
２１，２３：レジスタ回路
２２：組み合わせ論理回路
３１，３２：多入力ＡＮＤゲート回路
３３：ＮＯＲゲート回路
３４：インバータ
４１，４２：多入力ＯＲゲート回路
４３：ＮＡＮＤゲート回路
４４：インバータ
Ａ１〜Ａｘ：入力端子
Ｂ１〜Ｂｘ：入力端子
ＭＰＡ１〜ＭＰＡｘ：ＰＭＯＳトランジスタ
ＭＮＡ１〜ＭＮＡｘ：ＮＭＯＳトランジスタ
ＭＰＢ１〜ＭＰＢｘ：ＰＭＯＳトランジスタ
ＭＮＢ１〜ＭＮＢｘ：ＮＭＯＳトランジスタ
ＭＰＡＤ１，ＭＰＢＤ１，ＭＮＡＤ１，ＭＮＢＤ１：ＭＯＳダイオード
ＭＰＡＤ２，ＭＰＢＤ２：スタンバイ時遮断用のＰＭＯＳトランジスタ
ＭＮＡＤ２，ＭＮＢＤ２：スタンバイ時遮断用のＮＭＯＳトランジスタ
ＭＰＡＯ，ＭＰＡＯ１，ＭＰＡＯ２，ＭＰＢＯ，ＭＰＢＯ１，ＭＰＢＯ２：ＰＭＯＳトランジスタ
ＭＮＡＯ，ＭＮＡＯ１，ＭＮＡＯ２，ＭＮＢＯ，ＭＮＢＯ１，ＭＮＢＯ２：ＮＭＯＳトランジスタ
ＶＤＤ：高電位電源端子
ＧＮＤ：低電位電源端子
ＯＵＴ：出力端子
ＰＤＡ：第１のドレイン節点
ＮＤＡ：第２のドレイン節点
ＰＤＢ：第３のドレイン節点
ＮＤＢ：第４のドレイン節点
Claims (4)
- ゲートが第１の複数の入力端子に個々に接続され、ドレインが第１のドレイン節点に共通接続され、ソースが高電位電源端子に共通接続された複数のＰＭＯＳトランジスタからなる第１の並列ＰＭＯＳトランジスタ群と、
ゲートが前記第１の複数の入力端子に個々に接続され、ドレインが第２のドレイン節点に共通接続され、ソースが低電位電源端子に共通接続された複数のＮＭＯＳトランジスタからなる第１の並列ＮＭＯＳトランジスタ群と、
ゲートが第２の複数の入力端子に個々に接続され、ドレインが第３のドレイン節点に共通接続され、ソースが高電位電源端子に共通接続された複数のＰＭＯＳトランジスタからなる第２の並列ＰＭＯＳトランジスタ群と、
ゲートが前記第２の複数の入力端子に個々に接続され、ドレインが第４のドレイン節点に共通接続され、ソースが低電位電源端子に共通接続された複数のＮＭＯＳトランジスタからなる第２の並列ＮＭＯＳトランジスタ群と、
前記第１乃至第４のドレイン節点の「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの組み合わせに応じて出力端子を「Ｈ」レベル又は「Ｌ」レベルに設定するドライバ部と、
を具備することを特徴とする多入力ＣＭＯＳ複合ゲート回路。 - 請求項１に記載の多入力ＣＭＯＳ複合ゲート回路において、
前記ドライバ部は、
ゲートが前記第２のドレイン節点に接続され、ドレインが出力端子に接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第１のドレイン節点に接続され、ソースが前記低電位電源端子に接続され、ドレインが前記第１のＮＭＯＳトランジスタのソースに接続された第２のＮＭＯＳトランジスタと、
ゲートが前記第２のドレイン節点に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記第４のドレイン節点に接続され、ドレインとソースが前記第１のＮＭＯＳトランジスタのドレインとソースにそれぞれ接続された第３のＮＭＯＳトランジスタと、
ゲートが前記第３のドレイン節点に接続され、ドレインとソースが前記第２のＮＭＯＳトランジスタのドレインとソースにそれぞれ接続された第４のＮＭＯＳトランジスタと、
ゲートが前記第４のドレイン節点に接続された第２のＰＭＯＳトランジスタと、
前記第１のドレイン節点と前記第２のドレイン節点の間に接続された第１のインピーダンス素子と、
前記第３のドレイン節点と前記第４のドレイン節点の間に接続された第２のインピーダンス素子と、
を具備し、
前記第１および第２のＰＭＯＳトランジスタは前記出力端子と前記高電位電源端子との間に直列接続されている、
ことを特徴とする多入力ＣＭＯＳ複合ゲート回路。 - 請求項１に記載の多入力複合ＣＭＯＳ複合ゲート回路において、
前記ドライバ部は、
ゲートが前記第１のドレイン節点に接続され、ドレインが出力端子に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記第２のドレイン節点に接続され、ソースが前記高電位電源端子に接続され、ドレインが前記第１のＰＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタと、
ゲートが前記第１のドレイン節点に接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第３のドレイン節点に接続され、ドレインとソースが前記第１のＰＭＯＳトランジスタのドレインとソースにそれぞれ接続された第３のＰＭＯＳトランジスタと、
ゲートが前記第４のドレイン節点に接続され、ドレインとソースが前記第２のＰＭＯＳトランジスタのドレインとソースにそれぞれ接続された第４のＰＭＯＳトランジスタと、
ゲートが前記第３のドレイン節点に接続された第２のＮＭＯＳトランジスタと、
前記第１のドレイン節点と前記第２のドレイン節点の間に接続された第１のインピーダンス素子と、
前記第３のドレイン節点と前記第４のドレイン節点の間に接続された第２のインピーダンス素子と、
を具備し、
前記第１および第２のＮＭＯＳトランジスタは前記出力端子と前記低電位電源端子との間に直列接続されている、
ことを特徴とする多入力ＣＭＯＳ複合ゲート回路。 - 請求項２又は３に記載の多入力ＣＭＯＳ複合ゲート回路において、
前記第１のインピーダンス素子を、前記第１のインピーダンス素子とスタンバイ時に遮断する第１のＭＯＳトランジスタとの直列回路に置き換え、
前記第２のインピーダンス素子を、前記第２のインピーダンス素子とスタンバイ時に遮断する第２のＭＯＳトランジスタとの直列回路に置き換えた、
ことを特徴とする多入力ＣＭＯＳ複合ゲート回路。
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