JP2003101397A - 半導体セル - Google Patents
半導体セルInfo
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 単一の論理回路とこれに対応するスイッチ部
を具備し、更に単一の論理回路とスイッチ部を分離配置
する半導体セルを提供する。 【解決手段】 閾値電圧の低いＭＯＳトランジスタの組
み合わせで構成したＮＡＮＤ回路５と、ＮＡＮＤ回路５
と電源Ｖｄｄ線および基準電源Ｖｓｓ線の間に介在する
閾値電圧の高いＭＯＳトランジスタの組み合わせで構成
したスイッチ部１３を分離して配置する。
を具備し、更に単一の論理回路とスイッチ部を分離配置
する半導体セルを提供する。 【解決手段】 閾値電圧の低いＭＯＳトランジスタの組
み合わせで構成したＮＡＮＤ回路５と、ＮＡＮＤ回路５
と電源Ｖｄｄ線および基準電源Ｖｓｓ線の間に介在する
閾値電圧の高いＭＯＳトランジスタの組み合わせで構成
したスイッチ部１３を分離して配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＭＯＳトラ
ンジスタを組み合わせて構成される半導体セルに関す
る。
ンジスタを組み合わせて構成される半導体セルに関す
る。
【０００２】
【従来の技術】ＣＭＯＳ論理回路の高速化を図るために
は、閾値電圧の低いトランジスタで回路を構成する必要
がある。ところが、トランジスタの閾値電圧が低くなる
ほど、スタンバイ時のリーク電流が増大するという問題
がある。この問題を回避するために、回路の高速動作と
スタンバイ時の低リーク電流を同時に達成できるＭＴ
（Ｍｕｌｔｉｐｌｅ Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａ
ｇｅ）−ＣＭＯＳ回路が提案されている。
は、閾値電圧の低いトランジスタで回路を構成する必要
がある。ところが、トランジスタの閾値電圧が低くなる
ほど、スタンバイ時のリーク電流が増大するという問題
がある。この問題を回避するために、回路の高速動作と
スタンバイ時の低リーク電流を同時に達成できるＭＴ
（Ｍｕｌｔｉｐｌｅ Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａ
ｇｅ）−ＣＭＯＳ回路が提案されている。
【０００３】図７は、ＭＴ−ＣＭＯＳ回路の従来の構成
を示す図である。図７の回路は、仮想電源ＶＤＤ１と仮
想接地線ＶＳＳ１との間に接続される閾値電圧の低い複
数のトランジスタで構成されたＬｏｗ−Ｖｔｈ論理回路
１０１と論理回路１０３等と、仮想電源線ＶＤＤ１と電
源線ＶＤＤとの間に接続された閾値の高いＭＯＳトラン
ジスタＭ１０１と、仮想接地線ＶＳＳ１と接地線ＶＳＳ
との間に接続された閾値の高いＭＯＳトランジスタＭ１
０３とを備えている。
を示す図である。図７の回路は、仮想電源ＶＤＤ１と仮
想接地線ＶＳＳ１との間に接続される閾値電圧の低い複
数のトランジスタで構成されたＬｏｗ−Ｖｔｈ論理回路
１０１と論理回路１０３等と、仮想電源線ＶＤＤ１と電
源線ＶＤＤとの間に接続された閾値の高いＭＯＳトラン
ジスタＭ１０１と、仮想接地線ＶＳＳ１と接地線ＶＳＳ
との間に接続された閾値の高いＭＯＳトランジスタＭ１
０３とを備えている。
【０００４】動作時（アクティブ時）には、図７のＭＯ
ＳトランジスタＭ１０１、Ｍ１０３がいずれもオンし、
例えばＬｏｗ−Ｖｔｈ論理回路１０１および論理回路１
０３に電源電圧が供給される。Ｌｏｗ−Ｖｔｈ論理回路
１０１は閾値電圧の低いトランジスタで構成されている
ため、高速に動作する。
ＳトランジスタＭ１０１、Ｍ１０３がいずれもオンし、
例えばＬｏｗ−Ｖｔｈ論理回路１０１および論理回路１
０３に電源電圧が供給される。Ｌｏｗ−Ｖｔｈ論理回路
１０１は閾値電圧の低いトランジスタで構成されている
ため、高速に動作する。
【０００５】一方、スタンバイ時（待ち受け時）には、
図７中信号Ｅと、この信号Ｅと反転特性を有する信号Ｅ
ａにより、ＭＯＳトランジスタＭ１０１、Ｍ１０３がい
ずれもオフし、電源線から接地線にいたるリークパスが
遮断され、リーク電流が少なくなる。
図７中信号Ｅと、この信号Ｅと反転特性を有する信号Ｅ
ａにより、ＭＯＳトランジスタＭ１０１、Ｍ１０３がい
ずれもオフし、電源線から接地線にいたるリークパスが
遮断され、リーク電流が少なくなる。
【０００６】
【発明が解決しようとする課題】しかしながら、図７中
のＡ点とＢ点の電位変動は、仮想電源線と仮想接地線に
つながる論理回路の内、どの論理回路が同時に動作する
か決められないため、特定できず各論理回路の特性が決
まらないという問題が有った。
のＡ点とＢ点の電位変動は、仮想電源線と仮想接地線に
つながる論理回路の内、どの論理回路が同時に動作する
か決められないため、特定できず各論理回路の特性が決
まらないという問題が有った。
【０００７】そこで本発明は、単一の論理回路とこれに
対応するスイッチ部を具備し、更に単一の論理回路とこ
れに対応するスイッチ部を分離配置する半導体セルを提
供することを目的とする。
対応するスイッチ部を具備し、更に単一の論理回路とこ
れに対応するスイッチ部を分離配置する半導体セルを提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体セルは、
閾値電圧の低いＭＯＳトランジスタの組み合わせで構成
された単一の論理回路と、第１の基準電圧源線と前記論
理回路間および第２の基準電圧源線と前記論理回路間に
介在し、閾値電圧の高いＭＯＳトランジスタの組み合わ
せで構成されるスイッチ部と、を具備し、前記論理回路
と前記スイッチ部を分離配置し、前記論理回路が動作時
は、前記スイッチ部はオンされ、前記論理回路がスタン
バイ時は、前記スイッチ部はオフされるよう制御される
ことを特徴とする。
閾値電圧の低いＭＯＳトランジスタの組み合わせで構成
された単一の論理回路と、第１の基準電圧源線と前記論
理回路間および第２の基準電圧源線と前記論理回路間に
介在し、閾値電圧の高いＭＯＳトランジスタの組み合わ
せで構成されるスイッチ部と、を具備し、前記論理回路
と前記スイッチ部を分離配置し、前記論理回路が動作時
は、前記スイッチ部はオンされ、前記論理回路がスタン
バイ時は、前記スイッチ部はオフされるよう制御される
ことを特徴とする。
【０００９】
【発明の実施の形態】まず初めに、本発明では、単一の
論理回路毎に、それぞれ対応するスイッチ部を持つ。こ
うすることで、その単一の論理回路とその単一の論理回
路に対応するスイッチ部との接続点の電位変動が一意に
決まるため、その単一の論理回路の特性を判定できる。
論理回路毎に、それぞれ対応するスイッチ部を持つ。こ
うすることで、その単一の論理回路とその単一の論理回
路に対応するスイッチ部との接続点の電位変動が一意に
決まるため、その単一の論理回路の特性を判定できる。
【００１０】更に、後述する如く、各単一の論理回路と
それに対応するスイッチ部を分離配置する。
それに対応するスイッチ部を分離配置する。
【００１１】（第１の実施例）図１に、本発明の半導体
セルの第１の実施例の構成を示す。単一の論理回路５
は、２入力ＮＡＮＤ回路の例である。以下、構成を説明
する。
セルの第１の実施例の構成を示す。単一の論理回路５
は、２入力ＮＡＮＤ回路の例である。以下、構成を説明
する。
【００１２】ＮＡＮＤ回路５は、閾値電圧が低いＰチャ
ンネルＭＯＳトランジスタＭ１，Ｍ２とＮチャンネルＭ
ＯＳトランジスタＭ３,Ｍ４の組み合わせで構成され
る。
ンネルＭＯＳトランジスタＭ１，Ｍ２とＮチャンネルＭ
ＯＳトランジスタＭ３,Ｍ４の組み合わせで構成され
る。
【００１３】トランジスタＭ１のゲートは、入力端１に
接続され、これのソースは、トランジスタＭ２のソース
に接続され、これのドレインは、トランジスタＭ２のド
レインに接続されている。トランジスタＭ２のゲート
は、入力端３に接続され、これのドレインは、出力端７
に接続されている。
接続され、これのソースは、トランジスタＭ２のソース
に接続され、これのドレインは、トランジスタＭ２のド
レインに接続されている。トランジスタＭ２のゲート
は、入力端３に接続され、これのドレインは、出力端７
に接続されている。
【００１４】トランジスタＭ３のゲートは、入力端３に
接続され、これのドレインは、出力端７に接続され、こ
れのソースは、トランジスタＭ４のドレインに接続され
ている。トランジスタＭ４のゲートは、入力端１に接続
されている。
接続され、これのドレインは、出力端７に接続され、こ
れのソースは、トランジスタＭ４のドレインに接続され
ている。トランジスタＭ４のゲートは、入力端１に接続
されている。
【００１５】スイッチ部１３は、閾値電圧の高いＰチャ
ンネルＭＯＳトランジスタＭ５とＮチャンネルＭＯＳト
ランジスタＭ６と、インバータ９からなる。
ンネルＭＯＳトランジスタＭ５とＮチャンネルＭＯＳト
ランジスタＭ６と、インバータ９からなる。
【００１６】トランジスタＭ５のソースは、第１の基準
電圧源（本実施例では、電源Ｖｄｄ）線に接続され、こ
れのゲートは、インバータ９の出力端に接続され、これ
のドレインは、トランジスタＭ１のソースに接続されて
いる。トランジスタＭ５のドレインとトランジスタＭ１
のソースの接続点をＡとする。
電圧源（本実施例では、電源Ｖｄｄ）線に接続され、こ
れのゲートは、インバータ９の出力端に接続され、これ
のドレインは、トランジスタＭ１のソースに接続されて
いる。トランジスタＭ５のドレインとトランジスタＭ１
のソースの接続点をＡとする。
【００１７】トランジスタＭ６のソースは、第２の基準
電圧源（本実施例では、基準電圧源Ｖｓｓ）線に接続さ
れ、これのゲートは、コントロール信号入力端１１とイ
ンバータ９の入力端に接続され、これのドレインは、ト
ランジスタＭ４のソースに接続されている。トランジス
タＭ６のドレインとトランジスタＭ４のソースの接続点
をＢとする。
電圧源（本実施例では、基準電圧源Ｖｓｓ）線に接続さ
れ、これのゲートは、コントロール信号入力端１１とイ
ンバータ９の入力端に接続され、これのドレインは、ト
ランジスタＭ４のソースに接続されている。トランジス
タＭ６のドレインとトランジスタＭ４のソースの接続点
をＢとする。
【００１８】なお、インバータ９を省略して、トランジ
スタＭ５とＭ６に極性の異なるコントロール信号が供給
される構成でもよい。
スタＭ５とＭ６に極性の異なるコントロール信号が供給
される構成でもよい。
【００１９】ＮＡＮＤ回路５が動作時（アクティブ
時）、コントロール信号入力端１１にハイの信号が供給
され、トランジスタＭ５とＭ６はオンとなる。ＮＡＮＤ
回路部分５がスタンバイ時（待ち受け時）、コントロー
ル信号入力端１１にローの信号が供給され、トランジス
タＭ５とＭ６はオフとなる。
時）、コントロール信号入力端１１にハイの信号が供給
され、トランジスタＭ５とＭ６はオンとなる。ＮＡＮＤ
回路部分５がスタンバイ時（待ち受け時）、コントロー
ル信号入力端１１にローの信号が供給され、トランジス
タＭ５とＭ６はオフとなる。
【００２０】ＮＡＮＤ回路５は、閾値電圧の低いトラン
ジスタＭ１〜Ｍ４で構成されているため、動作時は、高
速動作が可能である。そして、スタンバイ時、Ａ点−Ｂ
点間に大きなリーク電流が流れおそれがある。しかしな
がらトランジスタＭ５とＭ６は閾値電圧が高いため、ト
ランジスタＭ５とＭ６のオフ時のリーク電流は小さいの
で、スタンバイ時にコントロール信号入力端１１にロー
の信号を供給し、トランジスタＭ５とＭ６をオフにする
ことで、Ａ点−Ｂ点間に流れるリーク電流の量は制限さ
れる。
ジスタＭ１〜Ｍ４で構成されているため、動作時は、高
速動作が可能である。そして、スタンバイ時、Ａ点−Ｂ
点間に大きなリーク電流が流れおそれがある。しかしな
がらトランジスタＭ５とＭ６は閾値電圧が高いため、ト
ランジスタＭ５とＭ６のオフ時のリーク電流は小さいの
で、スタンバイ時にコントロール信号入力端１１にロー
の信号を供給し、トランジスタＭ５とＭ６をオフにする
ことで、Ａ点−Ｂ点間に流れるリーク電流の量は制限さ
れる。
【００２１】このため、ＮＡＮＤ回路５のスタンバイ時
の消費電力は、小さくなる。
の消費電力は、小さくなる。
【００２２】ここで注意すべきは、スイッチ部１３を構
成する閾値電圧の高いＭＯＳトランジスタＭ５とＭ６
は、一般的にオン時、閾値電圧の低いＭＯＳトランジス
タに比べ、単位ゲート幅あたりに流れる電流は少ない。
このためＮＡＮＤ回路５が動作時、ＮＡＮＤ回路５を構
成するトランジスタＭ１〜Ｍ４に十分な電流を流すこと
を可能にするため、各トランジスタＭ５，Ｍ６のゲート
幅は、少なくとも各トランジスタＭ１，Ｍ２，Ｍ３，Ｍ
４のゲート幅より十分に大きくする必要がある。従って
従来のＮＡＮＤ回路セルの場合と比べて、本実施例の半
導体セルのサイズは、トランジスタＭ５，Ｍ６のサイズ
に依存して３〜５倍と大きくなってしまう。
成する閾値電圧の高いＭＯＳトランジスタＭ５とＭ６
は、一般的にオン時、閾値電圧の低いＭＯＳトランジス
タに比べ、単位ゲート幅あたりに流れる電流は少ない。
このためＮＡＮＤ回路５が動作時、ＮＡＮＤ回路５を構
成するトランジスタＭ１〜Ｍ４に十分な電流を流すこと
を可能にするため、各トランジスタＭ５，Ｍ６のゲート
幅は、少なくとも各トランジスタＭ１，Ｍ２，Ｍ３，Ｍ
４のゲート幅より十分に大きくする必要がある。従って
従来のＮＡＮＤ回路セルの場合と比べて、本実施例の半
導体セルのサイズは、トランジスタＭ５，Ｍ６のサイズ
に依存して３〜５倍と大きくなってしまう。
【００２３】なおトランジスタＭ５とＭ６は、オフ時、
Ａ点−Ｂ点間に流れるリーク電流の量を制限するという
効果を持っていることは変わらない。
Ａ点−Ｂ点間に流れるリーク電流の量を制限するという
効果を持っていることは変わらない。
【００２４】本実施例の半導体セルを、半導体集積回路
装置の従来のＮＡＮＤ回路セルの位置に置き換える場
合、本実施例の半導体セルが、他のセルとオーバーラッ
プすることになる。
装置の従来のＮＡＮＤ回路セルの位置に置き換える場
合、本実施例の半導体セルが、他のセルとオーバーラッ
プすることになる。
【００２５】そこでオーバーラップするセルを、ほかの
位置に移動させるか、本発明の半導体セルを、オーバー
ラップしない位置に配置する必要が生じる。これは、信
号線を長くすることとなり、信号伝送の遅延を生じてし
まい、本発明の半導体セルのＮＡＮＤ動作の高速化とい
う効果が生かしきれなくなる。
位置に移動させるか、本発明の半導体セルを、オーバー
ラップしない位置に配置する必要が生じる。これは、信
号線を長くすることとなり、信号伝送の遅延を生じてし
まい、本発明の半導体セルのＮＡＮＤ動作の高速化とい
う効果が生かしきれなくなる。
【００２６】そこで、本実施例の半導体セルを、図２に
示す如く、ＮＡＮＤ回路５とスイッチ部１３を分離させ
ることにする。これより、ＮＡＮＤ回路５とスイッチ部
１３を接続する接続線が長くなるが、接続線の両端は同
電位のため、ＮＡＮＤ回路５のＮＡＮＤ動作に遅延を生
じることがない。
示す如く、ＮＡＮＤ回路５とスイッチ部１３を分離させ
ることにする。これより、ＮＡＮＤ回路５とスイッチ部
１３を接続する接続線が長くなるが、接続線の両端は同
電位のため、ＮＡＮＤ回路５のＮＡＮＤ動作に遅延を生
じることがない。
【００２７】従って、本実施例の半導体セルを半導体装
置に配置するに際して、図３に示す如く、ＮＡＮＤ回路
５を本来の置き換え場所に配置し、スイッチ部１３のみ
を空きスペースに配置することが可能となる。これによ
り、信号伝送の遅延増加につながる信号線の延びを生じ
ることなく、半導体セルは、高速にＮＡＮＤの動作をす
る。
置に配置するに際して、図３に示す如く、ＮＡＮＤ回路
５を本来の置き換え場所に配置し、スイッチ部１３のみ
を空きスペースに配置することが可能となる。これによ
り、信号伝送の遅延増加につながる信号線の延びを生じ
ることなく、半導体セルは、高速にＮＡＮＤの動作をす
る。
【００２８】（第２の実施例）図４に、本発明の半導体
セルの第２の実施例の構成を示す。第１の実施例との違
いは、スイッチ部の構成である。本実施例では、並列接
続された２個のスイッチ部１３ａ，１３ｂを備えてい
る。
セルの第２の実施例の構成を示す。第１の実施例との違
いは、スイッチ部の構成である。本実施例では、並列接
続された２個のスイッチ部１３ａ，１３ｂを備えてい
る。
【００２９】スイッチ部１３ａは、閾値電圧が高いＰチ
ャンネルＭＯＳトランジスタＭ５，Ｍ７と、閾値電圧が
高いＮチャンネルＭＯＳトランジスタＭ６，Ｍ８と、イ
ンバータ９ａとからなる。
ャンネルＭＯＳトランジスタＭ５，Ｍ７と、閾値電圧が
高いＮチャンネルＭＯＳトランジスタＭ６，Ｍ８と、イ
ンバータ９ａとからなる。
【００３０】トランジスタＭ５のソースは、第１の基準
電圧源（本実施例では、電源Ｖｄｄ）線に接続され、こ
れのゲートは、インバータ９ａの出力端に接続され、こ
れのドレインは、Ａ点に接続されている。トランジスタ
Ｍ７のソースは、電源線に接続され、これのゲートは、
インバータ９ａの出力端に接続され、これのドレイン
は、Ａ点に接続されている。
電圧源（本実施例では、電源Ｖｄｄ）線に接続され、こ
れのゲートは、インバータ９ａの出力端に接続され、こ
れのドレインは、Ａ点に接続されている。トランジスタ
Ｍ７のソースは、電源線に接続され、これのゲートは、
インバータ９ａの出力端に接続され、これのドレイン
は、Ａ点に接続されている。
【００３１】トランジスタＭ６のソースは、第２の基準
電圧源（本実施例では、基準電圧源Ｖｓｓ）線に接続さ
れ、これのゲートは、コントロール信号入力端１１とイ
ンバータ９ａの入力端に接続され、これのドレインは、
Ｂ点に接続されている。トランジスタＭ８のソースは、
基準電圧源線に接続され、これのゲートは、コントロー
ル信号入力端１１とインバータ９ａの入力端に接続さ
れ、これのドレインは、Ｂ点に接続されている。
電圧源（本実施例では、基準電圧源Ｖｓｓ）線に接続さ
れ、これのゲートは、コントロール信号入力端１１とイ
ンバータ９ａの入力端に接続され、これのドレインは、
Ｂ点に接続されている。トランジスタＭ８のソースは、
基準電圧源線に接続され、これのゲートは、コントロー
ル信号入力端１１とインバータ９ａの入力端に接続さ
れ、これのドレインは、Ｂ点に接続されている。
【００３２】スイッチ部１３ｂは、閾値電圧の高いＰチ
ャンネルＭＯＳトランジスタＭ９，Ｍ１１と、閾値電圧
の高いＮチャンネルＭＯＳトランジスタＭ１０，Ｍ１２
と、インバータ９ｂからなる。
ャンネルＭＯＳトランジスタＭ９，Ｍ１１と、閾値電圧
の高いＮチャンネルＭＯＳトランジスタＭ１０，Ｍ１２
と、インバータ９ｂからなる。
【００３３】トランジスタＭ９のソースは、電源線に接
続され、これのゲートは、インバータ９ｂの出力端に接
続され、これのドレインは、Ａ点に接続されている。ト
ランジスタＭ１１のソースは、電源線に接続され、これ
のゲートは、インバータ９ｂの出力端に接続され、これ
のドレインは、Ａ点に接続されている。
続され、これのゲートは、インバータ９ｂの出力端に接
続され、これのドレインは、Ａ点に接続されている。ト
ランジスタＭ１１のソースは、電源線に接続され、これ
のゲートは、インバータ９ｂの出力端に接続され、これ
のドレインは、Ａ点に接続されている。
【００３４】トランジスタＭ１０のソースは、基準電圧
源線に接続され、これのゲートは、コントロール信号入
力端１１とインバータ９ｂの入力端に接続され、これの
ドレインは、Ｂ点に接続されている。トランジスタＭ１
２のソースは、基準電圧源線に接続され、これのゲート
は、コントロール信号入力端１１とインバータ９ｂの入
力端に接続され、これのドレインは、Ｂ点に接続されて
いる。
源線に接続され、これのゲートは、コントロール信号入
力端１１とインバータ９ｂの入力端に接続され、これの
ドレインは、Ｂ点に接続されている。トランジスタＭ１
２のソースは、基準電圧源線に接続され、これのゲート
は、コントロール信号入力端１１とインバータ９ｂの入
力端に接続され、これのドレインは、Ｂ点に接続されて
いる。
【００３５】また、コントロール信号は、ハイのときが
アクティブで、ローのときがスタンバイとなる回路で説
明したが、インバータ９ａと９ｂの入れ方を替えること
で、ローのときがスタンバイ、ハイのときがアクティブ
とすることももちろん可能である。
アクティブで、ローのときがスタンバイとなる回路で説
明したが、インバータ９ａと９ｂの入れ方を替えること
で、ローのときがスタンバイ、ハイのときがアクティブ
とすることももちろん可能である。
【００３６】なおインバータ９ａ、９ｂを省略し、トラ
ンジスタＭ５，Ｍ７，Ｍ９，Ｍ１１とトランジスタＭ
６，Ｍ８，Ｍ１０，Ｍ１２に対し、極性の異なるコント
ロール信号が供給される構成でもよい。
ンジスタＭ５，Ｍ７，Ｍ９，Ｍ１１とトランジスタＭ
６，Ｍ８，Ｍ１０，Ｍ１２に対し、極性の異なるコント
ロール信号が供給される構成でもよい。
【００３７】第１の実施例に対する本実施例の効果は、
各トランジスタＭ５〜Ｍ１２のサイズを小さくでき、ス
イッチ部１３ａと１３ｂのそれぞれのサイズを小さくで
きる。更にＮＡＮＤ回路５の動作時、ＮＡＮＤ回路５に
充分な電流を流せる。
各トランジスタＭ５〜Ｍ１２のサイズを小さくでき、ス
イッチ部１３ａと１３ｂのそれぞれのサイズを小さくで
きる。更にＮＡＮＤ回路５の動作時、ＮＡＮＤ回路５に
充分な電流を流せる。
【００３８】なおトランジスタＭ５〜Ｍ１２は、オフ時
Ａ点−Ｂ点間に流れるリーク電流の量を制限する効果を
持っているのは変わらない。
Ａ点−Ｂ点間に流れるリーク電流の量を制限する効果を
持っているのは変わらない。
【００３９】本実施例の半導体セルは、図５に示すよう
に、ＮＡＮＤ回路５とスイッチ部を分離するだけでな
く、スイッチ部１３ａと１３ｂも分離する。スイッチ部
１３ａと１３ｂは、並行に接続されているので、各スイ
ッチ部１３ａ，１３ｂとＮＡＮＤ回路５を接続する接続
線は長くなるが、各接続線の両端は同電位であるため、
ＮＡＮＤ回路５のＮＡＮＤ動作に遅延を生じることがな
い。
に、ＮＡＮＤ回路５とスイッチ部を分離するだけでな
く、スイッチ部１３ａと１３ｂも分離する。スイッチ部
１３ａと１３ｂは、並行に接続されているので、各スイ
ッチ部１３ａ，１３ｂとＮＡＮＤ回路５を接続する接続
線は長くなるが、各接続線の両端は同電位であるため、
ＮＡＮＤ回路５のＮＡＮＤ動作に遅延を生じることがな
い。
【００４０】本実施例の半導体セルを半導体装置に配置
するに際して、図６に示す如く、ＮＡＮＤ回路５を本来
の置き換え場所に配置し、スイッチ部１３ａ，１３ｂを
空きスペースに配置することになる。このとき、スッチ
部１３ａと１３ｂのサイズは、第１の実施例のスイッチ
部１３に比べて小さいので、信号伝送の遅延を生じるこ
となく、スイッチ部１３ａと１３ｂの配置場所の選択度
が大きくなる。
するに際して、図６に示す如く、ＮＡＮＤ回路５を本来
の置き換え場所に配置し、スイッチ部１３ａ，１３ｂを
空きスペースに配置することになる。このとき、スッチ
部１３ａと１３ｂのサイズは、第１の実施例のスイッチ
部１３に比べて小さいので、信号伝送の遅延を生じるこ
となく、スイッチ部１３ａと１３ｂの配置場所の選択度
が大きくなる。
【００４１】以上、ＮＡＮＤ回路の例を説明したが、こ
れに限定するものでなく、ゲート回路，ＡＮＤ回路，Ｏ
Ｒ回路，フリップフロップ等単一論理回路であればよ
い。
れに限定するものでなく、ゲート回路，ＡＮＤ回路，Ｏ
Ｒ回路，フリップフロップ等単一論理回路であればよ
い。
【００４２】尚、スイッチ部を、１３ａ，１３ｂの２つ
に分割した場合の説明を行ったが、この分割は２つに限
られるものでなく、同様な回路構成をとれば、３つ以上
に分割することができる。
に分割した場合の説明を行ったが、この分割は２つに限
られるものでなく、同様な回路構成をとれば、３つ以上
に分割することができる。
【００４３】
【発明の効果】本発明の半導体セルによれば、単一の論
理回路とこの単一の論理回路に対応するスイッチ部との
接続点の電位変動が一意に決まるため、この単一の論理
回路の特性が判定できる。
理回路とこの単一の論理回路に対応するスイッチ部との
接続点の電位変動が一意に決まるため、この単一の論理
回路の特性が判定できる。
【００４４】更に本発明の半導体セルによれば、信号伝
送を防止するとともに、リーク電流を小さくして、単一
の論理回路とこれに対応するスイッチ部を分離配置でき
るので、チップのレイアウトの自由度が増す。
送を防止するとともに、リーク電流を小さくして、単一
の論理回路とこれに対応するスイッチ部を分離配置でき
るので、チップのレイアウトの自由度が増す。
【図１】本発明の半導体セルの第１の実施例の構成を示
す回路図である。
す回路図である。
【図２】図１の半導体セルのパターン図である。
【図３】図１の半導体セルを配置した半導体集積回路装
置のパターン図である。
置のパターン図である。
【図４】本発明の半導体セルの第２の実施例の構成を示
す図である。
す図である。
【図５】図４の半導体セルのパターン図である。
【図６】図４の半導体セルを配置した半導体集積回路装
置のパターン図である。
置のパターン図である。
【図７】ＭＴ−ＣＭＯＳ回路の従来の構成を示す図であ
る。
る。
１，３・・入力端、５・・ＮＡＮＤ回路、７・・出力
端、９，９ａ，９ｂ・・インバータ、１３，１３ａ，１
３ｂ・・スイッチ部、Ｍ１〜Ｍ１２・・ＭＯＳトランジ
スタ。
端、９，９ａ，９ｂ・・インバータ、１３，１３ａ，１
３ｂ・・スイッチ部、Ｍ１〜Ｍ１２・・ＭＯＳトランジ
スタ。
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Ｆターム(参考） 5F038 CA07 CD02 CD03 CD16 DF01
EZ20
5F064 BB03 BB04 BB05 BB07 BB19
BB37 CC12 DD24 EE52
5J055 AX40 AX42 BX02 CX27 DX22
DX56 DX73 EX07 EY21 EZ25
GX01 GX02 GX06
5J056 AA03 BB59 BB60 DD13 EE00
FF07 GG13 KK02
Claims (2)
- 【請求項１】 閾値電圧の低いＭＯＳトランジスタの組
み合わせで構成された単一の論理回路と、 第１の基準電圧源線と前記論理回路間および第２の基準
電圧源線と前記論理回路間に介在し、閾値電圧の高いＭ
ＯＳトランジスタの組み合わせで構成されるスイッチ部
と、を具備し、 前記論理回路と前記スイッチ部を分離配置し、前記論理
回路が動作時は、前記スイッチ部はオンされ、前記論理
回路がスタンバイ時は、前記スイッチ部はオフされるよ
う制御されることを特徴とする半導体セル。 - 【請求項２】 前記スイッチ部が並列接続された複数の
スイッチ部からなり、その複数の前記スイッチ部も分離
配置することを特徴とする請求項１に記載の半導体セ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290728A JP2003101397A (ja) | 2001-09-25 | 2001-09-25 | 半導体セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290728A JP2003101397A (ja) | 2001-09-25 | 2001-09-25 | 半導体セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003101397A true JP2003101397A (ja) | 2003-04-04 |
Family
ID=19112992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001290728A Pending JP2003101397A (ja) | 2001-09-25 | 2001-09-25 | 半導体セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003101397A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8615205B2 (en) | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
| US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
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| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
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| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
-
2001
- 2001-09-25 JP JP2001290728A patent/JP2003101397A/ja active Pending
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