JP3883319B2 - 待機時電流減少回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に低電圧動作回路から発生する待機時の電流を減少させるのに適した待機時電流減少回路に関する。
【0002】
【従来の技術】
一般に、低電圧動作回路で信号の伝達速度を減少させるためにはトランジスタの動作電圧を低くする。このため、待機時時に、しきい値電圧によるスレショルドリーク電流が著しく増加するため、そのリーク電流をいかにして減少させるかが重要な要件となっている。
【0003】
以下、従来の待機時電流減少回路を添付図面に基づき説明する。
まず、従来の技術による待機時電流減少回路は、複数の論理回路を介して流れるリーク電流を減少させるように、論理回路の外に高いしきい値電圧を有するPMOS及びNMOSトランジスタを接続させて、論理回路全体のリーク電流をコントロールしている。
図1は従来の待機時電流減少回路の1例の構成図である。
図1に示すように、この待機時電流減少回路は、メイン電源ラインVccと、接地ラインVssと、サブ電源ラインVcc−Lと、サブ接地ラインVss−Lと、メイン電源ラインとサブ電源ラインとの間に形成されたPMOSトランジスタHPM1と、メイン接地ラインとサブ接地ラインとの間に形成されたNMOSトランジスタHNM1と、サブ電源ラインとサブ接地ラインとの間に形成された複数の論理回路11とから構成される。
【0004】
論理回路11は複数のPMOSトランジスタ及びNMOSトランジスタから構成され、各トランジスタは低いしきい値電圧を有する。メイン電源ラインとサブ電源ラインとの間に形成されたPMOSトランジスタHPM1及びメイン接地ラインとサブ接地ラインとの間に形成されたNMOSトランジスタHNM1は、論理回路11のトランジスタよりは相対的に高いしきい値電圧を有する。NMOSトランジスタHNM1のゲートにはアクティブ信号ACTが入力され、PMOSトランジスタHPM1のゲートにはアクティブバー信号(/)ACTが入力される。
【0005】
このように構成された従来の第1実施形態による待機時電流減少回路の動作を以下に説明する。
まず、アクティブ動作時には、NMOSトランジスタHNM1のゲートにはアクティブ信号ACTが入力され、PMOSトランジスタHPM1のゲートにはアクティブバー信号(/)ACTが入力され、PMOSトランジスタHPM1及びNMOSトランジスタHNM1がターンオンし、サブ電源ラインVcc−Lの電圧をVccレベルに、サブ接地ラインVss−Lの電圧をVssレベルにする。したがって、論理回路11の両端に正規の電圧が加えられ正常に動作し、出力が出される通常の回路として動作する。
【0006】
次いで、待機時時には、アクティブ信号ACT、アクティブバー信号(/)ACTが反転し、PMOSトランジスタHPM1とNMOSトランジスタHNM1はオフ状態となる。これにより、サブ電源ラインとサブ接地ラインはそれぞれメイン電源ラインとメイン接地ラインから分離される。すなわち、サブ電源ラインに充電されていた電圧が複数の論理回路11に印加される電源電圧となり、サブ接地ラインの電圧は論理回路11に印加される接地電圧となる。
ここで、電源電圧が高ければ高いほど論理回路を介して流れるリーク電流は増加し、電源電圧が低いほどリーク電流は減少する。その特性を利用して、サブ電源ラインとサブ接地ラインをそれぞれメイン電源ラインとメインサブラインとから分離させることにより、論理回路11の電源電圧を低くし、リーク電流を減少させている。
【0007】
一方、図2は従来の別の例による待機時電流減少回路の構成図である。
図2に示すように、この回路は、メイン電源ラインVccと、メイン接地ラインVssと、サブ電源ラインVcc−Lと、サブ接地ラインVss−Lと、メイン電源ラインとサブ電源ラインとの間に形成されたPMOSトランジスタHPM1と、メイン接地ラインとサブ接地ラインとの間に形成されたNMOSトランジスタHNM1と、メイン電源ラインとサブ接地ラインとの間に形成された第1論理回路21と、サブ電源ラインと前記メイン接地ラインとの間に形成された第2論理回路21aとから構成される。
ここで、回路構成に応じて第1、第2論理回路21、21aの外に複数の論理回路が更に構成されてもよい。
【0008】
第1、第2論理回路21、21aは1つ以上のPMOSトランジスタと1つ以上のNMOSトランジスタとから構成される。ここで、第1、第2論理回路21、21aの中で、待機時状態にターンオンされるトランジスタを有する論理回路はメイン電源ラインとサブ接地ラインの間に連結し、ターンオフされるトランジスタを有する論理回路はサブ電源ラインとメイン接地ラインの間に連結する。2つの論理回路21、21aを動作させる際、サブ電源ラインとサブ接地ラインにかかる負荷を略半分ぐらい低減させることができる。
【0009】
【発明が解決しようとする課題】
しかしながら、上記のような従来の待機時電流減少回路は以下のような問題点があった。
▲1▼ 待機時状態からアクティブ状態に戻る時間は、メイン電源ラインとサブ電源ラインとを連結し、メイン接地ラインとサブ接地ラインとを連結するトランジスタの大きさによって影響されるので、そのトランジスタの大きさを最適化する必要があるが、そのトランジスタを最適化する過程には長い時間が必要である。
▲2▼ 回路設計の様式をテキスト化したネットリストを用いてトップ−ダウン方式で設計するため、回路を自動的に合成する方法には適用し難い。
▲3▼ 回路構成に応ずる広い面積が要求され、構成が複雑である。
▲4▼ メイン電源ラインとサブ電源ラインとの間に及びメイン接地ラインとサブ接地ラインとの間に高いしきい値電圧を有するトランジスタが接続されるため、スタンバイ状態からアクティブ状態に戻るにあたってそれらのトランジスタがキャパシタのように動作する。そのため、サブ電源ライン、サブ接地ラインがメイン電源ライン及びメイン接地ラインと同じ電圧になるのに長い時間がかかる。
【0010】
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、リーク電流を極小化し、待機時状態からアクティブ状態に戻る時間をできるだけ短縮し、回路を自動的に合成するがとができることにより、既存技術の限界を克服することのできる待機時電流減少回路を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するための本発明の待機時電流減少回路は、電源電圧端に連結されたPMOSトランジスタと、接地電圧端に連結されたNMOSトランジスタとの間にPMOSトランジスタを介してNMOSトランジスタへ流れるリーク電流を遮断するスイッチング素子を接続したことを特徴とする。
【0012】
【発明の実施の形態】
以下、本発明の待機時電流減少回路を添付図面を参照して説明する。
まず、本発明の待機時電流減少回路は、リーク電流を減少させるために、複数の論理回路毎にスイッチング素子(本実施形態ではNMOSトランジスタ或いはPMOSトランジスタ)を接続して各論理回路ごとにリーク電流をコントロールする。
図3は本発明の第1実施形態による待機時電流減少回路の構成図である。
図3に示すように、電源電圧端Vccと、接地電圧端Vssと、電源電圧端と接地電圧端との間に複数の論理回路31が接続されている。
【0013】
ここで、論理回路31はしきい値電圧の低いPMOSトランジスタLPM1とNMOSトランジスタLNM1とを有している。PMOSトランジスタLPM1のソースは電源電圧端に連結され、NMOSトランジスタLNM1のソースは接地電圧端に連結される。そして、PMOSトランジスタLPM1とNMOSトランジスタLNM1との間にリーク電流を減少させるためのスイッチング素子、例えばしきい値電圧の高いNMOSトランジスタHNM1(以下、選択トランジスタと称する)33が接続される。選択トランジスタ33は複数の論理回路毎にそれぞれ配置されている。この選択トランジスタ33は、そのゲートが図示のようにACT端子に接続され、アクティブ動作時にはオン状態となり、待機時動作にはオフ状態となる。図示の例では論理回路31は二つであるがもちろんより多くの回路を接続してもよい。
【0014】
本実施形態では選択トランジスタとして、しきい値電圧の高いNMOSトランジスタHNM1を使用しているが、それに代えてしきい値電圧の低いNMOSトランジスタを使用してもよい。このようなしきい値電圧の低いNMOSトランジスタを用いた待機時電流減少回路の構成は図4に示されている。図4は本発明の第2実施形態による待機時電流減少回路の構成図であり、図3とは異なり選択トランジスタが低いしきい値電圧を有するNMOSトランジスタから構成されている。
【0015】
このように構成された本発明の第1、第2実施形態による待機時電流減少回路の動作を以下に説明する。
図3、図4に示すように、選択トランジスタのゲートには、アクティブ動作時にはハイ信号を印加し、待機時時にはロー信号(図3の場合には0V、図4の場合にはリーク電流を減少させるため負(−)の電圧)を印加する。すなわち、スタンバイ時に選択トランジスタ33のゲートにロー信号を印加すると、選択トランジスタ33はオフ状態となる。これにより、PMOSトランジスタLPM1からNMOSトランジスタLNM1につながるリーク経路が遮断される。このように、選択トランジスタ33をオフさせてリーク経路を遮断することにより、しきい値電圧以下のリーク電流であるサブスレショルドのリーク電流を顕著に(シミュレーション結果によれば従来に比べて約10、000倍程度)減少させることができた。さらに、アクティブ動作状態から待機時状態に到達する時間は、メイン電源ライン、メイン接地ライン、サブ電源ライン、及びサブ接地ラインから構成される従来に比べて、本実施形態の場合トランジスタ間に接続された選択トランジスタをオンとさせるだけであるので、顕著に減少させることができる。
【0016】
このように、本発明の第1、第2実施形態による待機時電流減少回路は、PMOSトランジスタLPM1とNMOSトランジスタLNM1とから構成される論理回路内に選択トランジスタを接続することにより、PMOSトランジスタLPM1からNMOSトランジスタLNM1へ流れるリーク電流を遮断することができる。
ここで、本発明の第1、第2実施形態においては、論理回路が単一のPMOSトランジスタ及びNMOSトランジスタから構成されるインバーターを例示したが、前記論理回路を構成するPMOSトランジスタ及びNMOSトランジスタの数に拘らずに全ての論理回路に同様に適用可能である。すなわち、前記論理回路はインバーター、NANDゲート、NORゲート等の全ての論理回路を含む。
【0017】
図5は本発明の第1、第2実施形態を用いた2入力のNANDゲートの構成図である。
図5に示すように、第1入力信号により動作状態が決定される第1PMOSトランジスタLPM1及び第1NMOSトランジスタLNM1と、第2入力信号により動作状態が決定される第2PMOSトランジスタLPM2及び第2NMOSトランジスタLNM2と、そして第2PMOSトランジスタLPM2と第2NMOSトランジスタLNM2との間に接続される選択トランジスタ33とから構成される。図示のように、第1、第2PMOSトランジスタLPM1、LPM2はソース/ドレインが共通に接続され、ソースが電源電圧端Vccにドレインが選択トランジスタ33のドレインに接続されている。一方、第1、第2NMOSトランジスタLNM1,LNM2は互いに直列に接続され、その直列に接続されたものが接地と選択トランジスタ33のソースとに接続されている。3入力又はそれ以上の入力のNANDでも同様に、それらのPMOSの回路とNMOSの回路との間に選択トランジスタ33が接続される。
この選択トランジスタ33は、図示の回路がNANDゲートとして動作するとき、すなわちアクティブ動作時にはオン状態となり、待機時時にはオフ状態となる。
【0018】
このように、NANDゲートとして構成される論理回路においても、第2PMOSトランジスタLPM2と第2NMOSトランジスタLNM2との間に選択トランジスタ33を接続することにより、待機時時に第1、第2PMOSトランジスタLPM2から第1、第2NMOSトランジスタLNM2へリーク電流が流れるのを遮断する。
このように、NANDゲートだけでなく、NORゲート等のような全ての論理回路にも適用可能である。
【0019】
一方、図6は本発明の第3実施形態による待機時電流減少回路の構成図である。
図6に示すように、本発明の第3実施形態では、電源電圧端Vccと接地電圧端Vssとの間に複数の論理回路61−1、61−2、61−3、61−4・・・が接続される。本実施形態は、先の実施形態と異なり、これらの論理回路61−1、61−2、61−3、61−4・・・の全てに選択トランジスタを接続するのではなく、図面上奇数番目の論理回路61−1、61−3・・・にのみ選択トランジスタ33を接続してる。
ここでは、論理回路61−1、61−2、61−3、61−4・・・として、低いしきい値電圧を有するPMOSトランジスタLPM1、LPM2、LPM3、LPM4・・・及びNMOSトランジスタLNM1、LNM2、LNM3、LNM4・・・から構成されるインバーターを例示した。
【0020】
インバーターを構成するPMOSトランジスタLPM1、LPM2、LPM3、LPM4・・・はP導電型の半導体基板71のNウェル上に形成される(図7参照)。Nウェルはアクティブ時にはVccにバイアスされている。待機時時に、Nウェルの電圧をVcc以上の電圧(例えばDRAMのVPP)を加えて増加させるとPMOSトランジスタLPMのしきい値電圧が高くなる。従って、サブスレッショルドのリークが減少するようになる。
【0021】
図6に示すように、選択トランジスタ33を奇数番目の論理回路にのみ構成する場合、選択トランジスタ33のゲートにローレベルの信号を印加し、かつNウェルの電圧を増加させると、待機時状態を維持させることができる。PMOSトランジスタLPM1は前記のようにしきい値電圧が低いので、入力電圧がハイの場合もリーク電流により1番目の論理回路61−1のPMOSトランジスタLPM1を通じてノード1がハイ状態に充電される。これにより、2番目の論理回路61−2のNMOSトランジスタLNM2がターンオンされてPMOSトランジスタLPM2を介してリーク電流が流れることがあるが、PMOSトランジスタLPM2のしきい値電圧が前述したようにNウェルの電圧によって増加するようになるため、リーク電流の量は非常に少なくなる。
【0022】
ここで、図7はP導電型の基板71にNウェルを形成しNウェルの電圧を増加させたが、他に図8に示すようにN導電型の基板81にPウェルを形成しPウェルの電圧を減少させてもよい。すなわち、図6のNMOSトランジスタLNM1、LNM2、LNM3、LNM4・・・を、図8に示すようにN導電型の半導体基板81に形成されたPウェルに形成する。Pウェルはアクティブ時にはVssにバイアスされている。しかし、待機時時には、Pウェルの電圧をVss以下の電圧(例えば、DRAMのVbb以下)に低くすると、NMOSトランジスタLNM1、LNM2、LNM3、LNM4・・・のしきい値電圧が高くなる。従って、サブスレッショルドのリークが減少する。
このように、Nウェル又はPウェルを用いた本発明の第3実施形態によるスタンバイ電流減少回路はDRAMなどの出力ドライバにも適用可能である。本発明の第3実施形態を出力ドライバに適用する場合、ドライバの処理速度を向上させることができる。
【0023】
【発明の効果】
本発明は、電源電圧端に連結されたPMOSトランジスタと接地電圧端に連結されたNMOSトランジスタとの間にスイッチング素子(選択トランジスタ)を接続して接地端側へのリーク電流の流れを遮断するようにしたので、待機時状態からアクティブ状態へ戻るにはその選択トランジスタをオンとさせるだけでよいので時間を短縮することができる。
また、本発明によれば、サブ電源ラインやサブ接地ラインを構成せずに、各論理回路を構成するトランジスタのしきい値電圧に応じたスイッチング素子をそれらのトランジスタの間に接続するので、レイアウト上の面積を最小化することができる。その上、メイン電源ラインとサブ電源ラインを接続するトランジスタとメイン接地ラインとサブ接地ラインとを接続するトランジスタを使用する必要がなく、それらのトランジスタの大きさを最適化させる必要がない。
さらには、従来は待機状態でのリーク電流を考慮して回路を設計しなければならなかったので、回路を設計した後に合成を行うことが難しかったが、本発明では待機状態でのリーク電流を考慮しなくても良いのでライブラリを見て設計しても、後で回路を合成することができる。
請求項5の発明によれば、インバーター、NANDゲート、NORゲート等の論理素子を用いる全ての論理回路に適用可能なので、それらの論理回路の動作速度を改善させることができる。
【0024】
請求項7、8の発明によれば、論理回路を構成するPMOS及びNMOSトランジスタのうちPMOSトランジスタをNウェル上に形成する。これにより、スタンバイ時に別にPMOSトランジスタのしきい値電圧を増加させなくてもNウェルバイアスによって相対的にPMOSトランジスタのしきい値電圧を増加させることによりリーク電流の流れを防止することができる。
請求項9、10の発明によれば、論理回路を構成するPMOS及びNMOSトランジスタのうちNMOSトランジスタをPウェル上に形成する。これにより、待機時時に別にNMOSトランジスタのしきい値電圧を減少させなくても、Pウェルバイアスによって相対的にNMOSトランジスタのしきい値電圧を増加させることによりリーク電流の流れを防止することができる。
【図面の簡単な説明】
【図1】 従来の第1実施形態による待機時電流減少回路の構成図。
【図2】 従来の第2実施形態による待機時電流減少回路の構成図。
【図3】 本発明の第1実施形態による待機時電流減少回路の構成図。
【図4】 本発明の第2実施形態による待機時電流減少回路の構成図。
【図5】 本発明の第1、第2実施形態を用いたNANDゲートの構成図。
【図6】 本発明の第3実施形態による待機時電流減少回路の構成図。
【図7】 図6を説明するためのCMOSトランジスタの断面図。
【図8】 図6を説明するためのCMOSトランジスタの他の断面図。
【符号の説明】
11、21、31、61−1 論理回路
33 選択トランジスタ
HPMi 高いしきい値電圧を有するPMOSトランジスタ
HNMi 高いしきい値電圧を有するNMOSトランジスタ
LPMi 低いしきい値電圧を有するPMOSトランジスタ
LNMi 低いしきい値電圧を有するNMOSトランジスタ
Claims (10)
- 電源電圧端に連結されたPMOSトランジスタと、
接地電圧端に連結されたNMOSトランジスタと、
待機モード時に電流パスを遮断するために前記PMOSトランジスタとNMOSトランジスタの間に接続され、アクティブ信号が直接入力されて動作するものであって、待機モード時には前記電流パスを遮断するように動作するスイッチング素子とを備えることを特徴とする待機時電流減少回路。 - 前記スイッチング素子は、PMOSトランジスタ、NMOSトランジスタなど半導体で実現可能な任意のスイッチング素子であることを特徴とする請求項1記載の待機時電流減少回路。
- 電源電圧端及び接地電圧端と、
前記電源電圧端と接地電圧端との間に1つ以上のPMOSトランジスタから1つ以上のNMOSトランジスタへ電流が流れるように接続されている複数の論理回路と、
待機モード時に前記各論理回路の前記PMOSトランジスタから前記NMOSトランジスタに流れるリーク電流の電流パスを遮断するために、前記各論理回路の前記PMOSトランジスタと前記NMOSトランジスタの間に接続され、アクティブ信号が直接入力されて動作するものであって、待機モード時には前記電流パスを遮断するように動作する選択トランジスタとを備えることを特徴とする待機時電流減少回路。 - 前記選択トランジスタは、前記論理回路を構成するNMOSトランジスタに比べて更に低いしきい値電圧を有するNMOSトランジスタ、又は前記論理回路を構成するPMOSトランジスタに比べて更に低いしきい値電圧を有するPMOSトランジスタであることを特徴とする請求項3記載の待機時電流減少回路。
- 前記論理回路は、インバーター、NANDゲート、NORゲート等の全ての論理回路を含むことを特徴とする請求項3記載の待機時電流減少回路。
- 電源電圧端及び接地電圧端と、
前記電源電圧端と接地電圧端との間に1つ以上のPMOSトランジスタと1つ以上のNMOSトランジスタとが、動作時にそれらに電流が流れるように接続された論理回路が並列に複数接続されている回路と、
前記回路に並列接続されている論理回路の前記PMOSトランジスタから前記NMOSトランジスタに流れるリーク電流の電流パスを遮断するために偶数番目または奇数番目前記論理回路の前記PMOSトランジスタと前記NMOSトランジスタの間に接続され、アクティブ信号が直接入力されて動作するものであって、待機モード時には前記電流パスを遮断するように動作する選択トランジスタとを備えることを特徴とする待機時電流減少回路。 - 前記論理回路を構成するPMOSトランジスタとNMOSトランジスタのうち前記PMOSトランジスタはNウェル上に形成されることを特徴とする請求項6記載の待機時電流減少回路。
- 前記Nウェル上に形成されたPMOSトランジスタは、スタンバイ時に前記Nウェルのバイアスによってしきい値電圧が相対的に増加することを特徴とする請求項7記載の待機時電流減少回路。
- 前記論理回路を構成するPMOSトランジスタ及びNMOSトランジスタのうち前記NMOSトランジスタはPウェル上に形成されることを特徴とする請求項6記載の待機時電流減少回路。
- 前記Pウェル上に形成されたNMOSトランジスタ(LNM1、LNM2、LNM3、LNM4・・・)は、待機時時に前記Pウェルのバイアスによってしきい値電圧が相対的に増加することを特徴とする請求項9記載の待機時電流減少回路。
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