DE19905749B4

DE19905749B4 - Bereitschaftsschaltung mit verringerter Stromaufnahme

Info

Publication number: DE19905749B4
Application number: DE19905749A
Authority: DE
Inventors: Jin Hong Ahn; Joo Hiuk Son
Original assignee: LG Semicon Co Ltd
Current assignee: Conversant IP NB 868 Inc
Priority date: 1998-02-12
Filing date: 1999-02-11
Publication date: 2004-04-29
Anticipated expiration: 2019-02-12
Also published as: JP3883319B2; DE19905749A1; GB9903237D0; GB2334391B; JPH11284501A; TW415079B; KR19990069746A; GB2334391A; US6288586B1; KR100252844B1

Abstract

Schaltung zum Verringern des Stroms im Bereitschaftszustand mit:
– einem Spannungsversorgungsanschluss (Vcc) und einem Massespannungsanschluss (Vss),
– einer Reihenschaltung aus mehreren Logikschaltungsteilen (61-1, 61-2,...), wobei jedes Logikschaltungsteil (61-n) wenigstens einen PMOS-Transistor (LPM1, LPM2,...) und wenigstens einen NMOS-Transistor (LNM1, LNM2,...) zwischen dem Spannungsversorgungsanschluss (Vcc) und dem Massespannungsanschluss (Vss) aufweist, und
– jeweils einem Auswähltransistor (33), der zwischen dem wenigstens einen PMOS-Transistor (LPM1, LPM3,...) und dem wenigstens einen NMOS-Transistor (LNM1, LNM3,...) des jeweiligen Logikschaltungsteils angeordnet ist, um den Leckstrompfad vom PMOSzum NMOS-Transistor im Bereitschaftszustand zu unterbrechen, wobei nur die ungeradzahligen Logikschaltungsteile (61-1, 61-3, ...) der Reihenschaltung einen Auswähltransistor (33) aufweisen.

Description

Die Erfindung betrifft Halbleiterbauteile, und spezieller betrifft sie eine Schaltung zum Verringern des Stroms im Bereitschaftszustand einer Niederspannungsschaltung.
Im Allgemeinen wird die Transistorspannung abgesenkt, um die Signalübertragungsgeschwindigkeit in einer Niederspannungsschaltung zu verringern, was zu einer wesentlichen Zunahme des Schwellen-Leckstroms im Bereitschaftszustand führt, dessen Verringerung ein Schlüsselproblem bildet.
Nun werden bekannte Schaltungen zum Verringern des Stroms im Bereitschaftszustand unter Bezugnahme auf die beigefügten 1 und 2 erläutert. Bei bekannten Schaltungen zum Verringern des Stroms im Bereitschaftszustand sind, um Leck ströme zu verringern, wie sie durch mehrere Logikschaltungseinheiten fließen, PMOS- und NMOS-Transistoren, beide mit hohen Schwellenspannungen, außerhalb der Logikschaltungseinheiten vorhanden, um die Leckströme zu steuern, die durch die gesamte Schaltung fließen.
1 veranschaulicht eine erste beispielhafte bekannte Schaltung zum Verringern des Stroms im Bereitschaftszustand. Diese Schaltung ist mit einer Haupt-Spannungsversorgungsleitung Vcc und einer Masseleitung Vss, einer Unter-Spannungsversorgungsleitung Vcc-L und einer Unter-Masseleitung Vss-L, einem PMOS-Transistor HPM1 zwischen der Haupt-Spannungsversorgungsleitung und der Unter-Spannungsversorgungsleitung, einem NMOS-Transistor HNM1 zwischen der Haupt-Masseleitung und der Unter-Masseleitung sowie mehreren Logikschaltungen, zwischen der Unter-Spannungsversorgungsleitung und der Unter-Masseleitung versehen. Jede der Logikschaltungen 11 ist mit mehreren PMOS- und NMOS-Transistoren versehen, die beide niedrige Schwellenspannungen aufweisen. Der PMOS-Transistor HPM1 zwischen der Haupt- und der Unter-Spannungsversorgungsleitung sowie der NMOS-Transistor HNM1 zwischen der Hauptund der Unter-Masseleitung weisen Schwellenspannungen auf, die relativ höher als die der Transistoren in den Logikschaltungen 11 sind. Der NMOS-Transistor HNM1 verfügt über ein Gate, das so ausgebildet ist, dass an ihn ein aktives Signal ACT anlegbar ist, und der PMOS-Transistor HPM1 verfügt über ein Gate, das so ausgebildet ist, dass an ihn ein aktives negatives Signal ACT angelegt wird.
Nun wird die Funktion dieser ersten beispielhaften bekannten Schaltung zum Verringern des Stroms im Bereitschaftszustand erläutert.
Wie es in 1 dargestellt ist, sind, wenn die Schaltung aktiv ist, der PMOS-Transistor HPM1 sowie der NMOS-Transis tor HNM1 eingeschaltet, um die Unter-Spannungsversorgungsleitung Vcc-L auf eine Spannung des Pegels Vcc und die Unter-Masseleitung Vss-L auf eine Spannung des Pegels Vss zu laden. Demgemäß ist die Schaltung als übliche Schaltung wirksam, bei der ein Ausgangssignal entsprechend dem System der Logikschaltung 11 geliefert wird. Wenn sich die Schaltung im Bereitschaftszustand befindet, sind der PMOS-Transistor HPM1 und der NMOS-Transistor HNM1 ausgeschaltet, was bewirkt, dass die Unter-Spannungsversorgungsleitung und die Unter-Masseleitung von der Haupt-Spannungsversorgungsleitung bzw. der Haupt-Masseleitung getrennt sind, um dafür zu sorgen, dass die Spannung auf der Unter-Spannungsversorgungsleitung mit der an die mehreren Logikschaltungen 11 angelegten Versorgungsspannung übereinstimmt und die Spannung an der Unter-Masseleitung mit der an die Logikschaltungen 11 angelegten Massespannung übereinstimmt. In diesem Fall nimmt der durch die Logikschaltung fließende Leckstrom zu, wenn die Versorgungsspannung höher ist, und umgekehrt. Durch Trennen der Unter-Spannungsversorgungsleitung und der Unter-Masseleitung von der Haupt-Spannungsversorgungsleitung bzw. der Haupt-Masseleitung kann die Versorgungsspannung über die Logikschaltung 11 niedriger sein, was zu einer Verringerung des Leckstroms führt.
2 veranschaulicht eine zweite beispielhafte bekannte Schaltung zum Verringern des Stroms im Bereitschaftszustand. Diese Schaltung ist mit einer Haupt-Spannungsversorgungsleitung Vcc, einer Haupt-Masseleitung Vss, einer Unter-Spannungsversorgungsleitung Vcc-L, einer Unter-Masseleitung Vss-L, einem PMOS-Transistor HPM1 zwischen der Haupt- und der Unter-Spannungsversorgungsleitung, einem NMOS-Transistor HNM1 zwischen der Haupt- und der Unter-Masseleitung, einem ersten Logikschaltungsteil 21 zwischen der Haupt-Spannungsversorgungsleitung und der Unter-Masseleitung sowie einem zweiten Logikschaltungsteil 21a zwischen der Unter-Span nungsversorgungsleitung und der Haupt-Masseleitung versehen. Es können außer der ersten und zweiten Logikschaltung 21 und 21a abhängig vom Schaltungssystem mehrere Logikschaltungen vorhanden sein. Der erste und der zweite Logikschaltungsteil 21 und 21a sind mit mehreren PMOS- und mehreren NMOS-Transistoren versehen, wobei Logikschaltungen, deren Transistoren eingeschaltet sind, um vorab Bereitschaftszustände vorherzusagen, mit der Haupt-Spannungsversorgungsleitung und der Unter-Masseleitung verbunden sind, während Logikschaltungsteile, deren Transistoren ausgeschaltet sind, um vorab Bereitschaftszustände vorherzusagen, mit der Unter-Spannungsversorgungsleitung und der Haupt-Masseleitung verbunden sind, um dadurch Belastungen der Unter-Spannungsversorgungsleitung und der Unter-Masseleitung zu halbieren, wenn die zwei Logikschaltungsteile 21 und 21a arbeiten.
Jedoch bestehen bei diesen bekannten Schaltungen zum Verringern des Stroms im Bereitschaftszustand die folgenden Probleme:

– Erstes benötigt die Optimierung der Größen der Transistoren, die die Haupt- und die Unter-Spannungsversorgungsleitung sowie die Haupt- und die Unter-Masseleitung verbinden, um die Zeitperiode einzustellen, die dazu erforderlich ist, vom Bereitschaftszustand in den aktiven Zustand zurückzukehren, viel Zeit.
– Zweitens ist das Anwenden der Schaltung auf automatische Schaltungskonstruktion schwierig, bei der die Schaltung auf von oben nach unten arbeitende Weise unter Verwendung einer Netzliste konzipiert wird, in der Schaltungsdesignformate als Texte vorhanden sind.
– Drittens benötigt die Schaltung viel Platz und ist kompliziert.
– Viertens wirken die Transistoren mit hohen Schwellenspannungen zwischen der Haupt- und der Unter-Spannungsversorgungsleitung sowie zwischen der Haupt- und der Unter-Masse leitung wie Kondensatoren, wenn vom Bereitschaftszustand in den aktiven Zustand zurückgekehrt wird, was bewirkt, dass die Unter-Spannungsversorgungsleitung und die Unter-Masse-leitung lange Zeitperioden benötigen, um Spannungen wiederherzustellen, die mit den Spannungen auf der Haupt-Spannungsversorgungsleitung und der Haupt-Masseleitung identisch sind.

In der US 5,084,638 wird eine Schaltung zum Verringern des Stroms im Bereitschaftsmodus gezeigt, bei der ein PMOS-Transistor mit dem Spannungsversorgungsanschluss und ein NMOS-Transistor mit dem Masseanschluss verbunden sind. Zwischen den PMOS- und NMOS-Transistor ist ein Schaltbauteil geschaltet, um einen vom PMOS- zum NMOS-Transistor fließenden Leckstrom zu unterbrechen.
Aus der DE 31 04 432 C2 ist eine MOS-Transistorschaltung mit einer Abschaltfunktion bekannt, bei der zwischen den Transistoren ein Schalttransistor angeordnet ist, der mittels eines Chip-Enable Signal angesteuert wird.
In der JP 57-192 138 A wird eine Schaltung gezeigt, bei der ein Steuertransistor in einer Logikschaltung von Transistoren angeordnet ist, mit dem die Schaltung im unbenutzten Zustand unabhängig von den Eingangssignalen auf einen fest definierten Zustand gesetzt wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zum Verringern des Stroms im Bereitschaftszustand zu schaffen, die Leckströme minimieren kann und die Zeitperiode maximal verkürzen kann, die für die Rückkehr vom Bereitschaftszustand in den aktiven Zustand erforderlich ist.

Diese Aufgabe ist durch die Schaltung gemäß dem beigefügten unabhängigen Anspruch 1 gelöst.

Zusätzliche Vorteile, Aufgaben und andere Merkmale der Erfindung werden teilweise in der folgenden Beschreibung dargelegt, und teilweise werden sie dem Fachmann bei der Untersuchung des Folgenden oder beim Ausüben der Erfindung erkennbar. Die Aufgaben und Vorteile der Erfindung werden speziell durch die Maßnahmen erzielt, wie sie in den beigefügten Ansprüchen dargelegt sind.

Die Erfindung wird aus der nachfolgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die nur zur Veranschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.
1 und 2 zeigen eine erste bzw. zweite beispielhafte bekannte Schaltung zum Verringern des Stroms im Bereitschaftszustand;
3 und 4 zeigen jeweils eine Schaltung zum Verringern des Stroms im Bereitschaftszustand gemäß einem ersten bzw. zweiten bevorzugten Ausführungsbeispiel der Erfindung;
5 zeigt eine Anwendung des ersten und zweiten Ausführungsbeispiels der Erfindung bei einem NAND-Gatter;
6 zeigt eine Schaltung zum Verringern des Stroms im Bereitschaftszustand gemäß einem dritten bevorzugten Ausführungsbeispiel der Erfindung; und
7 und 8 veranschaulichen jeweils verschiedene Schnitte eines CMOS-Transistors zum Erläutern von 6.
In einer erfindungsgemäßen Schaltung zum Verringern des Stroms im Bereitschaftszustand ist für jede von mehreren Logikschaltungen ein Schaltbauteil (beim Ausführungsbeispiel der Erfindung ein NMOS- oder ein PMOS-Transistor) vorhanden, um Leckströme zu verringern.
Gemäß 3 enthält die Schaltung gemäß dem ersten Ausführungsbeispiel der Erfindung einen Spannungsversorgungsanschluss Vcc, einen Massespannungsanschluss Vss und mehrere Logikschaltungen 31 zwischen diesen Anschlüssen. Jede der Logikschaltungen 31 enthält einen PMOS-Transistor LPM1 mit niedriger Schwellenspannung sowie einen NMOS-Transistor LNM1 mit niedriger Schwellenspannung, wobei die Source des PMOS-Transistors LPM1 mit dem Spannungsversorgungsanschluss verbunden ist und die Source des NMOS-Transistors LNM1 mit dem Massespannungsanschluss verbunden ist. Zwischen dem PMOS-Transistor LPM1 und dem NMOS-Transistor LNM1 ist ein Schaltbauteil 33, z. B. ein NMOS-Transistor HNM1 mit hoher Schwellenspannung (nachfolgend als "Auswähltransistor" bezeichnet) vorhanden, um Leckströme zu verringern. Ein Auswähltransistor 33 ist für jede der mehreren Logikschaltungen vorhanden, und er wird im aktiven Betrieb eingeschaltet und im Bereit schaftsbetrieb ausgeschaltet.
Der Auswähltransistor kann ein NMOS-Transistor mit niedriger Schwellenspannung anstelle des NMOS-Transistors HNM1 mit hoher Schwellenspannung sein. In 4 ist eine Schaltung zum Verringern des Stroms im Bereitschaftszustand des NMOS-Transistors mit niedriger angelegter Spannung dargestellt. Es handelt sich um eine Schaltung gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung, und sie zeigt einen Auswähltransistor in Form eines NMOS-Transistors mit niedriger Schwellenspannung.
Nun werden die Funktionen der oben genannten Schaltungen zum Verringern des Stroms im Bereitschaftszustand gemäß dem ersten und zweiten bevorzugten Ausführungsbeispiel der Erfindung erläutert.
Gemäß den 3 und 4 wird das Gate des Auswähltransistors im aktiven Betrieb mit einem hohen Signal versorgt, und im Bereitschaftsbetrieb wird es mit einem niedrigen Signal versorgt (0 V im Fall von 3 und eine negative (-) Spannung zum Verringern des Leckstroms im Fall von 4). D. h., dass beim Anlegen eines niedrigen Signals an das Gate des Auswähltransistors 33 im Bereitschaftszustand dieser Transistor ausgeschaltet wird, wodurch ein Leckstrompfad vom PMOS-Transistor LPM1 zum NMOS-Transistor LNM1 unterbrochen wird. Dieses Unterbrechen des Leckstrompfads kann den Schwellenstrom unterhalb der Schwelle deutlich verringern (gemäß einer Simulation beträgt die Verringerung ungefähr das 10.000-fache im Vergleich zum Fall beim Stand der Technik). Außerdem ist die Zeitperiode, wie sie dazu erforderlich ist, den Bereitschaftszustand ausgehend vom aktiven Zustand zu erreichen, im Vergleich zum Stand der Technik stark verringert, bei dem die Haupt- und Unter-Spannungsversorgungsleitung sowie die Haupt- und die Unter-Masseleitung vorhanden sind. So sind beim ersten und zweiten Ausführungsbeispiel Auswähltransistoren in Logikschaltungen mit einem PMOS-Transistor LPM1 und einem NMOS-Transistor LNM1 vorhanden, um Leckströme zu unterbrechen, wie sie vom PMOS-Transistor LPM1 zum NMOS-Transistor LNM1 fließen können. Beim ersten und zweiten Ausführungsbeispiel sind zwar Logikschaltungsteile als Beispiele dargestellt, die mit Invertern aus jeweils einem PMOS- und einem NMOS-Transistor bestehen, jedoch ist die Erfindung auf alle Logikschaltungsteile unabhängig von der Anzahl der PMOS- und NMOS-Transistoren in ihnen anwendbar. D. h., dass zu solchen Logikschaltungsteilen alle Logikschaltungen gehören, wie z. B. Inverter, NRND-Gatter und NOR-Gatter.
5 veranschaulicht eine Anwendung des ersten und zweiten Ausführungsbeispiels der Erfindung bei einem NAND-Gatter mit einem ersten PMOS-Transistor LPM1 und einem ersten NMOS-Transistor LNM1, deren Betriebszustände durch ein erstes Eingangssignal bestimmt werden, einem zweiten PMOS-Transistor LPM2 und einem zweiten NMOS-Transistor LNM2, deren Betriebszustände durch ein zweites Eingangssignal bestimmt werden, und einem Auswähltransistor 33 zwischen dem zweiten PMOS-Transistor LPM2 und dem zweiten NMOS-Transistor LNM2. In diesem Fall ist der Auswähltransistor 33 im aktiven Betrieb eingeschaltet und im Bereitschaftsbetrieb ausgeschaltet. Auch ist in der Logikschaltung des NAND-Gatters dieser Auswähltransistor 33 zwischen den genannten Transistoren vorhanden, um Leckströme vom zweiten PMOS-Transistor LPM2 zum zweiten NMOS-Transistor LNM2 im Bereitschaftszustand zu unterbrechen. So besteht Anwendbarkeit nicht nur bei einem NAND-Gatter, sondern bei allen Logikschaltungen, wie einem NOR-Gatter.
Gemäß 6 enthält das dritte Ausführungsbeispiel der Erfindung mehrere Logikschaltungsteile 61-1, 61-2, 61-3, 61-4, ..., die zwischen einem Spannungsversorgungsanschluss Vcc und einem Massespannungsanschluss Vss vorhanden sind, wobei ein Auswähltransistor 33 nur für die ungeradzahligen Logikschaltungsteile 61-1, 61-3, 61-5,... vorhanden ist. In diesem Fall sind als Beispiele der Logikschaltungsteile 61-1, 61-2, 61-3, 61-4,... Inverter verwendet, die aus PMOS-Transistoren LPM1, LPM2, LPM3, LPM4,... sowie NMOS-Transistoren LNM1, LNM2, LNM3, LNM4,... bestehen, die jeweils niedrige Schwellenspannungen zeigen. Jeder dieser PMOS-Transistoren ist in einer n-Wanne in einem p-Halbleitersubstrat 71 (siehe 7) ausgebildet. Die n-Wanne ist vorgespannt, wenn Vcc aktiv ist. Im Bereitschaftszustand werden jedoch, wenn die Spannung der n-Wanne auf eine Spannung über Vcc (z. B. Vpp eines DRAM) erhöht wird, die Schwellenspannungen der PMOS-Transistoren LPM höher, was den Leckstrom unterhalb der Schwelle verringert. Anders gesagt, kann, wie es in 6 dargestellt ist, wenn ein Auswähltransistor 33 nur für die ungeradzahligen Logikschaltungen vorhanden ist, die Schaltung dadurch im Bereitschaftszustand gehalten werden, dass ein Signal niedrigen Pegels an das Gate des Auswähltransistors 33 angelegt wird und die Spannung an der n-Wanne ansteigt. Durch diese Vorgehensweise kann ein Knoten 1 über den PMOS-Transistor LPM1 im ersten Logikschaltungsteil 61-1 unabhängig vom Eingangssignal an den Logikschaltungsteil auf einen hohen Zustand geladen werden. Anschließend wird der NMOS-Transistor LNM2 im zweiten Logikschaltungsteil 61-2 eingeschaltet, was es ermöglicht, dass durch den PMOS-Transistor LPM2 ein Leckstrom fließt, jedoch mit wesentlich verringerter Rate aufgrund der erhöhten Schwellenspannung des PMOS-Transistors LPM2 wegen der Spannung an der n-Wanne.
Während beim beschriebenen Ausführungsbeispiel eine n-Wanne in einem p-Substrat 71 ausgebildet ist und die Spannung der n-Wanne erhöht wird, wie es in 7 dargestellt ist, kann der Aufbau auch dergestalt sein, dass eine p-Wanne in einem n-Substrat 81 ausgebildet ist und die Spannung der p-Wanne abgesenkt wird, wie es in 8 dargestellt ist. D. h., dass die NMOS-Transistoren LNM1, LNM2, LNM3, LNM4,... gemäß 6 nun in einer p-Wanne ausgebildet sind, die, wie es in 8 dargestellt ist, in einem n-Halbleitersubstrat 81 hergestellt wurde. Die p-Wanne ist im aktiven Zustand durch Vss vorgespannt. Wenn jedoch im Bereitschaftszustand die Spannung an der p-Wanne auf eine Spannung unter Vss (z. B. Vbb an einem DRAM) abgesenkt wird, können die Schwellenspannungen der NMOS-Transistoren LNM1, LNM2, LNM3, LNM4,... höher werden, was die Leckströme unterhalb der Schwellenspannung verringert. So ist das dritte Ausführungsbeispiel einer erfindungsgemäßen Schaltung zum Verringern des Stroms im Bereitschaftszustand mit einer n- oder einer p-Wanne bei einem Ausgangstreiber, wie einem DRAM, anwendbar, um die Verarbeitungsgeschwindigkeit des Treibers zu verbessern.
Die erfindungsgemäße Schaltung zum Verringern des Stroms im Bereitschaftszustand weist die folgenden Vorteile auf:

– Erstens kann der Leckstrom dadurch deutlich verringert werden, dass einfache Schaltbauteile in Logikschaltungen angebracht werden, ohne dass eine gesonderte Unter-Spannungsversorgungsleitung und eine Unter-Masseleitung bereitzustellen sind.
– Zweitens kann ein Ausgangstreiber mit vorgespannter Wanne die Verarbeitungsgeschwindigkeit eines Treibers verbessern.
– Drittens kann die durch die Erfindung ermöglichte optimale Transistorgröße die Zeit wesentlich verkürzen, die dazu erforderlich ist, vom Bereitschaftszustand in den aktiven Zustand zu gelangen.
– Viertens ist die erfindungsgemäße Schaltung zum Verringern des Stroms im Bereitschaftszustand bei einer Automatisierung des Schaltungsdesigns anwendbar.

Claims

Schaltung zum Verringern des Stroms im Bereitschaftszustand mit: – einem Spannungsversorgungsanschluss (Vcc) und einem Massespannungsanschluss (Vss), – einer Reihenschaltung aus mehreren Logikschaltungsteilen (61-1, 61-2,...), wobei jedes Logikschaltungsteil (61-n) wenigstens einen PMOS-Transistor (LPM1, LPM2,...) und wenigstens einen NMOS-Transistor (LNM1, LNM2,...) zwischen dem Spannungsversorgungsanschluss (Vcc) und dem Massespannungsanschluss (Vss) aufweist, und – jeweils einem Auswähltransistor (33), der zwischen dem wenigstens einen PMOS-Transistor (LPM1, LPM3,...) und dem wenigstens einen NMOS-Transistor (LNM1, LNM3,...) des jeweiligen Logikschaltungsteils angeordnet ist, um den Leckstrompfad vom PMOSzum NMOS-Transistor im Bereitschaftszustand zu unterbrechen, wobei nur die ungeradzahligen Logikschaltungsteile (61-1, 61-3, ...) der Reihenschaltung einen Auswähltransistor (33) aufweisen.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Logikschaltungsteil (61-1, 61-2, 61-3, 61-4,...) beliebige Logikschaltungen enthält, wie Inverter, NAND-Gatter und/oder ein NOR-Gatter.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Auswähltransistor (33) ein NMOS- oder PMOS-Transistor ist.
Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass der Auswähltransistor (33) eine Schwellenspannung unter der Schwellenspannung des NMOS-Transistors (LNM1, LNM2, LNM3, LNM4, ...) und des PMOS-Transistors (LPM1, LPM2, LPM3, LPM4,...) im Logikschaltungsteil aufweist.
Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass der PMOS-Transistor (LPM1, LPM2, LPM3, LPM4,) im Logikschaltungsteil (61-1, 61-2, 61-3, 61-4) in einer n-Wanne ausgebildet ist.
Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass der in der n-Wanne ausgebildete PMOS-Transistor (LPM1, LPM2, LPM3, LPM4, ...) eine Relativerhöhung der Schwellenspannung durch eine Vorspannung an der n-Wanne im Bereitschaftszustand erfährt.
Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass der NMOS-Transistor (LNM1, LNM2, LNM3, LNM4) im Logikschaltungsteil (61-1, 61-2, 61-3, 61-4) in einer p-Wanne ausgebildet ist.
Schaltung nach Anspruch 7, dadurch gekennzeichnet, dass der in der p-Wanne ausgebildete NMOS-Transistor (LNM1, LNM2, LNM3, LNM4, ...) eine Relativerhöhung der Schwellenspannung durch eine Vorspannung an der p-Wanne im Bereitschaftszustand erfährt.