DE4117881A1

DE4117881A1 - Halbleiterspeichereinrichtung mit geteilter wortleitungsstruktur

Info

Publication number: DE4117881A1
Application number: DE4117881A
Authority: DE
Inventors: Koreaki Fujita; Shuji Murakami; Kenji Anami
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-06-05
Filing date: 1991-05-31
Publication date: 1991-12-12
Anticipated expiration: 2011-06-01
Also published as: US5282175A; DE4117881C2; JPH052895A; JP3024687B2

Description

Die Erfindung betrifft allgemein Halbleiterspeichereinrichtungen und insbesondere Halbleiterspeichereinrichtungen mit einer geteilten Wortleitungsstruktur.

Ein SRAM (statischer Direktzugriffsspeicher) stellt eine Halbleiterspeichereinrichtung dar, deren Daten nicht verlorengehen, bis die Spannungsversorgung abgeschaltet wird. Durch die kürzliche Erhöhung der Speicherkapazität der Halbleiterspeichereinrichtungen hat sich die Zahl der Speicherzellen in einem solchen SRAM, die mit den jeweiligen Wortleitungen verbunden sind, erhöht.

Fig. 26 zeigt ein schematisches Blockdiagramm der Funktion der Gesamtstruktur eines SRAM und weist nur einen minimalen Funktionsblock auf, der für die Beschreibung der grundlegenden Operation des SRAM, wie beispielsweise eine Lese- oder Schreiboperation, erforderlich ist. In Fig. 26 weist ein Speicherzellenfeld 102 die Schaltkreisstruktur einer Speicherzelle, die als Beispiel dargestellt ist, auf. In der Praxis umfaßt das Speicherzellenfeld, die jeweils den dargestellten Schaltkreisaufbau besitzen und in einer Matrix aus Zeilen und Spalten angeordnet sind. Für jede der Mehrzahl von Zeilen ist eine Wortleitung WL und für jede der Mehrzahl von Spalten ein Bitleitungspaar BitL und BitR gebildet. Jede Speicherzelle ist mit einer Wortleitung WL und einem Bitleitungspaar BitL und BitR verbunden, die jeweils der Zeile bzw. Spalte entsprechen, in der die Speicherzelle angeordnet ist.

Unter Bezugnahme auf die Fig. 26 wird nun eine grundlegende Operation des SRAM beschrieben.

Beim Schreiben von Daten in eine Speicherzelle 200 wird ein externes Adreßsignal an einen Adreßsignal-Eingangsschaltkreis 104 angelegt, wobei das Signal die Stelle (Adresse) der Speicherzelle 200 im Speicherzellenfeld 102 angibt, in die Daten geschrieben werden sollen. Der Adreßsignal-Eingangsschaltkreis 104 wandelt die Spannungsamplitude des externen Adreßsignals in eine Spannungsamplitude um, die für einen internen Schaltkreis dieses SRAM geeignet ist. Weist das externe Signal beispielsweise einen TTL-Pegel auf, dessen H-Pegel (logisch hoch) gleich 2,2 V und dessen L-Pegel (logisch niedrig) gleich 0,8 V ist, so beträgt dessen Spannungsamplitude 1,4 V. Weist ein Signal des internen Schaltkreises des SRAM einen MOS-Pegel auf, dessen H-Pegel gleich 5 V und dessen L-Pegel gleich 0 V ist, so beträgt seine Spannungsamplitude 5 V. In einem solchen Fall ändert der Adreßsignal-Eingangsschaltkreis 104 die Spannungsamplitude 1,4 V des externen Signals in 5 V.

Das Adreßsignal (im weiteren als internes Adreßsignal bezeichnet), dessen Pegel vom Adreßsignal-Eingangsschaltkreis 104 geändert worden ist, wird von einem Adreßsignal-Dekodierschaltkreis 106 in ein Wortleitungs-Auswahlsignal und ein Bitleitungspaar-Auswahlsignal umgewandelt.

Ausgewählt wird die Speicherzelle 200 von einer mit ihr verbundenen Wortleitung WL, die ein Potential mit hohem Pegel erreicht, und einem mit ihr verbundenen Bitleitungspaar BitL und BitR, das elektrisch mit einem (nicht dargestellten) internen Datenbus verbunden ist, der als I/O-Leitung bezeichnet wird. Das oben beschriebene Wortleitungs-Auswahlsignal und das Bitleitungspaar-Auswahlsignal stellen ein Signal, das nur das Potential auf der Wortleitung WL, die mit der Speicherzelle 200 verbunden ist, auf hohen Pegel bringt, und ein Signal, das das mit der Speicherzelle 200 verbundene Bitleitungspaar BitL und BitR mit der I/O-Leitung verbindet, dar.

Nach der Auswahl der Speicherzelle 200 durch das Wortleitungs-Auswahlsignal und das Bitleitungspaar-Auswahlsignal werden die in die Speicherzelle 200 zu schreibenden Daten von der I/O-Leitung zur Bitleitung übertragen. Die zu schreibenden Daten werden von einem Datensignal-Eingabeschaltkreis 108 als externes Signal zugeführt. Der Datensignal-Eingabeschaltkreis 108 ändert die Spannungsamplitude des externen Datensignals in die Amplitude des MOS-Pegels und legt das umgewandelte Signal an einen Datenschreibschaltkreis 100 an.

Der Datenschreibschaltkreis 100 überträgt das umgewandelte Datensignal unter Verwendung eines (nicht dargestellten) Transistors mit einer Stromtreibungsfähigkeit an die I/O-Leitung, die ein Treiben des Bitleitungspaares BitL und BitR gestattet. Damit empfängt das Bitleitungspaar BitL, BitR das Datensignal als komplementäre Potentiale.

In der Speicherzelle 200 werden in Abhängigkeit von einem Potential mit hohem Pegel auf der Wortleitung WL die N-Kanal-MOS-Transistoren 210 und 220 durchgeschaltet. Befinden sich die Potentiale auf den Bitleitungen BitL und BitR auf hohem bzw. niedrigem Pegel, so wird daher der N-Kanal-MOS-Transistor 240 als Reaktion auf einen Potentialanstieg des Knotens N1 durch das Potential mit hohem Pegel auf der Bitleitung BitL leitend und umgekehrt der N-Kanal-MOS-Transistor 230 als Reaktion auf den Potentialabfall des Knotens N2 durch das Potential mit niedrigem Pegel auf der Bitleitung BitR gesperrt. Damit werden die von der I/O-Leitung auf die Bitleitungen BitL und BitR übertragenen Potentiale an den Knoten N1 und N2 gehalten. Selbst nachdem das Potential auf der Wortleitung WL einen niedrigen Pegel erreicht und die Transistoren 210 und 220 sperren, bewirkt der gesperrte Transistor 230 mit anderen Worten, daß das Potential am Knoten N1 selbst dann auf hohem Potential (logisch hohem Pegel), das über das Widerstandselement 250 von einer Spannungsversorgung Vcc zugeführt wird, bleibt, während der leitende Transistor 240 bewirkt, daß das Potential am Knoten N2 auf einem niedrigen Potential (=0 V: logisch niedriger Pegel) bleibt, das durch das Verhältnis des Wertes des Widerstands 260 zum Durchlaßwiderstand des Transistors 240 bestimmt ist.

Die oben angeführte Operation vervollständigt das Schreiben von Daten in die Speicherzelle 200.

Beim Lesen von Daten aus der Speicherzelle 200 wird wie beim Datenlesen ein externes Adreßsignal, das der Speicherzelle 200 entspricht, aus der Daten gelesen werden sollen, dem Adreßsignal-Eingangsschaltkreis 104 zugeführt. Damit erreicht das Potential auf der Wortleitung WL, die mit der Speicherzelle 200 verbunden ist, einen hohen Pegel, um das mit der Speicherzelle 200 verbundene Bitleitungspaar BitL, BitR mit der I/O-Leitung zu verbinden. Befinden sich die Potentiale an den Knoten N1 und N2 beispielsweise auf hohem bzw. niedrigem Pegel, so fällt damit das Potential auf der Bitleitung BitR aufgrund des Stromflusses von der Bitleitung BitR über die Transistoren 210 und 240 zur Masse GND ab. Umgekehrt bleibt das Potential auf der Bitleitung BitL auf dem hohen Potential am Knoten N1, da kein Strom von der Bitleitung BitL zur Masse fließt. Damit treten komplementäre Potentialänderungen entsprechend den Speicherdaten (den Potentialen an den Knoten N1 und N2) der Speicherzelle 200 auf den Bitleitungen BitL und BitR auf.

Im Unterschied zum Datenschreiben wird die I/O-Leitung beim Datenlesen mit einem Datenverstärkungsschaltkreis 112 verbunden. Daher werden die Speicherdaten der Speicherzelle 200 zum Datenverstärkungsschaltkreis 112 übertragen, nachdem sie auf den Bitleitungen BitL und BitR auftauchen.

Der Datenverstärkungsschaltkreis 112 verstärkt die Potentialänderungen der Bitleitungen BitL und BitR, indem er die Differenz zwischen den Potentialen auf den Bitleitungen BitL und BitR verstärkt, um den Pegel des Datensignals, das aus der Speicherzelle 200 gelesen worden ist, in einen Signalpegel (üblicherweise ein MOS-Pegel) zur Verwendung im internen Schaltkreis dieses SRAM umzuwandeln. Das Datensignal mit umgewandeltem Pegel wird über einen (nicht dargestellten) Transistor, der eine Stromtreibungsfähigkeit zum Treiben eines (nicht dargestellten) externen Datenbusses besitzt und in einem Datensignal-Ausgabeschaltkreis 114 gebildet ist, extern ausgegeben.

Die oben angeführte Operation vervollständigt das Lesen von Daten aus der Speicherzelle.

Ein Schreibsteuersignal-Eingabeschaltkreis 111 steuert den Datenschreibschaltkreis 100 und den Datenverstärkungsschaltkreis 112, damit diese in der oben beschriebenen Weise arbeiten. Die in Fig. 26 gezeigte Schaltkreisanordnung der Speicherzelle wird allgemein als Hochwiderstandslasttyp bezeichnet, der Widerstandselemente 250 und 260 mit großem Widerstand als Lasten verwendet.

Da beim Datenlesen die Potentiale auf den Bitleitungen BitL und BitR in Abhängigkeit von den Potentialen an den Knoten N1 bzw. N2 vollständig geändert werden sollten, sollten Widerstand und Kapazität des Bitleitungspaars BitL, BitR klein sein.

Werden an den Knoten N1 und N2 beispielsweise Potentiale mit hohem bzw. niedrigem Pegel aufrecht erhalten, so fällt das Potential auf der Bitleitung BitR beim Datenlesen durch den größeren Strom von der Bitleitung BitR über die Transistoren 210 und 240 zur Masse schneller. Werden umgekehrt an den Knoten N1 und N2 Potentiale mit niedrigem bzw. hohem Pegel aufrecht erhalten, so fällt das Potential auf der Bitleitung BitL durch den größeren Strom von der Bitleitung BitL über die Transistoren 220 und 230 zur Masse GND schneller. Das bedeutet, daß die Transistoren 230 und 240 in der Speicherzelle die Bitleitungen BitL bzw. BitR beim Datenlesen treiben.

Um die Speicherdaten der Speicherzelle auf das Bitleitungspaar BitL, BitR schnell und zuverlässig auszulesen, ist es wünschenswert, daß die Ströme, die vom Transistor 230 von der einen Bitleitung BitL über den Transistor 220 zur Masse GND und vom Transistor 240 von der Bitleitung BitR über den Transistor 210 zur Masse gezogen werden, groß sind. Die Größe der jeweiligen Transistoren in einer Speicherzelle weisen jedoch eine geringe Größe auf. Andererseits ist die Länge der jeweiligen Bitleitung im Vergleich zum Transistor sehr groß. Daher sollen die Widerstände und Kapazitäten der Bitleitungen BitL und BitR bevorzugterweise klein sein, um es den Transistoren 230 und 240 in der Speicherzelle 200 zu gestatten, schnell einen bestimmten Strom von der Bitleitung BitL bzw. BitR zu ziehen.

Hierfür wird das Bitleitungspaar BitL, BitR aus Metall gebildet, damit es einen ausreichend kleinen Widerstand und eine ausreichend geringe Kapazität aufweist.

Andererseits ist die Wortleitung WL mit den Gates der Transistoren 210 und 220 der Speicherzelle 200 verbunden. Allgemein ist das Gate eines MOS-Transistors aus einem Material wie Polysilizium mit einem Widerstandswert gebildet, der größer als der von Metall ist. Daher erfordert eine Wortleitung WL aus Metall ein Kontaktloch, um eine Polysiliziumschicht, die die Gates der Transistoren 210 und 220 bildet, mit einer Metallschicht zu verbinden, die als Wortleitung WL dient. Ein solches Kontaktloch verhindert jedoch im allgemeinen eine hohe Integration eines integrierten Halbleiterschaltkreises und macht den Herstellungsprozeß kompliziert. Die Wortleitung WL wird daher aus einem Material wie Polysilizium gebildet, das einen größeren Widerstand als Metall aufweist, und berührt die Gates der Transistoren 210 und 220.

Durch den kürzlichen Anstieg der Kapazität von SRAMs hat sich jedoch die Zahl der Speicherzellen erhöht, die in einer jeweiligen Reihe angeordnet sind. Hieraus folgt ein Anstieg der Länge der jeweiligen Wortleitung. Damit werden Widerstand und Kapazität der jeweiligen Wortleitung signifikant erhöht, wodurch der Adreßsignal-Dekodierschaltkreis 106 mehr Zeit benötigt, das Potential auf der Wortleitung WL auf einen hohen Pegel zu ändern.

Wenn die Wortleitung WL nicht schnell ein Potential mit hohem Pegel erreicht, werden die Transistoren 210 und 220 in der Speicherzelle nur langsam leitend. Damit benötigen die Potentiale auf den Bitleitungen BitL und BitR mehr Zeit, um sich beim Datenlesen in Abhängigkeit von den Speicherdaten in der Speicherzelle 200 zu ändern. Ferner dauert es länger, die Potentiale an den Knoten N1 und N2 beim Datenschreiben auf einen Pegel zu zwingen, der den externen Daten entspricht. Daher erhöht ein solcher Anstieg der Länge der Wortleitung WL die Zeitspanne von der Zuführung eines externen Adreßsignals an den Adreßsignal-Eingabeschaltkreis 104 bis zum Datenlesen oder Datenschreiben bezüglich einer Speicherzelle 200 entsprechend dem Adreßsignal, d. h. die Zugriffszeit.

Obwohl dieses Problem bis zu einem gewissen Grad durch eine Erhöhung der Größe des Transistors im Adreßsignal-Dekodierschaltkreis, um die Treibungsfähigkeit des Adreßsignal-Dekoderschaltkreises 106 bezüglich der Wortleitung WL anzuheben, vermieden werden kann, ist es nicht möglich, die Größe der Bauelemente in einer integrierten Halbleiterschaltkreiseinrichtung grenzenlos zu vergrößern. Daher sollte die Wortleitung WL unabhängig von einem Anstieg der Wortleitungslänge durch die Bauelemente beschränkter Größe getrieben werden, die im Adreßsignal-Dekodierschaltkreis 106 gebildet sind. Auf diese Weise kann das Problem nicht gelöst werden.

Als ein herkömmliches Verfahren zum Vermeiden eines Problems, wie es oben beschrieben worden ist, wird jede Wortleitung WL in eine Mehrzahl von Abschnitten unterteilt. Jeder Abschnitt ist mit einem Dekoderschaltkreis zum Treiben des Abschnitts ausgerüstet. Dieses Verfahren wird als geteilte Wortleitungsstruktur bezeichnet. Ein solches Verfahren mit geteilter Wortleitung ist beispielsweise in der US-RE 32 993 und der US 45 54 646 beschrieben.

Fig. 27 zeigt ein schematisches Diagramm des Prinzips einer solchen Wortleitungsteilung in einem SRAM. Unter Bezugnahme auf die Fig. 27 wird nun kurz das Prinzip der Wortleitungsteilung beschrieben.

Wie in Fig. 27(a) dargestellt ist, ist ein Speicherzellenfeld 102 in Zeilenrichtung in eine Mehrzahl von Blöcke unterteilt. Jede Zeile weist eine Wortleitung auf, die in einzelne Blöcke unterteilt ist (siehe Fig. 27(b)). Im weiteren werden diese individuell gebildeten Wortleitungen als lokale Wortleitungen bezeichnet. Dies bedeutet, daß eine Mehrzahl von lokalen Wortleitungen, die entsprechend jeder Zeile gebildet sind, eine Wortleitungsgruppe im Speicherzellenfeld 102 bilden. Die Auswahl einer lokalen Wortleitung wird durch Erzeugen eines Signals zur Auswahl einer lokalen Wortleitung in einer Wortleitungsgruppe (im weiteren als lokales Wortleitungssignal bezeichnet) ausgeführt, wie in Fig. 27(c) gezeigt ist, indem das logische Produkt eines Signals zum Auswählen eines Blockes aus der Mehrzahl von Blöcken, die das Speicherzellenfeld 102 bilden (im weiteren als Z-Dekodersignal bezeichnet), und eines Signals zum Auswählen einer Gruppe in der Mehrzahl von Wortleitungsgruppen, die im Speicherzellenfeld 102 enthalten sind (im weiteren als Hauptwortleitungssignal bezeichnet), bestimmt wird.

Wie in Fig. 27(d) dargestellt ist, bilden im Speicherzellenfeld 102 die Bitleitungspaare der entsprechenden Spalten der Blöcke eine Bitleitungspaargruppe. Durch ein Signal, das eine Gruppe aus der Mehrzahl von Bitleitungspaargruppen im Speicherzellenfeld 102 auswählt, wird aus jedem Block ein Bitleitungspaar ausgewählt.

Wie in Fig. 27(e) gezeigt ist, wird unter den Speicherzellen, die mit der Mehrzahl von Bitleitungspaaren in der ausgewählten Bitleitungspaargruppe verbunden sind, eine Speicherzelle, die mit der ausgewählten einen lokalen Wortleitung verbunden ist, durch eine solche Auswahl einer lokalen Wortleitung und die Bitleitungspaarauswahl ausgewählt. Wie oben beschrieben worden ist, wird die Adresse einer Speicherzelle, aus der Daten gelesen oder in die Daten geschrieben werden sollen, durch eine Blockadresse, die den n-ten aus der Mehrzahl von Blöcken auszuwählenden Block angibt, eine Zeilenadresse, die die n-te aus der Mehrzahl von Wortleitungsgruppen auszuwählende Wortleitungsgruppe angibt, und eine Spaltenadresse, die die n-te aus der Mehrzahl von Bitleitungspaargruppen auszuwählende Bitleitungspaargruppe angibt, bestimmt.

Ein SRAM mit geteilter Wortleitungsstruktur weist daher einen Schaltkreis zum Erzeugen eines lokalen Wortleitungssignals (im weiteren als lokaler Dekoder bezeichnet) durch Ermitteln des logischen Produkts des Z-Dekodersignals und des Hauptwortleitungssignals auf. Dieser Schaltkreis ist für jeden Block gebildet.

Fig. 28 zeigt ein schematisches Diagramm der Anordnung der Umgebung des Speicherzellenfeldes, die einen lokalen Dekoder des SRAM mit geteilter Wortleitungsstruktur aufweist.

In einem Speicherzellenfeld, wie es in Fig. 28 dargestellt ist, weisen n Teilblöcke B10-BL(n-1) lokale Dekodergruppen DEC0-DEC(n-1) auf. Diese Blöcke BL0-BL(n-1) weisen jeweils dieselbe Zahl lokaler Wortleitungen LWL0-LWL(n-1) auf. Die lokalen Dekodergruppen DEC0-DEC(n-1) weisen als lokale Dekoder LD0-LD(n-1) Logikgatter auf, die jeweils entsprechend den lokalen Wortleitungen (LWL0-LWL(n-1) in den entsprechenden Blöcken (BL0-BL(n-1) gebildet sind.

Zum Anlegen von Hauptwortleitungssignalen an die lokalen Dekodergruppen DEC0-DEC(n-1) ist ein Zeilendekoder 6 gebildet. Es ist ein Z-Dekoder 18 geschaffen, um Z-Dekodersignale den lokalen Dekodergruppen DEC0-DEC(n-1) zuzuführen. Der Zeilendekoder 6 weist Ausgangssignalleitungen MWL auf, die jeweils für jede Zeile gebildet sind. Die Signalleitungen MWL werden als Hauptwortleitungen bezeichnet. Der Z-Dekoder 18 weist Ausgangssignalleitungen ZL auf, die jeweils entsprechend den lokalen Dekodergruppen DEC0-DEC(n-1) geschaffen sind. Die Signalleitungen ZL werden als Z-Dekodersignalleitungen bezeichnet.

Jeder der lokalen Dekoder LD0-LD(n-1) empfängt ein Signal auf der entsprechenden Z-Dekodersignalleitung ZL und ein Signal auf der Hauptwortleitung MWL der entsprechenden Zeile als Eingangssignale, um auf der entsprechenden der lokalen Wortleitungen LWL0-LWL(n-1) ein lokales Wortleitungssignal zum Auswählen der entsprechenden lokalen Wortleitung zu erzeugen.

Der Zeilendekoder 6 weist beispielsweise Logikgatterschaltkreise 40 auf, die jeweils für eine Hauptwortleitung MWL gebildet sind. Mit dem Empfang eines externen Adreßsignals, das eine Zeilenadresse angibt, gibt einer der Logikgatterschaltkreise 40 im Zeilendekoder 6 auf die entsprechende Hauptwortleitung MWL ein Hauptwortleitungssignal zum Aktivieren der Hauptwortleitung MWL aus.

Der Z-Dekoder 18 gibt auf eine der Signalleitungen ZL ein Dekodersignal zum Aktivieren der Signalleitung ZL in Abhängigkeit von einer externen Adresse aus, das eine Blockadresse angibt. Zu diesem Zeitpunkt befinden sich die Potentiale auf der aktivierten Z-Dekodersignalleitung und der aktivierten Hauptwortleitung MWL beide auf hohem Pegel. Werden 2-Eingangs-UND-Gatter als lokale Dekoder (LD0-LD(n-1) verwendet, so wird daher nur eine lokale Wortleitung, die mit einem lokalen Dekoder verbunden ist, der das Potential der aktivierten Hauptwortleitung MWL und das Potential auf der aktivierten Z-Dekodersignalleitung ZL als Eingangssignale empfängt, auf einen hohen Pegel gebracht. Dies bedeutet, daß nur eine lokale Wortleitung ein lokales Wortleitungssignal zum Aktivieren der lokalen Wortleitung empfängt.

Zur Vereinfachung sind in Fig. 28 weder Bitleitungspaare noch Speicherzellen dargestellt.

Fig. 29 zeigt das tatsächliche Layout der lokalen Dekodergruppen und der geteilten Speicherzellenfeldblöcke auf einem Halbleitersubstrat in einem solchen SRAM mit geteilter Wortleitungsstruktur.

In der Praxis zerfallen, wie in Fig. 29 dargestellt ist, hinsichtlich des Layouts n (n ist eine gerade Zahl) Teilblöcke BL0-BL(n-1) eines Speicherzellenfeldes in n/2 Gruppen, wobei jede Gruppe zwei Blöcke aufweist. Dann werden in jeder dieser n/2 Gruppen eine geradzahlig numerierte lokale Dekodergruppe die dem geradzahlig numerierten Block entspricht, und eine ungeradzahlig numerierte lokale Dekodergruppe, die einem ungeradzahlig numerierten und dem geradzahlig numerierten Block benachbarten Block entspricht, zwischen diesen beiden Blöcken angeordnet.

In "S. Aizaki et al., IE³ ISSCC Digest of Technical Papers, S. 126-127, 1990" und ähnlichen Druckschriften ist eine weitere Teilung der in Zeilenrichtung geteilten Blöcke BL0-BL(n-1) in eine Mehrzahl von Blöcke in Spaltenrichtung vorgeschlagen worden. Fig. 30 zeigt ein Schaltbild einer schematischen Anordnung des Hauptteils eines SRAM, in dem ein Speicherzellenfeld in Zeilenrichtung in 32 Blöcke BL0-BL31 und jeder Block in Spaltenrichtung weiter in 128 Subblöcke SBL0-SBL127 unterteilt ist. Jeder der Blöcke BL0-BL31 weist dieselbe Zahl von Speicherzellenspalten auf. In ähnlicher Weise besitzt jeder der Subblöcke SBL0-SBL127 dieselbe Zahl von Speicherzellenzeilen.

Wird jeder der Blöcke in Spaltenrichtung weiter in eine Mehrzahl von Subblöcken unterteilt, so weist der Zeilendekoder 6 128 Ausgangssignalleitungen, d. h. 12 Hauptwortleitungen MWL auf, die entsprechend den Subblockgruppen SBL0-SBL127 gebildet sind. Der Zeilendekoder 6 weist beispielsweise Logikgatterschaltkreise 40 auf, die entsprechend den Hauptwortleitungen gebildet sind. Mit dem Empfang eines externen Adreßsignals, das eine Zeilenadresse angibt, legt eines dieser Logikgatter 40 an die entsprechende Hauptwortleitung MWL ein Potential (mit hohem Pegel) an, das die Hauptwortleitung aktiviert.

Der Z-Dekoder 18 weist Ausgangssignalleitungen, d. h. Z-Dekodersignalleitungen ZL auf, die mit derselben Zahl (m) von lokalen Wortleitungen, die in einem Subblock enthalten sind, für jeden der 32 Blöcke BL0-BL31 gebildet sind. Daher bildet die Mehrzahl von Z-Dekodersignalleitungen, die für den jeweiligen Block BL0-BL31 geschaffen sind, eine Signalleitungsgruppe ZLG. In Abhängigkeit von einem externen Adreßsignal, das eine Blockadresse angibt, und einem externen Adreßsignal, das eine Zeilenadresse angibt, gibt der Z-Dekoder 18 an nur eine der Signalleitungen ZL, die in diesen Signalleitungsgruppen enthalten sind, ein Potential mit hohem Pegel zum Aktivieren der einen Signalleitung ZL aus.

Entsprechend den Blöcken BL0-BL31 sind lokale Dekodergruppen DEC0-DEC31 gebildet. Genauer gesagt befinden sich zwischen jedem der ungeradzahlig numerierten Blöcke BL1, BL3, . . . und jedem der hierzu benachbarten geradzahlig numerierten Blöcken BL0, BL2, . . . zwei lokale Dekodergruppen entsprechend diesen zwei Blöcken.

Die lokalen Dekodergruppen DEC0-DEC31 weisen Logikgatterschaltkreise LD0-LD31 als lokale Dekoder auf, die für die jeweiligen Wortleitungen LWL0-LWL31 in den entsprechenden Blöcken BL0-BL31 gebildet sind.

Ein Signal auf der jeweiligen Hauptwortleitung MWL wird an alle lokalen Dekoder LD0-LD31, die entsprechend den 31 Subblöcken (jeweils SBL0-SBL127) dieser Hauptwortleitung MWL gebildet sind, gemeinsam angelegt. Es ist eine Mehrzahl von Signalleitungen, die in der jeweiligen Z-Dekodersignalleitungsgruppe ZLG gebildet sind, ist entsprechend der Mehrzahl lokaler Wortleitungen im entsprechenden Block (ein beliebiger von BL0-BL31) geschaffen. Ferner ist die Mehrzahl von Leitungen in jeder Signalleitungsgruppe ZLG gemeinsam mit 128 lokalen Dekodern verbunden, die entsprechend den 128 lokalen Wortleitungen der 128 Subblöcke SBL0-SBL127 in einem entsprechenden Block geschaffen sind.

Daher weist jeder der lokalen Dekoder LD0-LD31 ein 2-Eingangs-UND-Gatter auf, wobei nur ein lokaler Dekoder, der mit einer aktivierten Hauptwortleitung MWL und einer aktivierten Z-Dekodersignalleitung ZL verbunden ist, die entsprechende eine lokale Wortleitung aktiviert. Das bedeutet, daß nur ein lokaler Dekoder ein lokales Wortleitungsauswahlsignal ausgibt.

Wird wie oben beschrieben eine Mehrzahl von Blöcken, die in Zeilenrichtung geteilt ist, zusätzlich in Spaltenrichtung unterteilt, so wird die Auswahl der lokalen Wortleitung durch den Zeilendekoder 6, der ein Signal ausgibt, das in der Zeichnung den n-ten Subblock von oben mit einer auszuwählenden lokalen Wortleitung angibt, und den Z-Dekoder 18 ausgeführt, der ein Signal ausgibt, das den in der Zeichnung n-ten Block von links mit der einen auszuwählenden lokalen Wortleitung und den n-ten Subblock von oben mit der lokalen Wortleitung angibt.

Fig. 31 stellt eine Tabelle dar, die zeigt, wie externe Adreßsignale dem Zeilendekoder 6 und dem Z-Dekoder 18 der Fig. 30 für den Fall eines Speicherzellenfeldes mit Speicherzellen, die in einer Matrix aus 512 Zeilen und 2048 Spalten angeordnet sind, aufgeteilt zugeführt werden. Unter Bezugnahme auf die Fig. 31 und 30 werden aus den externen Adreßsignalen, die die Adresse einer auszuwählenden Speicherzelle in Spaltenrichtung angeben, die Blockadresse angebenden 5-Bit-Signale Z0-Z4 in den Z-Dekoder 18 und die Spaltenadresse in einem Block angebenden 6-Bit-Signale Y0-Y5 in den (in Fig. 30 nicht dargestellten) Spaltendekoder eingegeben. Von den externen Adreßsignalen, die die Adresse der auszuwählenden Speicherzelle in Zeilenrichtung angeben, werden die höherwertigen 7-Bit-Signale X2-X8 in den Zeilendekoder 6 und die niederwertigen 2-Bit-Signale X0 und X1 in den Z-Dekoder 18 eingegeben.

In einem solchen Fall dekodiert der Zeilendekoder 6 die 7-Bit-Signale X2-X8, um 2⁷-Bit-Signale (128 Signale) X0-X127 auszugeben, von denen sich eines auf hohem Pegel befindet. Damit wird nur eine der 128 Hauptwortleitungen MWL aktiviert. Der Z-Dekoder 18 dekodiert insgesamt die 7-Bit-Signale mit den 5-Bit-Blockadreßsignalen Z0-Z4 und den 2-Bit-Zeilenadreßsignalen X0 und X1, um 2⁷-Bit (=32×4) X-Dekodersignale ZX0-ZX127 auszugeben, wobei sich nur eines der Signale auf hohem Pegel befindet.

Für den Fall eines Speicherzellenfeldes mit 512 Speicherzellenzeilen weist jeder der Subblöcke SBL0-SBL127 vier lokale Wortleitungen auf. Daher aktiviert die Ausgabe der oben beschriebenen 128-Bit-Signale ZX0-ZX127 durch den Z-Dekoder 18 eine von vier Signalleitungen ZL, die in einer der 32 entsprechend den 32 Blöcken BL0-BL31 gebildeten Signalliniengruppen ZLG enthalten sind.

Der Spaltendekoder dekodiert die 6-Bit-Signale Y0-Y6, um 2⁶-Bit (=64) Signale auszugeben, von denen nur eines auf hohem Pegel liegt. Für den Fall eines Speicherzellenfeldes mit 2048 Speicherzellenspalten weist jeder der Blöcke BL0-BL31 64 Bitleitungspaare auf, und daher wählt jedes der 64-Bit-Signale in jedem der Blöcke BL0-BL31 ein Bitleitungspaar auf.

Fig. 32 zeigt ein Logikschaltkreisdiagramm für ein Beispiel der tatsächlichen Anordnung eines lokalen Dekoders. Unter Bezugnahme auf die Fig. 32 wird die Anordnung eines herkömmlichen lokalen Dekoders beschrieben.

In der folgenden Beschreibung werden in den n Blöcken BL0-BL(n-), die durch Teilen des Speicherzellenfeldes in Zeilenrichtung erhalten werden, die lokalen Wortleitungen in geradzahlig numerierten Blöcken und die lokalen Wortleitungen in ungeradzahlig numerierten Blöcken mit LWL(2j) bzw. LWL(2j+1) bezeichnet (j=0, 1, . . ., (n-2)/2). In ähnlicher Weise werden die entsprechend den geradzahlig numerierten Blöcken gebildeten und die entsprechend den ungeradzahlig numerierten Blöcken gebildeten lokalen Dekoder durch LD(2j) bzw. LD(2j+1) angegeben.

Fig. 32 zeigt zwei lokale Dekoder LD(2j) und LD(2j+1), die im tatsächlichen Layout benachbart zueinander gebildet sind.

Jeder der herkömmlichen lokalen Dekoder LD(2j) und LD(2j+1) weist beispielsweise ein 2-Eingangs-NAND-Gatter 800, das ein Signal auf der entsprechenden Z-Dekodersignalleitung ZL empfängt, und einen Inverter 810 zum Invertieren des Ausgangssignals des NAND-Gatters 800 auf. Das Ausgangssignal des Inverters 810 wird der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) zugeführt.

Unter Bezugnahme auf die Fig. 33 wird nun der Betrieb der in Fig. 32 gezeigten lokalen Dekoder beschrieben. Fig. 33 zeigt eine Tabelle von Wahrheitswerten des in Fig. 32 dargestellten Logikschaltkreises.

Wie aus Fig. 33 ersichtlich ist, erreicht in jedem der lokalen Dekoder LD(2j) und LD(2j+1) das Ausgangspotential (d. h. das Potential auf der entsprechenden Wortleitung LW(2j) bzw. LWL(2j+1) des Inverters 810 nur dann einen hohen Pegel in Abhängigkeit davon, daß das NAND-Gatter 800 ein Ausgangspotential mit niedrigem Pegel aufweist, wenn die Potentiale auf der entsprechenden Hauptwortleitung MWL und der entsprechenden Dekodersignalleitung ZL beide auf hohem Pegel liegen. Befindet sich jedoch wenigstens eines der Potentiale auf der entsprechenden Hauptwortleitung MWL oder der entsprechenden Z-Dekodersignalleitung ZL auf niedrigem Pegel, so wird das Ausgangspotential des NAND-Gatters 800 auf hohem Pegel fixiert, wodurch das Ausgangspotential des Inverters 810 auf niedrigem Pegel liegt. Daher werden die entsprechenden lokalen Wortleitungen LWL(2j) und LWL(2j+1) solange nicht aktiviert, bis die Potentiale auf der entsprechenden Hauptwortleitung MWL und der Z-Dekodersignalleitung ZL beide einen hohen Pegel annehmen.

Fig. 34 zeigt ein Schaltbild einer bestimmten Schaltkreisanordnung des NAND-Gatters 800 und des Inverters 810 der Fig. 32 für einen einzelnen lokalen Dekoder. Unter Bezugnahme auf die Fig. 34 wird nun ein Aufbau für einen herkömmlichen lokalen Dekoder beschrieben.

In jedem lokalen Dekoder weist das NAND-Gatter 800 einen P-Kanal-MOS-Transistor 800a und N-Kanal-MOS-Transistor 800a und N-Kanal-MOS-Transistoren 800b und 800c, die zwischen der Spannungsversorgung Vcc und Masse GND in Reihe geschaltet sind, und einen P-Kanal-MOS-Transistor 800d, der zwischen der Spannungsversorgung Vcc und einem Knoten zwischen den Transistoren 800a und 800b gebildet ist, auf. Die Gates der Transistoren 800a und 800b sind mit der Z-Dekodersignalleitung ZL und die Gates der Transistoren 800c und 800d mit der Hauptwortleitung MWL verbunden. Der Inverter 810 weist einen P-Kanal-MOS-Transistor 810a und einen N-Kanal-MOS-Transistor 810b auf, die zwischen der Spannungsversorgung Vcc und Masse GND in Reihe geschaltet sind. Der Knoten zwischen den Transistoren 810a und 810b ist mit der lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden.

Die Gates der Transistoren 810a und 810b sind mit dem Knoten zwischen den Transistoren 800a und 800b verbunden.

Befindet sich das Potential auf der Hauptwortleitung MWL auf niedrigem Pegel, so schaltet der Transistor 800d durch und der Transistor 800c sperrt. Damit erreicht das Gate-Potential der Transistoren 810a und 810b unabhängig von den Durchschalt-/Sperrzuständen der Transistoren 800a und 800b einen hohen Pegel. Befindet sich das Potential auf der Hauptwortleitung MWL auf niedrigem Pegel, so erreicht daher die mit dem Inverter 810 verbundene lokale Wortleitung LWL(2j) oder LWL(2j+1) einen niedrigen Pegel, d. h. sie wird unabhängig vom Potentialpegel der Signalleitung ZL nicht aktiviert.

Befindet sich umgekehrt das Potential auf der Hauptwortleitung MWL auf hohem Pegel, so schaltet der Transistor 800c durch, während der Transistor 800d sperrt. Daher wird das Gate-Potential der Transistoren 810a und 810b entsprechend den Durchlaß-/Sperrzuständen der Transistoren 800a und 800b geändert. Schaltet der Transistor 800a als Reaktion auf das Potential mit niedrigem Pegel auf der Signalleitung ZL durch, so erreicht das Gate-Potential der Transistoren 810a und 810b daher einen hohen Pegel. Wird umgekehrt der Transistor 800b als Reaktion auf ein Potential mit hohem Pegel auf der Signalleitung ZL leitend, so erreicht das Gate-Potential der Transistoren 810a und 810b einen niedrigen Pegel. Für den Fall, daß die Hauptwortleitung MWL ein Potential mit hohem Pegel annimmt, erreicht das Potential auf der lokalen Wortleitung LWL(2j) oder LWL(2j+1), die mit dem Inverter 810 verbunden sind, daher nur dann einen hohen Pegel, d. h. wird nur dann aktiviert, wenn das Potential auf der Z-Dekoders 95424 00070 552 001000280000000200012000285919531300040 0002004117881 00004 95305ignalleitung ZL auf hohem Pegel liegt.

In Fig. 34 gibt die Zahl in Klammern neben jedem Element die Gate-Breite des Elements in µm an.

Wie oben beschrieben worden ist, ist jeder der lokalen Dekoder zur Verwendung in einer Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur wie in Fig. 34 gezeigt angeordnet, um das logische Produkt eines Signales auf der entsprechenden Hauptwortleitung und eines Signals auf der entsprechenden Z-Dekodersignalleitung zu erhalten. Genauer gesagt erfordert jeder lokale Dekoder insgesamt sechs Elemente mit zwei Transistoren, die einen Inverter bilden, und vier Transistoren, die ein NAND-Gatter bilden.

Wie aus den Fig. 28 und 30 ersichtlich ist, erfordert die Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur dieselbe Zahl von logischen Dekodern wie die Zahl von Wortleitungen. Beispielsweise für den Fall, daß jeder der Subblöcke SBL0-SBL127 in Fig. 30 vier lokale Wortleitungen aufweist, sind 2¹⁴ (=4 Leitungen×128 Subblöcke×32 Blöcke) lokale Dekoder notwendig, wodurch die Gesamtfläche der lokalen Dekoder gleich der Gesamtfläche von 6×2¹⁴ MOS-Transistoren wird.

Wie oben angeführt worden ist, machen es die lokalen Dekoder, die eine große Fläche der Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur belegen, schwierig, die Chipfläche einer Halbleiterspeichereinrichtung zu reduzieren und deren Speicherkapazität zu erhöhen.

Um die Speicherkapazität einer Halbleiterspeichereinrichtung zu erhöhen, ohne die Chipfläche zu vergrößern, ist mit anderen Worten mehr Fläche des Halbleitersubstrats für die Verwendung für ein Speicherzellenfeld erforderlich, indem die von anderen Schaltkreisen als dem Speicherzellenfeld belegte Fläche reduziert wird, um hiermit die Zahl der auf einem Chip angeordneten Speicherzellen zu vergrößern. Es ist jedoch schwierig, die Fläche solcher Peripherieschaltkreise zu verkleinern, da selbst ein einziger lokaler Dekoder sechs Elemente aufweist. Diese Tatsache stempelt den lokalen Dekoder einer herkömmlichen Anordnung zu einem weiteren Faktor, der einen Anstieg der Kapazität einer Halbleiterspeichereinrichtung verhindert.

Ferner ist, wie in den Fig. 28 und 30 dargestellt ist, die Z-Dekodersignalleitung so gebildet, daß sie sich auch auf dem Halbleitersubstrat in Spaltenrichtung des Speicherzellenfeldes erstreckt. Daher ist in einem Speicherzellenfeld, das sowohl in Zeilen- als auch in Spaltenrichtung wie in Fig. 30 gezeigt unterteilt ist, jeweils zwischen den ungeradzahlig numerierten Blöcken BL1, BL3, . . . und den geradzahlig numerierten Blöcken BL0, BL2, . . ., die benachbart zueinander geschaffen sind, eine große Zahl von Z-Dekodersignalleitungen in Spaltenrichtung angeordnet. In Fig. 32, in der jeder der Subblöcke SBL0-SBL127 vier lokale Wortleitungen aufweist, sind daher beispielsweise insgesamt acht Z-Dekodersignalleitungen zwischen einem geradzahlig und einem ungeradzahlig numerierten Block, die zueinander benachbart sind, in Spaltenrichtung angeordnet. Damit erreicht die Summe der Breiten der Verdrahtungsschichten, die die Z-Dekodersignalleitungen bilden, in Zeilenrichtung einen hohen Wert. Dies führt zu einem Anstieg der Gesamtbreite der lokalen Dekoder und der entsprechend geschaffenen Z-Dekodersignalleitungen auf dem Halbleitersubstrat. Damit weist eine herkömmliche Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur in Zeilenrichtung eine erhöhte Breite von Schaltkreisen auf, die vom Speicherzellenfeld verschieden sind.

Wie oben beschrieben worden ist, bringt eine herkömmliche Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur nicht nur aufgrund der Zahl von Elementen in jedem lokalen Dekoder, sondern auch durch die Zahl der Z-Dekodersignalleitungen Schwierigkeiten bei der Erhöhung der Kapazität und der Reduzierung der Chipfläche mit sich.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrichtung mit einer verminderten Zugriffszeit zu schaffen. Ferner soll eine Halbleiterspeichereinrichtung geschaffen werden, deren Speicherkapazität erhöht werden kann. Außerdem soll eine Halbleiterspeichereinrichtung gebildet werden, deren Chipfläche vermindert werden kann. Aufgabe der Erfindung ist weiterhin die Schaffung einer Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur, deren Speicherkapazität erhöht und deren Chipfläche vermindert werden kann. Ferner soll eine Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur geschaffen werden, die lokale Dekoder mit einer jeweils verminderten Zahl von Elementen aufweist. Außerdem ist es Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur zu schaffen, bei der die Gesamtbreite der Peripherieschaltkreise eines Speicherzellenfeldes auf einem Halbleitersubstrat in Zeilenrichtung der Speicherzellen klein ist. Ferner soll eine Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur gebildet werden, die eine reduzierte Zahl von Z-Dekodersignalleitungen aufweist.

Um die oben angeführte Aufgabe zu lösen, weist in einer Halbleiterspeichereinrichtung in Übereinstimmung mit der Erfindung jeder lokale Dekoder ein erstes Schaltelement, das von ersten und zweiten Signalen abhängig ist, zum Aktivieren oder Deaktivieren einer vorbestimmten lokalen Wortleitung, wobei das Element leitend gemacht wird, wenn das erste Signal aktiviert ist, um das zweite Signal an die vorbestimmte lokale Wortleitung anzulegen, und ein zweites Schaltelement, das zwischen die vorbestimmte lokale Wortleitung und ein Potential entsprechend einem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das erste Signal deaktiviert ist, auf.

In Übereinstimmung mit einem ersten Aspekt der vorliegenden Erfindung weist eine Halbleiterspeichereinrichtung eine Mehrzahl von Speicherzellenfeldblöcken, Hauptwortleitungspaare, die für die Mehrzahl von Speicherzellenfeldblöcken gemeinsam gebildet sind, und einen ersten Auswahlschaltkreis, der den Hauptwortleitungspaaren zueinander komplementäre Signale als erste Auswahlsignale zuführt, auf. Jeder Block der Mehrzahl von Speicherzellenfeldblöcken weist eine Mehrzahl von Speicherzellen und eine Mehrzahl von lokalen Wortleitungen auf, die in einer Mehrzahl von Zeilen angeordnet sind. Die Halbleiterspeichereinrichtung weist ferner eine Mehrzahl von Auswahlleitungsgruppen, die entsprechend der Mehrzahl von Speicherzellenfeldblöcken gebildet sind, und einen zweiten Auswahlschaltkreis zum Anlegen eines zweiten Auswahlsignals an eine der Mehrzahl von Auswahlleitungen, die in der Mehrzahl von Auswahlleitungsgruppen enthalten sind, auf. Jede der Mehrzahl von Auswahlleitungsgruppen weist eine Mehrzahl von Auswahlleitungen entsprechend der Mehrzahl lokaler Wortleitungen im entsprechenden Speicherzellenfeldblock auf. Die Halbleiterspeichereinrichtung weist ferner eine Mehrzahl von Dekodergruppen auf, die entsprechend der Mehrzahl von Speicherzellenfeldblöcken geschaffen sind. Jede Gruppe der Mehrzahl von Dekodergruppen umfaßt eine Mehrzahl von Dekoderschaltkreisen entsprechend der Mehrzahl von lokalen Wortleitungen im entsprechenden Speicherzellenfeldblock. Jeder der Mehrzahl von Dekoderschaltkreisen weist einen lokalen Dekoder der oben angeführten Anordnung auf, um die entsprechende lokale Wortleitung in Abhängigkeit von einem ersten Auswahlsignal, das an ein Hauptwortleitungspaar angelegt wird, und einem zweiten Auswahlsignal, das an die entsprechende Auswahlleitung angelegt wird, zu aktivieren.

In Übereinstimmung mit einem zweiten Aspekt der Erfindung weist die Halbleiterspeichereinrichtung erste und zweite Speicherzellenfeldblöcke, die jeweils eine Mehrzahl von Speicherzellen und eine Mehrzahl lokaler Wortleitungen, die in einer Mehrzahl von Zeilen angeordnet sind, enthalten, erste und zweite Hauptwortleitungen, die entsprechend dem ersten Speicherzellenfeldblock bzw. dem zweiten Speicherzellenfeldblock gebildet sind, und einen ersten Auswahlschaltkreis zum Anlegen eines ersten Auswahlsignals an die erste oder die zweite Hauptwortleitung, auf. Die Mehrzahl lokaler Wortleitungen im ersten Speicherzellenfeldblock und der zweiten lokalen Wortleitungen im zweiten Speicherzellenfeldblock entsprechend einander, um eine Mehrzahl lokaler Wortleitungspaare zu bilden. Die Halbleiterspeichereinrichtung weist ferner eine Mehrzahl von Auswahlleitungen, die entsprechend der Mehrzahl lokaler Wortleitungspaare gebildet sind, einen zweiten Auswahlschaltkreis zum Anlegen eines zweiten Auswahlsignals an eine der Mehrzahl von Auswahlleitungen, eine Mehrzahl erster Dekoderschaltkreise, die entsprechend der Mehrzahl lokaler Wortleitungen im ersten Speicherzellenfeldblock gebildet sind, und eine Mehrzahl zweiter Dekoderschaltkreise, die entsprechend der Mehrzahl lokaler Wortleitungen im zweiten Speicherzellenfeldblock gebildet sind, auf. Jeder der Mehrzahl erster Dekoderschaltkreise weist einen lokalen Dekoder der oben angeführten Anordnung auf, der von einem ersten Auswahlsignal, das an die erste Hauptwortleitung angelegt wird, und einem zweiten Auswahlsignal, das an die entsprechende Auswahlleitung angelegt wird, abhängig ist, um die entsprechende lokale Wortleitung im ersten Speicherfeldblock zu aktivieren. In ähnlicher Weise weist jeder der Mehrzahl zweiter Dekoderschaltkreise einen lokalen Dekoder der oben angeführten Anordnung auf, der von einem ersten Auswahlsignal, das an die zweite Hauptwortleitung angelegt wird, und einem zweiten Auswahlsignal, das an die entsprechende Auswahlleitung angelegt wird, abhängig ist, um die entsprechende lokale Wortleitung im zweiten Speicherfeldblock zu aktivieren.

Wie oben beschrieben worden ist, wird in jedem lokalen Dekoder, der in der erfindungsgemäßen Halbleiterspeichereinrichtung enthalten ist, ein Signal, das an eine der beiden Typen von mit dem lokalen Dekoder verbundenen Signalleitungen angelegt wird, dazu verwendet, den Durchschalt-/Sperrzustand der ersten und zweiten Schaltelemente zu steuern. Ferner wird ein Signal, das der anderen Signalleitung zugeführt wird, durch das erste Schaltelement mit der entsprechenden lokalen Wortleitung gekoppelt. Nur wenn die beiden Signale, die der einen und der anderen Signalleitung zugeführt werden, aktiviert sind, wird die entsprechende lokale Wortleitung aktiviert. Damit wird wie bei einer herkömmlichen Einrichtung nur eine lokale Wortleitung in Abhängigkeit von den Ausgangssignalen der ersten und zweiten Auswahlschaltkreise aktiviert.

Um eine lokale Wortleitung, die in einem inaktivierten Zustand gehalten werden soll, zuverlässiger zu deaktivieren, weist jeder lokale Dekoder zusätzlich zum oben beschriebenen Aufbau bevorzugterweise ein Element auf, um das Potential auf der entsprechenden lokalen Wortleitung auf das Potential, das einen deaktivierten Zustand angibt, zu treiben, wenn das erste oder zweite Signal inaktiv ist, oder die Halbleiterspeichereinrichtung weist einen Signalerzeugerschaltkreis zum Erzeugen eines Signals, das alle zweiten Schaltelemente, die in den jeweiligen lokalen Dekodern enthalten sind, vor einem Betrieb der lokalen Dekoder einmal betreibt, auf. Für das Treiberelement werden beispielsweise ein Treiberschaltelement, das entweder von einem ersten Auswahlsignal oder einem zweiten Auswahlsignal gesteuert wird und zwischen die entsprechende lokale Wortleitung und das erste oder zweite Signal gekoppelt ist, ein Widerstandselement und ein stets leitender MOS-Transistor, die zwischen die entsprechende lokale Wortleitung und ein Potential gekoppelt ist, das einen deaktivierten Zustand angibt, verwendet.

Für den Fall, daß erste und zweite MOS-Transistoren mit derselben Polarität als erste und zweite Schaltelemente in der Einrichtung in Übereinstimmung mit dem ersten Aspekt verwendet werden, werden die Signale auf den ersten und zweiten Hauptwortleitungen, die ein Hauptwortleitungspaar bilden, als erste Signale zum Steuern des ersten Schaltelementes bzw. des zweiten Schaltelementes verwendet. Das Signal auf der entsprechenden Auswahlleitung wird als ein zweites Signal an das erste Schaltelement angelegt. In einem solchen Fall kann jedes der oben beschriebenen Verfahren dazu benutzt werden, eine lokale Wortleitung, die sich in einem deaktivierten Zustand befinden soll, zuverlässig zu deaktivieren.

Für den Fall, daß erste und zweite MOS-Transistoren entgegengesetzter Polarität als erste und zweite Schaltelemente benutzt werden, kann ein wie oben beschriebenes Treiberschaltelement als Treiberelement verwendet werden. In einem solchen Fall werden ein Signal auf der ersten Hauptwortleitung und ein Signal auf der zweiten Hauptwortleitung als erste Signale zum Steuern der ersten und zweiten Schaltelemente und zum Steuern des Treiberschaltelementes benutzt, und ein Signal auf der entsprechenden Auswahlleitung wird an das erste Schaltelement als ein zweites Signal angelegt. Demgegenüber wird das Signal auf der entsprechenden Auswahlleitung als erstes Signal zum Steuern der ersten und zweiten Schaltelemente verwendet, und das Signal auf der ersten Hauptwortleitung und das Signal auf der zweiten Hauptwortleitung können als zweite Signale an das erste Schaltelement bzw. das Treiberschaltelement angelegt werden.

Werden erste und zweite MOS-Transistoren derselben Polarität als erste und zweite Schaltelemente und dritte und vierte MOS-Transistoren derselben Polarität als dritte und vierte Schaltelemente in der Einrichtung in Übereinstimmung mit dem zweiten Aspekt verwendet, so weist ein erstes Auswahlsignal zwei zueinander komplementäre Signale auf, und eine erste Hauptwortleitung umfaßt eine erste Hauptwortleitung, die eines dieser zwei Signale empfängt, und eine zweite Hauptwortleitung, die das andere Signal empfängt. In ähnlicher Weise umfaßt eine zweite Hauptwortleitung eine dritte Signalleitung, die eines dieser beiden Signale empfängt, und eine vierte Signalleitung, die das andere Signal empfängt. Während im ersten Dekoderschaltkreis die Signale auf der ersten und der zweiten Signalleitung als erste Signale zum Steuern des ersten bzw. zweiten Schaltelementes benutzt werden, wird das Signal auf der entsprechenden Auswahlleitung an das erste Schaltelement als zweites Signal angelegt. In ähnlicher Weise werden im zweiten Dekoderschaltkreis das Signal auf der dritten Signalleitung und das Signal auf der vierten Signalleitung als erste Signale zum Steuern des dritten bzw. vierten Schaltelementes verwendet, während das Signal auf der entsprechenden Auswahlleitung dem dritten Schaltelement als zweites Signal zugeführt wird. In einem solchen Fall kann jedes der oben beschriebenen Verfahren dazu benutzt werden, eine lokale Wortleitung, die in einem inaktiven Zustand sein soll, zuverlässig zu deaktivieren.

Werden andererseits erste und zweite MOS-Transistoren entgegengesetzter Polaritäten als erste und zweite Schaltelemente und dritte und vierte MOS-Transistoren entgegengesetzter Polaritäten als dritte und vierte Schaltelemente benutzt, kann ein wie oben beschriebenes Treiberschaltelement als Treiberelement verwendet werden. In einem solchen Fall werden im ersten Dekoderschaltkreis das Signal auf der ersten Signalleitung und das Signal auf der zweiten Signalleitung als erste Signale zum Steuern der ersten und zweiten Schalter und des Treiberschaltelementes benutzt, während das Signal auf der entsprechenden Auswahlleitung als ein zweites Signal an das erste Schaltelement angelegt wird. In ähnlicher Weise werden im zweiten Dekoderschaltkreis das Signal auf der dritten Signalleitung und das Signal auf der vierten Signalleitung als erste Signale zum Steuern der dritten und vierten Schalter und des Treiberschaltelementes verwendet, und das Signal auf der entsprechenden Auswahlleitung wird als zweites Signal an das dritte Schaltelement angelegt. Im ersten Dekoderschaltkreis wird das Signal auf der entsprechenden Auswahlleitung als erstes Signal zum Steuern der ersten und zweiten Schaltelemente verwendet, und das Signal auf der ersten Signalleitung sowie das Signal auf der zweiten Signalleitung werden als zweite Signale an das erste Schaltelement und das Treiberschaltelement angelegt. In diesem Fall werden im zweiten Dekoderschaltkreis das Signal auf der dritten Signalleitung und das Signal auf der vierten Signalleitung als zweite Signale an das dritte Schaltelement bzw. das Treiberschaltelement angelegt, während das Signal auf der entsprechenden Auswahlleitung als ein erstes Signal zum Steuern der dritten und vierten Schalter verwendet wird.

Für den Fall, daß erste und zweite MOS-Transistoren entgegengesetzter Polarität als erste und zweite Schaltelemente und dritte und vierte MOS-Transistoren entgegengesetzter Polarität als dritte und vierte Schaltelemente verwendet werden, so sollte jede der ersten und zweiten Hauptwortleitungen durch eine einzelne Signalleitung gebildet werden, falls kein Treiberschaltelement wie oben beschrieben als Treiberelement benutzt wird.

Beispielsweise wird ein N-Kanal-MOS-Transistor als Treiberschaltelement und ein ATD-Schaltkreis als Signalerzeugerschaltkreis verwendet.

Wird im Falle, daß erste und zweite MOS-Transistoren derselben Polarität in der Einrichtung in Übereinstimmung mit einem ersten Aspekt als erste und zweite Schaltelemente benutzt werden, ein Treiberschaltelement verwendet, so sollte das Treiberschaltelement von den Signalen auf der ersten oder zweiten Wortleitung gesteuert werden.

Wird für den Fall, daß erste und zweite MOS-Transistoren derselben Polarität als erste und zweite Schaltelemente und dritte und vierte MOS-Transistoren derselben Polarität als dritte und vierte Schaltelemente verwendet werden, ein Treiberschaltelement benutzt, so sollte das Treiberschaltelement durch das Signal auf der ersten oder zweiten Signalleitung im ersten Dekoderschaltkreis und vom Signal auf der dritten oder vierten Signalleitung im zweiten Dekoderschaltkreis gesteuert werden.

In Übereinstimmung mit einem weiteren Aspekt der Erfindung weist die Halbleiterspeichereinrichtung einen Dekoder auf, der betrieben wird, um eine vorbestimmte Auswahlleitung in Abhängigkeit von ersten und zweiten Auswahlsignalen zu aktivieren oder zu deaktivieren. Der Dekoder weist erste und zweite Dekoderschaltkreise und die vorbestimmte Auswahlleitung erste und zweite Auswahlleitungen auf. Für den Fall, daß das erste Auswahlsignal erste und zweite Subauswahlsignale umfaßt, weist der erste Dekoderschaltkreis ein erstes Schaltelement, das leitend gemacht wird, wenn das erste Subauswahlsignal aktiviert ist, wodurch das zweite Auswahlsignal an die erste Auswahlleitung angelegt wird, und ein zweites Schaltelement, das zwischen die erste Auswahlleitung und das Potential gekoppelt ist, das einen deaktivierten Zustand angibt, und leitend gemacht wird, wenn das erste Subauswahlsignal deaktiviert ist, auf. Der zweite Dekoderschaltkreis weist ein drittes Schaltelement, das leitend gemacht wird, wenn das zweite Subauswahlsignal aktiviert ist, wodurch das zweite Auswahlsignal an die zweite Auswahlleitung angelegt wird, und ein viertes Schaltelement, das zwischen die zweite Auswahlleitung und das Potential gekoppelt ist, das den deaktivierten Zustand angibt, und leitend gemacht wird, wenn das zweite Subauswahlsignal deaktiviert ist, auf.

Für den Fall, daß das zweite Auswahlsignal erste und zweite Subauswahlsignale umfaßt, weist der erste Dekoderschaltkreis ein erstes Schaltelement auf, das leitend gemacht wird, wenn das erste Auswahlsignal aktiviert ist, wodurch das erste Subauswahlsignal an die erste Auswahlleitung angelegt wird, und das zweite Schaltelement, das zwischen die erste Auswahlleitung und das Potential gekoppelt ist, das den nicht-ausgewählten Zustand angibt, und leitend gemacht wird, wenn das erste Auswahlsignal deaktiviert ist, auf. Der zweite Dekoderschaltkreis weist ein drittes Schaltelement, das leitend gemacht wird, wenn das erste Auswahlsignal aktiviert ist, wodurch das zweite Subauswahlsignal an die zweite Auswahlleitung angelegt wird, und ein viertes Schaltelement, das zwischen die zweite Auswahlleitung und das Potential gekoppelt ist, das einen deaktivierten Zustand angibt, und leitend gemacht wird, wenn das erste Auswahlsignal deaktiviert ist, auf.

Um eine Auswahlleitung, die sich in einem inaktiven Zustand befinden soll, zuverlässiger zu deaktivieren, weist jeder der ersten und zweiten lokalen Dekoder zusätzlich zur oben angeführten Anordnung bevorzugterweise ein Element zum Treiben des Potentials auf der entsprechenden Auswahlleitung auf das Potential, das den deaktivierten Zustand angibt, wenn wenigstens das erste oder zweite Auswahlsignal deaktiviert ist, auf, oder die Halbleiterspeichereinrichtung weist einen Signalerzeugerschaltkreis zum Erzeugen eines Signals auf, der die zweiten und vierten Schaltelemente, die im ersten bzw. zweiten Dekoderschaltkreis gebildet sind, vor einer Operation der ersten und zweiten Dekoderschaltkreise gleichzeitig einmal betreiben kann.

Damit erlaubt die Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur in Übereinstimmung mit der vorliegenden Erfindung die Reduzierung der Zahl von Elementen für einen lokalen Dekoder zum Auswählen einer lokalen Wortleitung, eine Beschleunigung der Auswahlgeschwindigkeit für eine lokale Wortleitung und die Reduzierung der Leistungsaufnahme bei der Auswahl der lokalen Wortleitung. Ferner kann aus den Eingangssignalleitungen an einen Spaltendekoder die Zahl der Signalleitungen, die in Spaltenrichtung des Speicherzellenfeldes gebildet sind, vermindert werden. Dies führt zu einer Reduzierung der Breite und der vom Abschnitt des lokalen Dekoders auf dem Halbleitersubstrat belegten Fläche, so daß die Halbleiterspeichereinrichtung verkleinert und deren Kapazität erhöht werden kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein schematisches Blockdiagramm der Gesamtanordnung eines SRAM in Übereinstimmung mit einer Ausführungsform der Erfindung;

Fig. 2 ein Schaltbild eines Beispiels für die Anordnung des Hauptteils des SRAM von Fig. 1;

Fig. 3 ein Schaltbild für einen lokalen Dekoder aus Fig. 1;

Fig. 4 ein Schaltbild, das eine detaillierte Anordnung des lokalen Dekoders von Fig. 1 zeigt;

Fig. 5 eine Tabelle von Wahrheitswerten, die eine Operation des in den Fig. 3 und 4 gezeigten lokalen Dekoders darstellt;

Fig. 6 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 7 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 8 ein Schaltbild für einen lokalen Dekoder aus Fig. 7;

Fig. 9 eine Draufsicht, die ein Beispiel für das Layout von P-Kanal-Transistor in einer Mehrzahl von lokalen Dekodern auf einem Halbleitersubstrat, die jeweils den Aufbau von Fig. 3 aufweisen und in derselben Zeile gebildet sind;

Fig. 10 eine Draufsicht, die ein Beispiel für das Layout von P-Kanal-Transistoren in einer Mehrzahl von lokalen Dekodern auf einem Halbleitersubstrat, die jeweils den Aufbau von Fig. 3 aufweisen und in derselben Zeile gebildet sind;

Fig. 11 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 12 eine Tabelle, die ein Beispiel für die Verteilung der Zeilenadreßsignale und der Spaltenadreßsignale an Z-Dekoder und Zeilendekoder in Übereinstimmung mit den Ausführungsformen der Fig. 11, 17, 19 und 21 darstellt;

Fig. 13 ein Schaltbild für einen lokalen Dekoder aus Fig. 11;

Fig. 14 ein Schaltbild für einen weiteren lokalen Dekoder aus Fig. 11;

Fig. 15 ein Schaltbild für einen weiteren lokalen Dekoder aus Fig. 11;

Fig. 16 ein Schaltbild für einen weiteren lokalen Dekoder aus Fig. 11;

Fig. 17 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 18 ein Schaltbild für einen lokalen Dekoder aus Fig. 17;

Fig. 19 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 20 ein Schaltbild für einen lokalen Dekoder aus Fig. 19;

Fig. 21 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 22 ein Schaltbild für einen lokalen Dekoder aus Fig. 21;

Fig. 23 ein Blockdiagramm zur Erläuterung eines Beispiels für ein Verfahren, um das Potential auf einer lokalen Wortleitung, die deaktiviert werden soll, zuverlässig auf 0 V zu treiben;

Fig. 24 ein Blockdiagramm zur Erläuterung eines weiteren Beispiels für ein Verfahren, um das Potential auf einer lokalen Wortleitung, die deaktiviert werden soll, zuverlässig auf 0 V zu treiben;

Fig. 25 ein Zeitdiagramm zur Erläuterung der Potentialänderung einer lokalen Wortleitung bei den in den Fig. 23 und 24 dargestellten Verfahren;

Fig. 26 ein schematisches Blockdiagramm, das Funktionen der gesamten Anordnung eines herkömmlichen SRAM zeigt;

Fig. 27 ein Diagramm zur Erläuterung des Prinzips der Speicherauswahl in einem SRAM mit geteilter Wortleitungsstruktur;

Fig. 28 ein Blockdiagramm eines weiteren Beispiels für den Aufbau des Hauptteiles eines herkömmlichen SRAM mit geteilter Wortleitungsstruktur;

Fig. 29 eine Draufsicht auf eine weitere Anordnung der Speicherzellenfeldblöcke und lokalen Dekodergruppen der Fig. 28 auf einem Halbleitersubstrat;

Fig. 30 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles eines herkömmlichen SRAM mit geteilter Wortleitungsstruktur;

Fig. 31 eine Tabelle, die die Verteilung externer Adreßsignale an Zeilendekoder und Z-Dekoder im SRAM der Fig. 30 zeigt;

Fig. 32 ein Logikschaltbild für ein Beispiel des Aufbaus eines lokalen Dekoders zur Verwendung in einem herkömmlichen SRAM mit geteilter Wortleitungsstruktur;

Fig. 33 eine Tabelle mit Wahrheitswerten, die Operationen des in Fig. 32 dargestellten Dekoders zeigen; und

Fig. 34 ein Schaltbild der detaillierteren Anordnung des lokalen Dekoders in Fig. 32.

Fig. 1 zeigt ein schematisches Blockdiagramm der Gesamtanordnung eines SRAM mit geteilter Wortleitungsstruktur in Übereinstimmung mit einer Ausführungsform der Erfindung. Unter Bezugnahme auf die Fig. 1 werden nun die Anordnung und der grundlegende Betrieb dieses SRAM beschrieben.

Ein Speicherzellenfeld 1 ist in Zeilenrichtung in n Blöcke BL0-BL(2m+1) unterteilt (m=(n-1)/2). Jeder dieser n Blöcke BL0-BL(2m+1) weist Speicherzellen auf, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind. In jedem Block sind die Speicherzellen derselben Zeile mit einer (nicht dargestellten) lokalen Wortleitung und die Speicherzellen derselben Spalte mit demselben (nicht dargestellten) Bitleitungspaar verbunden.

Entsprechend diesen n Blöcken BL0-BL(2m+1) sind n lokale Dekodergruppen DEC0-DEC(2m+1) geschaffen. Auf diesem SRAM-Chip sind lokale Dekodergruppen jeweils zwischen dem entsprechenden der geradzahlig numerierten Blöcke BL0, BL2, . . ., BL(2m) und dem entsprechenden benachbarten der ungeradzahlig numerierten Blöcke BL1, BL3, . . ., BL(2m+1) angeordnet.

Ein Zeilenadreßeingangsanschluß 2 empfängt ein externes Zeilenadreßsignal, das die Adresse in Zeilenrichtung einer auszuwählenden Speicherzelle angibt. Ein Spaltenadreßeingangsanschluß 3 empfängt ein externes Adreßsignal, das die Adresse in Spaltenrichtung der auszuwählenden Speicherzelle angibt.

Ein Zeilenadreßpuffer 4 puffert das an den Zeilenadreßeingangsanschluß 2 zugeführte Zeilenadreßsignal und legt dieses an einen Zeilendekoder 6, einen ATD- (Adressenverschiebungsdetektor-) Schaltkreis 17 und einen Z-Dekoder 18 an.

Ein Spaltenadreßpuffer 5 puffert das an den Spaltenadreßeingangsanschluß 3 zugeführte Spaltenadreßsignal und legt dieses an einen Spaltendekoder 7, den ATD-Schaltkreis 17 und den Z-Dekoder 18 an.

Der Zeilendekoder 6 dekodiert das Zeilenadreßsignal vom Zeilenadreßpuffer 4, um ein Hauptwortleitungssignal zum Auswählen von einer der Hauptwortleitungen im Speicherzellenfeld 1 auszuwählen.

Der Z-Dekoder 18 dekodiert das Zeilenadreßsignal vom Zeilenadreßpuffer 4 und das Spaltenadreßsignal vom Spaltenadreßdekoder 5, um ein Z-Dekodiersignal zum Auswählen von einem der Blöcke BL0-BL(2m+1), die das Speicherzellenfeld 1 bilden, auszugeben.

Jede der lokalen Dekodergruppen DEC0-DEC(2m+1) dekodiert das Hauptwortleitungssignal vom Zeilendekoder 6 und das Z-Dekodersignal vom Z-Dekoder 18, um eine der lokalen Wortleitungen im entsprechenden Block selektiv zu aktivieren.

Der Spaltendekoder 7 dekodiert das Spaltenadreßsignal vom Spaltenadreßpuffer 5 und legt das dekodierte Signal an einen Multiplexer 8 an.

Der Multiplexer 8 wird vom Ausgangssignal des Spaltendekoders 7 gesteuert, um nur dasjenige Bitleitungspaar beim Datenlesen mit einem Leseverstärker 9 und beim Datenschreiben mit einem Eingabepuffer 13 zu verbinden, das mit der auszuwählenden Speicherzelle verbunden ist.

Der Leseverstärker 9 erfaßt und verstärkt beim Datenlesen die Signalspannung auf dem Bitleitungspaar, das mit ihm über den Multiplexer 8 verbunden ist.

Ein Ausgabepuffer 10 verstärkt die vom Leseverstärker 9 erfaßte und verstärkte Signalspannung und führt die weiter verstärkte Signalspannung einem Datenausgangsanschluß 11 als Lesedaten zu.

Beim Datenschreiben empfängt ein Dateneingangsanschluß 12 ein externes Datensignal, das in eine ausgewählte Speicherzelle geschrieben werden soll. Der Eingabepuffer 13 verstärkt das an den Dateneingangsanschluß 12 angelegte Datensignal und führt das verstärkte Datensignal dem über den Multiplexer 8 verbundenen Bitleitungspaar zu.

Damit erscheinen beim Datenlesen Speicherdaten einer Speicherzelle, die mit einer aktivierten lokalen Wortleitung und einem mit dem Leseverstärker 9 elektrisch verbundenen Bitleitungspaar verbunden ist, am Datenausgangsanschluß 11. Andererseits werden beim Datenschreiben die an den Dateneingangsanschluß 12 angelegten externen Daten in eine Speicherzelle geschrieben, die mit der einen aktivierten Wortleitung und einem mit dem Eingabepuffer 13 elektrisch verbundenen Bitleitungspaar verbunden ist.

Ein Chipauswahl-Eingangsanschluß 14 empfängt ein externes Chipauswahlsignal, das angibt, ob sich der SRAM-Chip im ausgewählten oder nicht-ausgewählten Zustand befindet. Ein Schreib-/Lesesteuer-Eingangsanschluß 15 empfängt ein externes Schreib-/Lesesteuersignal zum Bestimmen, ob für das Speicherzellenfeld 1 ein Datenlesen oder Datenschreiben ausgeführt werden soll.

Ein Schreib-/Lesesteuerschaltkreis 16 steuert den Leseverstärker 9, den Ausgabepuffer 10 und den Eingabepuffer 13 in Abhängigkeit vom Chipauswahlsignal, das an den Chipauswahl-Eingangsanschluß 14 angelegt ist, und vom Schreib-/Lesesteuersignal, das an den Schreib-/Lesesteuer-Eingangsanschluß 15 angelegt ist, um den SRAM-Chip in einem Lese- oder Schreibzustand zu betreiben.

Der ATD-Schaltkreis erfaßt Änderungen des Zeilenadreßsignals vom Zeilenadreßpuffer 4 und des Spaltenadreßsignals vom Spaltenadreßpuffer 5, um verschiedene interne Synchronisationssignale an das Speicherzellenfeld 1, den Zeilendekoder 6, den Leseverstärker 9, den Ausgabepuffer 10 oder ähnliche Schaltkreise anzulegen.

Obwohl ein SRAM eine Halbleiterspeichereinrichtung darstellt, die Daten schreiben und lesen kann, wobei dies ihre originäre Funktion darstellt, ohne ein internes Synchronisationssignal zu empfangen, kann der SRAM allgemein einen als ATD-Schaltkreis 17 bezeichneten internen Synchronisationsschaltkreis aufweisen, um eine größere Leistung zu erzielen.

Fig. 2 zeigt ein Schaltbild eines Beispiels für die Anordnung des Hauptteils des SRAM mit den Blöcken BL0-BL(2m+1) und den lokalen Dekodergruppen DEC0-DEC(2m+1) der Fig. 1.

Bezüglich Fig. 2 ist das Speicherzellenfeld 1 in Spaltenrichtung in 32 Blöcke BL0-BL31 (n=32, m=15) unterteilt, wobei jeder der 32 Blöcke weiter in 128 Subblöcke SBL0-SBL127 aufgeteilt ist, die in dieser Ausführungsform in Zeilenrichtung jeweils vier Speicherzellenzeilen aufweisen.

Jede der 32 lokalen Dekodergruppen DEC0-DEC31, die entsprechend den 32 Blöcken BL0-BL31 gebildet sind, weist eine Mehrzahl lokaler Dekoder LD(2j) oder LD(2j+) auf, die wie bei einer herkömmlichen Anordnung entsprechend einer Mehrzahl lokaler Wortleitungen LWL(2j) oder LWL(2j+1) im entsprechenden Block gebildet sind.

Ferner sind wie bei einer herkömmlichen Anordnung 32 Z-Dekodiersignalleitungsgruppen ZLG entsprechend den 32 Blöcken BL0-BL31 und 128 Hauptwortleitungen /MWL entsprechend den 128 Subblockgruppen SLB0-SBL127 geschaffen. Bei dieser Anordnung wird jedes der Ausgangssignale /X0-/X127 des Zeilendekoders 6 als inaktives Signal betrachtet. In der Beschreibung wird im folgenden "/" denjenigen Symbolen vorangestellt, die ein inaktives Signal und eine Signalleitung zum Übertragen eines solchen Signals angeben. In der Zeichnung befindet sich statt "/" ein "-" über dem jeweiligen Symbol.

Im Gegensatz zu einem herkömmlichen Speicherzellenfeld wird jedes der Ausgangssignale /X0-/X127 vom Zeilendekoder 6 in ein komplementäres Signalpaar umgewandelt, das bei dieser Ausführungsform an die entsprechende der lokalen Dekodergruppen DEC0-DEC31 eingegeben wird.

Genauer gesagt ist jede Hauptwortleitung /MWL mit (16) Invertern INV verbunden, der Hälfte der Zahl (32) der Blöcke. Diese 16 Inverter INV sind entsprechend 16 Blockpaaren gebildet, die jeweils von einem der geradzahlig numerierten Blöcke BL0, BL2, . . ., BL30 und dem benachbarten ungeradzahlig numerierten Block BL1, BL3, . . ., BL31 gebildet werden. Das Ausgangssignal eines jeden Inverters INV wird den lokalen Dekodern LD(2j) und LD(2j+1) gemeinsam zugeführt, die mit einer geradzahlig numerierten lokalen Wortleitung LWL(2j) im entsprechenden geradzahlig numerierten Block bzw. einer ungeradzahlig numerierten lokalen Wortleitung LWL(2j+1) im entsprechenden ungeradzahlig numerierten Block in einem der Subblockgruppen SBL0-SBL127 entsprechend der Hauptwortleitung /MWL, die mit dem Inverter INV verbunden ist, verbunden sind.

Fig. 3 zeigt ein Schaltbild den Aufbau der lokalen Dekoder LD(2j) und LD(2j+1) von Fig. 2. Fig. 3 zeigt zwei benachbarte lokale Dekoder LD(2j) und LD(2j+1) der Fig. 2 als typische Vertreter.

Bezüglich Fig. 3 weist jeder der lokalen Dekoder LD(2j) und LD(2j+1) einen P-Kanal-MOS-Transistor 24a und einen N-Kanal-MOS-Transistor 24b, die zwischen der entsprechenden Z-Dekodersignalleitung ZL und Masse GND in Reihe geschaltet sind, und einen N-Kanal-MOS-Transistor 24c, der zwischen der entsprechenden Z-Dekodersignalleitung ZL und seiner entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) gebildet ist, auf. Die Gates der Transistoren 24a und 24b empfangen ein Signal auf der entsprechenden Hauptwortleitung /MWL und dem Gate des Transistors 24c wird das Ausgangssignal des entsprechenden Inverters INV zugeführt.

Fig. 4 zeigt ein Schaltbild für den detaillierten Aufbau des Inverters INV aus Fig. 3. In Fig. 4 stellt der lokale Dekoder den lokalen Dekoder LD(2j) oder LD(2j+1) der Fig. 3 dar, und die Zahlen in Klammern neben den jeweiligen Elementen geben die Gate-Breite der entsprechenden Elemente in µm an.

Wie in Fig. 4 gezeigt ist, weist der Inverter INV einen P-Kanal-MOS-Transistor 22a und einen N-Kanal-MOS-Transistor 22b auf, die zwischen der Versorgungsspannung Vcc und Masse GND in Reihe geschaltet sind. Die Gates der Transistoren 22a und 22b sind mit der entsprechenden Hauptwortleitung /MWL verbunden. Der Knoten zwischen den Transistoren 22a und 22b ist mit dem Gate des Transistors 24c verbunden.

Unter Bezugnahme auf die Fig. 4 und 5 wird nun der Betrieb des lokalen Dekoders in Übereinstimmung mit der vorliegenden Ausführungsform beschrieben. Fig. 5 zeigt eine Tabelle mit Wahrheitswerten für die Beziehung zwischen dem Eingangspotential und dem Ausgangspotential des lokalen Dekoders entsprechend der gegenwärtigen Ausführungsform.

Befindet sich die Hauptwortleitung /MWL zuerst auf hohem Pegel, so schaltet der Transistor 24b durch, so daß das Potential am Knoten zwischen den Transistoren 24a und 24b unabhängig vom Durchlaß-/Sperrzustand des Transistors 24c einen niedrigen Pegel annimmt. Liegt das Potential auf der Hauptwortleitung /MWL auf hohem Pegel, so erreicht die lokale Wortleitung LWL(2j) oder LWL(2j+1), die mit dem Knoten zwischen den Transistoren 24a und 24b verbunden ist, wie in Fig. 5 dargestellt einen niedrigen Pegel und ist nicht aktiviert.

Befindet sich umgekehrt das Potential auf der Hauptwortleitung /MWL auf niedrigem Pegel, so schalten die beiden Transistoren 24a und 22a durch, um den Transistor 24c durchzuschalten. Damit wird das Potential am Knoten zwischen den Transistoren 24a und 24b durch den Potentialpegel der Z-Dekodersignalleitung ZL bestimmt. Daher wird die lokale Wortleitung LWL(2j) oder LWL(2j+1) nur dann aktiviert, wenn das Potential auf der Z-Dekodersignalleitung ZL auf hohem Pegel liegt, wobei das Potential auf der Hauptwortleitung /MWL einen niedrigen Pegel erreicht.

Befindet sich die Hauptwortleitung /MWL auf niedrigem Pegel, so wird das Potential auf der Z-Dekodersignalleitung ZL durch die beiden Transistoren 24a und 24c an den Knoten zwischen den Transistoren 24a und 24b übertragen. Liegen die Potentiale auf der Hauptwortleitung /MWL und der Z-Dekodersignalleitung ZL beide auf niedrigem Pegel, so wird daher das Potential auf der lokalen Wortleitung LWL(2j) oder LWL(2j+1) zuverlässig auf das ursprüngliche Potential, das als niedriges Potential, d. h. 0 V, betrachtet wird, getrieben. Nun wird die Funktion des Transistors 24c beschrieben.

Zuerst sei angenommen, daß das Potential auf der Z-Dekodersignalleitung ZL und das Potential auf der lokalen Wortleitung LWL(2j) oder LWL(2j+1) auf niedrigem bzw. hohem Pegel ist, das Potential auf der Hauptwortleitung /MWL sich von einem hohen zu niedrigem Pegel ändert und der Transistor 24c nicht vorhanden ist. In einem solchen Fall beginnt das Potential am Knoten zwischen den Transistoren 24a und 24b, als Reaktion auf die Leitung des Transistors 24a von einem Potential mit hohem Pegel auf ein Potential mit niedrigem Pegel zu fallen. Da der Transistor 24a jedoch einen P-Kanal-Transistor darstellt, sperrt er, wenn die Differenz zwischen seinem Gate- und seinem Source- oder Drain-Potential die Schwellenspannung Vth erreicht. Demgegenüber sind das Gate- und das Source-Potential des Transistors 24a in Abhängigkeit vom Potential auf der Hauptwortleitung /MWL bzw. dem Potential auf der Z-Dekodersignalleitung ZL auf 0 V fixiert. Daher wird der Transistor 24a zu einem Zeitpunkt gesperrt, wenn das Drain-Potential des Transistors 24a ein Potential (<0) absenkt, das um die Schwellenspannung Vth über 0 V liegt. Gleichzeitig wird der Transistor 24b gesperrt, so daß anschließend keine elektrische Ladung vom Transistor 24a abfließen kann. Daher wird das Drain-Potential des Transistors 24a im folgenden auf einem Potential gehalten, das etwas höher als das ursprüngliche Potential ist, das als niedriger Pegel betrachtet wird. Mit anderen Worten wird die lokale Wortleitung LWL(2j) oder LWL(2j+1), die mit der Drain des Transistors 24a verbunden ist, nicht vollständig deaktiviert.

Ist jedoch der Transistor 24c vorhanden, so sind die Drain des Transistors 24a und die Z-Dekodersignalleitung ZL über den Transistor 24c elektrisch miteinander verbunden, wenn sich die Hauptwortleitung /MWL auf einem niedrigen Pegel befindet. Damit wird das Drain-Potential des Transistors 24a selbst dann auf dasselbe Potential wie dasjenige der Z-Dekodersignalleitung ZL, d. h. 0 V, abgesenkt, wenn der Transistor 24a gesperrt ist, da der Transistor 24c vom N-Kanal-Typ ist.

Wie oben beschrieben worden ist, erlaubt die Bildung des Transistors 24c, daß die lokale Wortleitung LWL(2j) oder LWL(2j+1) vollständig deaktiviert werden kan, es sein denn, die Hauptwortleitung /MWL und die Z-Dekodersignalleitung ZL liegen auf niedrigem bzw. hohem Pegel.

Wie oben beschrieben worden ist, weist in der vorliegenden Ausführungsform jeder lokale Dekoder drei MOS-Transistoren auf. Daher ist die Zahl der Elemente im Vergleich zu einer herkömmlichen Einrichtung auf etwa die Hälfte reduziert worden, wobei diese Elemente Transistoren, die die Schaltkreise zwischen den jeweiligen ungeradzahlig numerierten Blöcken BL1, BL3, . . ., BL31 und den benachbarten geradzahlig numerierten Blöcken BL0, BL2, . . ., BL30 bilden, und zwei Transistoren, die jeden entsprechend diesen Schaltkreisen gebildeten Inverter INV darstellen, umfassen.

Ferner reduziert die vorliegende Ausführungsform die Zeit zum Auswählen einer lokalen Wortleitung durch den Zeilendekoder 6 und den Z-Dekoder 18 sowie die Stromaufnahme für die Auswahl.

Es sei beispielsweise angenommen, daß ein 4MBit-SRAM ein Speicherzellenfeld aufweist, das in Zeilenrichtung in 32 Blöcke unterteilt ist. In diesem Fall sind in jedem lokalen Dekoder LD(2j) und LD(2j+1), die den herkömmlichen Schaltkreisaufbau der Fig. 34 besitzen, die Gates der Transistoren 800a und 800b mit einer Z-Dekodersignalleitung ZL verbunden. Diese Transistor-Gates bilden ein gemeinsames Gate. Unter der Annahme, daß die Gate-Kapazität eines P-Kanal-MOS-Transistors je Einheits-Gate-Breite (=1 µm) gleich 2,44×10⁻³ pF und die Gate-Kapazität eines N-Kanal-MOS-Transistors je Einheits-Gate-Breite gleich 2,18×10⁻³ pF ist, so wird die gesamte parasitäre Kapazität einer Z-Dekodersignalleitung ZL durch folgende Gleichung ausgedrückt:

(2,44 × 10⁻³ + 2,18 × 10⁻³) × 7 × 256 = 8,28 pF

In der oben angeführten Gleichung gibt 7 den numerischen Wert der Gate-Breite, wie sie in Fig. 34 in Klammer angegeben ist, und 256 die Zahl der lokalen Dekoder, die mit einer Z-Dekodersignalleitung ZL verbunden sind, an.

In ähnlicher Weise sind mit einer Hauptwortleitung MWL in jedem der lokalen Dekoder LD(2j) und LD(2j+1) die Gates der Transistoren 800c und 800d. Diese Gates bilden ein gemeinsames Gate. Daher wird die gesamte parasitäre Kapazität auf einer Hauptwortleitung MWL durch folgende Gleichung ausgedrückt:

(2,44 × 10⁻³ + 2,18 × 10⁻³) × 7 × 32 = 1,04 pF

In der oben angeführten Gleichung bezeichnet 7 den numerischen Wert in Klammer der Fig. 34 und 32 die Zahl der Blöcke, d. h. die Zahl der lokalen Dekoder, die mit einer Hauptwortleitung MWL verbunden sind.

Nun wird ein Fall betrachtet, in dem der Schaltkreisaufbau der Fig. 3 und 4 für jeden der lokalen Dekoder LD(2j) und LD(2j+1) verwendet wird. In einem solchen Fall ist eine Z-Dekodersignalleitung mit den Sources der Transistoren 24a und 24c in jedem der lokalen Dekoder LD(2j) und LD(2j+1) verbunden. Nimmt man an, daß die Übergangskapazität eines P-Kanal-MOS-Transistors je Einheits-Gate-Breite gleich 8×10⁻⁴ pF und die Übergangskapazität eines N-Kanal-MOS-Transistors je Einheits-Gate-Breite gleich 6×10⁻⁴ pF ist, so erhält man die parasitäre Kapazität einer Z-Dekodersignalleitung ZL aus folgender Gleichung:

(8 × 10⁻⁴ × 20 + 6 × 10⁻⁴ × 3) × 256 + 0,5 = 5,06 pF

In der oben angegebenen Gleichung bezeichnen 20 und 3 die Gate-Breiten der Transistoren 24a und 24c, die in Fig. 4 in Klammern angegeben sind, 256 die Zahl der lokalen Dekoder, die mit einer Z-Dekodersignalleitung ZL verbunden sind, und 0,5 die parasitäre Kapazität einer lokalen Wortleitung. In dieser Ausführungsform treibt das Signal auf der Z-Dekodersignalleitung ZL die entsprechende lokale Wortleitung MWL(2j) oder MWL(2j+1), wenn der Transistor 24c durchgeschaltet ist. Daher sollte die parasitäre Kapazität der lokalen Wortleitung in der parasitären Kapazität der Z-Dekodersignalleitung enthalten sein.

In ähnlicher Weise ist eine Hauptwortleitung /MWL mit den Gates der Transistoren 24a und 24b in jedem der lokalen Dekoder LD(2j) und LD(2j+1) verbunden. Daher erhält man die gesamte parasitäre Kapazität einer Hauptwortleitung /MWL unter Beachtung der Gate-Kapazität der Transistoren 22a und 22b, die den mit der Hauptwortleitung /MWL verbundenen Inverter INV bilden, durch folgende Gleichung:

(2,44 × 10⁻³ × 22 + 2,18 × 10⁻³ × 12) × 32 = 2,56 pF

In der oben angegebenen Gleichung bezeichnet 22 die Summe der Gate-Breite (20) des Transistors 24a und der Gate-Breite (2) des Transistors 22a, die in Fig. 4 in Klammern angegeben sind, 12 die Summe der Gate-Breite (10) des Transistors 24b und der Gate-Breite (2) des Transistors 22b, die in Fig. 4 dargestellt sind, und 32 die Zahl der lokalen Dekoder, die mit einer Hauptwortleitung /MWL verbunden sind.

Wie aus der vorherigen Beschreibung ersichtlich ist, ist die Lastkapazität (6,06 pF) je Z-Dekodersignalleitung in der vorliegenden Ausführungsform viel kleiner als die (8,288 pF) eines herkömmlichen SRAM. Obwohl die Lastkapazität (2,56 pF) je Hauptwortleitung in der vorliegenden Ausführungsform etwas größer als die (1,04 pF) des herkömmlichen SRAM ist, ist der Umfang des Anstiegs kleiner als der Umfang der Verkleinerung.

Die Z-Dekodersignalleitung und die Hauptwortleitung mit geringerer parasitärer Kapazität benötigen eine kürzere Zeit zum Laden/Entladen dieser Signalleitungen bei der Auswahl der lokalen Wortleitung. Diese Tatsache ermöglicht eine schnelle Aktivierung der lokalen Wortleitung. Daher sollte die parasitäre Kapazität dieser Signalleitungen im Hinblick auf eine Erhöhung der Auswahlgeschwindigkeit für eine lokale Wortleitung bevorzugterweise klein. In Übereinstimmung mit der vorliegenden Ausführungsform wird vom Z-Dekoder 18 und Zeilendekoder 6 eine lokale Wortleitung mit hoher Geschwindigkeit ausgewählt. Ferner wird ein geringerer Strom aufgenommen, um die Lastkapazitäten der Z-Dekodersignalleitung ZL und der Hauptwortleitung /MWL aufzuladen oder zu entladen. Hierdurch wird der vom Zeilendekoder 6 und dem Z-Dekoder 18 zum Auswählen einer lokalen Wortleitung aufgenommene Strom vermindert.

Da bei der wie oben beschrieben aufgebauten Ausführungsform eine von zwei Typen von Signalleitungen, die mit dem jeweiligen der lokalen Dekoder LD(2j) und LD(2j+1) verbunden sind, d. h. die Hauptwortleitung /MWL oder die Z-Dekodersignalleitung ZL, nicht mit dem Gate des MOS-Transistors, sondern mit einer Drain (Source) geringerer parasitärer Kapazität verbunden ist, wird die Lastkapazität der Signalleitung, die den jeweiligen der lokalen Dekoder LD(2j) und LD(2j+1) treibt, vermindert, um die Auswahlgeschwindigkeit für eine lokale Wortleitung sowie die Stromaufnahme bei der Auswahl der lokalen Wortleitung zu reduzieren.

Fig. 6 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der Erfindung. Während in der oben beschriebenen Ausführungsform eine Mehrzahl von Invertern INV zum Invertieren der Ausgangssignale /X0-/X127 vom Zeilendekoder entsprechend jeder Hauptwortleitung /MWL gebildet ist, können solche Inverter auch für jeweils eine Hauptwortleitung geschaffen sein, wie in Fig. 6 dargestellt ist. In diesem Fall wird das Ausgangssignal von jedem der Inverter INV gemeinsam an alle lokale Dekoder LD(2j) und LD(2j+1) angelegt werden, die mit der entsprechenden Hauptwortleitung /MWL verbunden sind. Dies bedeutet, daß jede Ausgangssignalleitung des Zeilendekoders 4, die entsprechend den Subblockgruppen SBL0-SBL127 gebildet sind, und die Ausgangssignalleitung des entsprechenden Inverters INV in Fig. 6 ein komplementäres Signalleitungspaar /MWL und MWL bilden.

Fig. 7 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der Erfindung.

In Fig. 7 ist angenommen, daß alle Ausgangssignale vom Z-Dekoder 1 inaktive Signale /ZX0-/ZX127 darstellen. Ähnlich der Ausführungsform von Fig. 6 ist ein Paar komplementärer Hauptwortleitungen /MWL und MWL entsprechend jeder der Subblockgruppen SBL0-SBL127 gebildet. Der Zeilendekoder 6 gibt 128 inaktive Signale /X0-/X127 und 128 Signale X0-X127, die zu diesen 12 Signalen /X0-/X127 komplementär sind, aus. Jedes komplementäre Hauptwortleitungspaar /MWL und MWL empfängt das entsprechende von 12 Paaren komplementärer Signale, die vom Zeilendekoder 6 ausgegeben werden. Der Aufbau des restlichen Teiles von Fig. 7 stimmt mit dem der Ausführungsform von Fig. 6 überein. Im Gegensatz zur vorherigen Ausführungsform empfängt daher jeder der lokalen Dekoder LD(2j) und LD(2j+1) ein inaktives Signal vom Z-Dekoder.

Fig. 8 zeigt ein Schaltbild für den lokalen Dekoder LD(2j) und LD(2j+1) der Fig. 7. In Fig. 8 sind zwei beliebige zueinander benachbarte lokale Dekoder LD(2j) und LD(2j+1) als Beispiel dargestellt. Unter Bezugnahme auf diese Figur werden nun Aufbau und Betrieb eines jeden lokalen Dekoders in Übereinstimmung mit der gegenwärtigen Ausführungsform beschrieben.

Wie aus einem Vergleich zwischen den Fig. 3 und 8 ersichtlich ist, erhält man die lokalen Dekoder LD(2j) nd LD(2j+1) der gegenwärtigen Ausführungsform aus denen der Fig. 3 durch Ersetzen des Signals auf der Z-Dekoderleitung durch das Signal auf der Hauptwortleitung. Dies bedeutet, daß der P-Kanal-MOS-Transistor 24a und der N-Kanal-MOS-Transistor 24b zwischen der entsprechenden Hauptwortleitung MWL und Masse in Reihe geschaltet sind, wobei deren Gates bei der gegenwärtigen Ausführungsform mit der entsprechenden Z-Dekodersignalleitung /ZL verbunden sind. Der Knoten zwischen den Transistoren 24a und 24b ist mit der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden. Wie bei der vorherigen Ausführungsform ist das Gate des Transistors 24c mit der entsprechenden Hauptwortleitung /MWL verbunden.

Befindet sich das Z-Dekodersignal /ZL auf hohem Pegel, so wird in jedem der lokalen Dekoder LD(2j) und LD(2j+1) der Transistor 24b durchgeschaltet und der Transistor 24a gesperrt, wodurch die entsprechende lokale Wortleitung LWL(2j) oder LWL(2j+1) unabhängig vom Potentialpegel auf der Hauptwortleitung MWL deaktiviert wird.

Befindet sich umgekehrt die Z-Dekodersignalleitung /ZL auf niedrigem Pegel, so wird in jedem der lokalen Dekoder LD(2j) und LD(2j+1) der Transistor 24b gesperrt und der Transistor 24a durchgeschaltet, wodurch die entsprechende lokale Wortleitung LWL(2j) oder LWL(2j+1) nur dann aktiviert wird, wenn das Potential auf der Hauptwortleitung MWL auf hohem Pegel liegt (wenn das Potential auf der Hauptwortleitung /MWL auf niedrigem Pegel ist).

Wie oben beschrieben worden ist, wird auch bei der gegenwärtigen Ausführungsform jede der lokalen Wortleitungen LWL(2j) und LWL(2j+1) nur dann aktiviert, wenn die entsprechende Hauptwortleitung und die entsprechende Z-Dekodersignalleitung ein Potential erreichen, da einen aktivierten Zustand angibt.

Ferner arbeitet der Transistor 24c auch bei dieser Ausführungsfunktion, um das Potential auf der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) in allen Fällen auf das Potential (0 V) zu treiben, das einen deaktivierten Zustand angibt, in denen wenigstens die entsprechende Hauptwortleitung oder die entsprechende Z-Dekodersignalleitung ein Potential erreicht, das einen deaktivierten Zustand angibt.

Mit dem Erreichen eines hohen Pegels durch das Potential am Knoten zwischen den Transistoren 24a und 24b, wenn sowohl das Potential auf der Hauptwortleitung MWL als auch der entsprechenden Z-Dekodersignalleitung /ZL einen niedrigen Pegel erreicht, wird daher in Fig. 8 der Transistor 24a zum Zeitpunkt, wenn das Potential an seinem Knoten auf die Schwellenspannung des MOS-Transistors absinkt, gesperrt und der Transistor 24c jedoch als Reaktion auf das Potential mit hohem Pegel auf der Hauptwortleitung /MWL durchgeschaltet, so daß die am Knoten gespeicherte elektrische Ladung über den Transistor 24c auf die Hauptwortleitung MWL übertragen wird. Damit erreicht die lokale Wortleitung LWL(2j), LWL(2j+1) ein Potential, das einen vollständig deaktivierten Zustand angibt.

Wie aus Fig. 8 ersichtlich ist, ist die Hauptwortleitung MWL in Übereinstimmung mit der vorliegenden Ausführungsform gemeinsam mit den Sources der jeweiligen Transistoren 24a benachbarter lokaler Dekoder LD(2j) und LD(2j+1) verbunden. Diese Anordnung reduziert die Gate-Breite des P-Kanal-Transistors im lokalen Dekoder. Unter Bezugnahme auf die Fig. 9 und 10 wird der durch die vorliegende Ausführungsform erzielte Effekt im Detail beschrieben.

Die Fig. 9 und 10 zeigen Draufsichten, die die Anordnungen von P-Kanal-Transistoren auf dem Halbleitersubstrat in einer Mehrzahl von lokalen Dekodern, die entsprechend derselben Zeile angeordnet sind, darstellen. Fig. 9 zeigt einen Fall, in dem ein lokaler Dekoder wie in Fig. 3 dargestellt aufgebaut ist, und Fig. 10 einen Fall, in dem ein lokaler Dekoder wie in Fig. 8 gezeigt aufgebaut ist.

Bezüglich der Fig. 2, 3 und 9 sind verschiedene Z-Dekodersignalleitungen ZL mit den jeweiligen Sources von 32 P-Kanal-Transistoren 24a verbunden, die in den Spaltendekoders LD0-LD31 derselben Zeile enthalten sind. Entsprechend sollten die jeweiligen Sources dieser Transistoren 24a unabhängig gebildet sein.

Wie in Fig. 9 dargestellt ist, sind diese Transistoren 24a auf dem Halbleitersubstrat mit dazwischen geschaffenen Isolationsbereichen gebildet. Dies bedeutet, daß jeder Transistor 24a einen Source-Bereich S, der mit der entsprechenden Z-Dekodersignalleitung ZL verbunden werden soll, einen Drain-Bereich D, der mit der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden werden soll, und einen Gate-Bereich G, der sich vom Source-Bereich S zum Drain-Bereich D erstreckt, aufweist. Die Gates dieser Transistoren 24a sind mit derselben Hauptwortleitung /MWL verbunden, und der Gate-Bereich G wird von diesem Transistor 24a gemeinsam benutzt.

Wie aus den Fig. 7 und 8 ersichtlich ist, sind die Sources der P-Kanal-Transistoren 24a in den lokalen Dekodern LD(2j) und LD(2j+1), die in der entsprechenden Zeile gebildet sind, in der gegenwärtigen Ausführungsform andererseits mit derselben Hauptwortleitung verbunden. Entsprechend können sich diese Transistoren 24a dieselbe Source teilen.

Dann werden Transistoren 24a, die in den beliebigen, einander benachbarten Dekodern LD(2) und LD(2j+1) enthalten sind, so gebildet, daß sie auf dem Halbleitersubstrat eine gemeinsame Source aufweisen. Genauer gesagt weist wie in Fig. 10 gezeigt der P-Kanal-Transistor 24a in jedem der lokalen Dekoder LD(2j) und LD(2j+1) zwei Source-Bereiche S, die als Source-Bereiche von den P-Kanal-Transistoren 24a in den benachbarten lokalen Dekodern geteilt werden, einen zwischen diesen beiden Source-Bereichen S gebildeten Drain-Bereich D und einen unabhängigen Gate-Bereich G auf. Der Gate-Bereich G überspannt den Abschnitt zwischen dem Drain-Bereich D und den zwei Source-Bereichen S. Daher ist jeder der Transistoren 24a der Fig. 8 in der Praxis als zwei P-Kanal-Transistoren 240 gebildet, die auf dem Halbleitersubstrat parallel geschaltet sind. Alle Source-Bereiche S sind mit derselben Wortleitung MWL, und jeder Drain-Bereich D ist mit der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden. Die Gate-Bereiche G sind mit den unterschiedlichen Z-Dekodersignalleitungen /ZL verbunden.

Da wie oben beschrieben in Übereinstimmung mit der vorliegenden Ausführungsform kein Isolationsbereich auf dem Halbleitersubstrat gebildet werden muß, belegen die P-Kanal-Transistoren 24a der lokalen Dekoder, die in derselben Zeile gebildet sind, im Vergleich zur vorherigen Ausführungsform weniger Fläche. Darüber hinaus ist die Stromtreibungsfähigkeit eines jeden Transistors 24a gleich der eines Schaltkreises von zwei parallel geschalteten Transistoren 240. Um einen Transistor 24a zu erhalten, benötigt entsprechend dem Layout der Fig. 10 der Transistor mit derselben Stromtreibungsfähigkeit wie der des Transistors 24a, der entsprechend dem Layout der Fig. 9 erhalten wird, nur die halbe Breite des Transistors 24a aus Fig. 9. Als Ergebnis der oben angeführten Beschreibung ermöglicht die gegenwärtige Ausführungsform eine signifikante Reduzierung der Fläche zur Bildung des P-Kanal-Transistors 24a in lokalen Dekodern. Diese Tatsache gestattet eine weitere Verminderung der Fläche des lokalen Dekoders.

Wenn das Speicherzellenfeld 1 Speicherzellen aufweist, die beispielsweise in einer Matrix aus 2⁹ (=512) Zeilen ×2¹¹ (=2048) Spalten angeordnet sind, so werden in jeder der Ausführungsformen in den Fig. 2, 6 und 7 Zeilenadreßsignale und Spaltenadreßsignale wie in der Tabelle von Fig. 31 dargestellt verteilt und an den Zeilendekoder 6, den Spaltendekoder 7 und den Z-Dekoder 18 angelegt.

Fig. 11 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der Erfindung.

Bezüglich Fig. 11 sind in der gegenwärtigen Ausführungsform zwei Paare komplementärer Hauptwortleitungen /MWLL, MWLL und /MWLR, MWLR für jede der Subblockgruppen SBL0-SBL127 gebildet, und es ist eine Z-Dekodersignalleitungsgruppe ZLG gemeinsam für jeden geradzahlig numerierten Block BL(2j) und den hierzu benachbarten ungeradzahlig numerierten Block BL(2j+1) geschaffen. Im Gegensatz zur Ausführungsform der Fig. 7 ist damit dieselbe Z-Dekodersignalleitung ZL mit zwei lokalen Dekodern LD(2j) und LD(2j+1) verbunden, die jeweils im geradzahlig numerierten Block BL(2j) und dem hierzu benachbarten ungeradzahlig numerierten Block BL(2j+1) in derselben Zeile gebildet sind. Daher sind die Hälfte der Zahl von 32 Blöcken, d. h. 16 Z-Dekodiersignalleitungsgruppen ZLG gebildet. Andererseits ist die doppelte Zahl der 12 Subblockgruppen, d. h. 256 Paare komplementärer Wortleitungen, geschaffen.

Mit allen lokalen Dekodern LD0, LD2, . . ., LD30, die entsprechend den geradzahlig numerierten Blöcken BL0, BL2, . . ., BL30 gebildet sind, ist ein komplementäres Hauptwortleitungspaar /MWLL und MWLL (im weiteren als geradzahlig numeriertes komplementäres Wortleitungspaar bezeichnet) gemeinsam mit den lokalen Dekodern verbunden, die entsprechend den Subblockgruppen SBL0-SBL127 gebildet sind. Ferner ist mit allen lokalen Dekodern LD1, LD3, . . ., LD31, die entsprechend den ungeradzahlig numerierten Blöcken BL1, BL3, . . ., BL31 gebildet sind, das andere Paar /MWLR und MWLR (im weiteren als ungeradzahlig numeriertes Wortleitungspaar bezeichnet) gemeinsam mit den lokalen Dekodern verbunden, die entsprechend den Subblockgruppen SBL0-SBL127 gebildet sind.

Der Z-Dekoder 18 dekodiert ein um ein Bit kleineres Adreßsignal als in der oben beschriebenen Ausführungsform, um eine der Mehrzahl von Z-Dekodersignalleitungen ZL zu aktivieren, die in einer der 16 Z-Dekodiersignalleitungsgruppen ZLG enthalten sind. Der Zeilendekoder 6 dekodiert ein um ein Bit umfangreicheres Adreßsignal als in der oben beschriebenen Ausführungsform, um nur eines der 256 komplementären Hauptwortleitungspaare /MWLL, MWLL und /MWLR, MWLR zu aktivieren.

Bei der vorliegenden Ausführungsform wird ein Teil der Ausgangssignale vom Zeilenadreßpuffer 5 an den Zeilendekoder 6 angelegt, wie in Fig. 1 durch die unterbrochene Linie dargestellt ist. Weist das Speicherzellenfeld Speicherzellen auf, die beispielsweise in einer Matrix aus 512 Zeilen × 2048 Spalten angeordnet sind, so sollten die Zeilenadreßsignale und die Spaltenadreßsignale wie in der Tabelle von Fig. 12 gezeigt verteilt und an den Zeilendekoder 6 und den Z- Dekoder 18 angelegt werden. Fig. 12 stellt eine Tabelle dar, die die Adreßsignale zeigt, die in Übereinstimmung mit der gegenwärtigen Ausführungsform in den Zeilendekoder 6 und den Z-Dekoder 18 im Falle eines Speicherzellenfeldes mit Speicherzellen, die in 512 Zeilen und 2048 Spalten angeordnet sind, eingegeben werden sollen.

Vergleicht man Fig. 12 mit Fig. 31, so erkennt man im Unterschied zu den oben beschriebenen Ausführungsformen, daß bei der vorliegenden Ausführungsform von den Blockadreßsignalen Z0-Z4, die im Spaltenadreßsignal enthalten sind, das niederwertigste Bitsignal Z0 in den Zeilendekoder 6 eingegeben wird und 4-Bit-Signale Z1-Z4 des Blockadreßsignals, die vom niederwertigsten Bitsignal Z0 verschieden sind, dem Z-Dekoder 18 zugeführt werden. Das Zeilenadreßsignal wird wie bei den oben beschriebenen Ausführungsformen verteilt und an den Zeilendekoder 6 sowie den Z-Dekoder 18 angelegt. Damit gibt der Zeilendekoder 6 doppelt so viele komplementäre Signalpaare /x0L, x0L, /x0R, x0R, /x1L, x1L, /x1R, x1R, ..., /x127L, x127L, /x127R und x127R und der Z-Dekoder 18 halb so viele Ausgangssignale zx0-zx63 wie bei den oben beschriebenen Ausführungsformen aus.

Fig. 13 zeigt ein Schaltbild des Aufbaus des lokalen Dekoders LD(2j) und LD(2j+1) entsprechend der vorliegenden Ausführungsform. Fig. 13 zeigt als Beispiel beliebige benachbarte lokale Dekoder LD(2j) und LD(2j+1), die in derselben Zeile der Fig. 11 gebildet sind.

Bezüglich Fig. 13 weist jeder der lokalen Dekoder LD(2j) und LD(2j+1) denselben Aufbau wie die Ausführungsformen der Fig. 2 und 6 auf, mit dem Unterschied, daß die Gates der Transistoren 24a-24c in einem lokalen Dekoder LD(2j), der entsprechend dem jeweiligen geradzahlig numerierten Block gebildet ist, und die Gate der Transistoren 24a-24c in einem lokalen Dekoder LD(2j+1), der entsprechend dem jeweiligen ungeradzahlig numerierten Block gebildet ist, mit verschiedenen Hauptwortleitungspaaren /MWLR, MWLR bzw. /MWLL, MWLL verbunden sind. Die Sources der Transistoren 24a und 24c im lokalen Dekoder LD(2j) und die Source der Transistoren 24a und 24c im lokalen Dekoder LD(2j+1) sind mit derselben Z-Dekodersignalleitung ZL verbunden.

Die mit dem lokalen Dekoder LD(2j) verbundene lokale Wortleitung LWL(2j) wird daher nur dann aktiv, wenn die entsprechende geradzahlig numerierte Hauptwortleitung /MWLL und die entsprechende Z-Dekodersignalleitung ZL einen niedrigen bzw. hohen Pegel annehmen. In ähnlicher Weise wird die mit dem lokalen Dekoder LD(2j+1) verbundene lokale Wortleitung LWL(2j+1) daher nur dann aktiv, wenn die entsprechende ungeradzahlig numerierte Hauptwortleitung /MWLR und die entsprechende Z-Dekodersignalleitung ZL einen niedrigen bzw. hohen Pegel annehmen. In der vorliegenden Ausführungsform gibt eine einen hohen Pegel erreichende Z-Dekodersignalleitung ZL an, daß ein Art von zwei Arten von Eingangssignalen für die jeweiligen zwei Dekoder LD(2j) und LD(2j+1) gleichzeitig aktiviert worden sind. Es ist jedoch nicht möglich, daß das Potential auf dem geradzahlig numerierten komplementären Wortleitungspaar /MWLR und MWLR, wobei dieses Potential das andere Eingangssignal an den lokalen Dekoder LD(2j) darstellt, und das Potential auf dem ungeradzahlig numerierten komplementären Hauptwortleitungspaar /MWLL und MWLL, wobei dieses Potential das andere Eingangssignal an den lokalen Dekoder LD(2j+1) darstellt, beide gleichzeitig das Potential erreichen, das einen aktivierten Zustand angibt. Dies verhindert die Möglichkeit, daß eine lokale Wortleitung LWL(2j) und eine lokale Wortleitung LWL(2j+1) zur selben Zeit aktiviert werden.

Wie oben beschrieben worden ist, ist es in der vorliegenden Ausführungsform nicht das Ausgangssignal des Z-Dekoders 18, sondern das Ausgangssignal des Zeilendekoders 6, das bestimmt, ob eine lokale Wortleitung LWL(2j) in einem geradzahlig numerierten Block BL(2j) oder eine lokale Wortleitung LWL(2j+1) in einem ungeradzahlig numerierten Block BL(2j+1) aktiviert werden soll. Damit kann, wie in Fig. 11 gezeigt ist, unter Verwendung der Hälfte von Z-Dekodersignalleitungen, die in einer herkömmlichen Einrichtung erforderlich sind, eine einzelne lokale Wortleitung ausgewählt werden. Damit wird sowohl eine Verminderung der Zahl von Elementen in jedem lokalen Dekoder als auch eine Reduzierung der Zahl von Signalleitungen, die in Spaltenrichtung gebildet sind, erreicht.

Die Fig. 14 bis 16 zeigen Schaltbilder weiterer Beispiele für Anordnungen eines solchen lokalen Dekoders, der in Fig. 11 angeordnet werden kann. Diese Zeichnungen zeigen weitere Ausführungsformen der vorliegenden Erfindung.

Obwohl der lokale Dekoder in Übereinstimmung mit der Ausführungsform von Fig. 13 sowohl einen P-Kanal-Transistor als auch einen N-Kanal- Transistor aufweist, kann der lokale Dekoder auch nur aus P-Kanal- oder N-Kanal-Transistoren bestehen.

Für den Fall eines lokalen Dekoders, der nur N-Kanal-Transistoren wie in Fig. 14 gezeigt aufweist, sollte beispielsweise der P-Kanal- Transistor 24a der Fig. 13 durch den N-Kanal MOS-Transistor 24d mit niedrigerer Schwellenspannung Vth ersetzt werden. In diesem Fall ist das Gate des Transistors 24d mit einer Hauptwortleitung MWLL oder MWLR des entsprechenden Hauptwortleitungspaars verbunden, wobei ein Potential mit hohem Pegel der Leitung als aktiver Zustand betrachtet wird. Damit können die lokalen Dekoder LD(2j) und LD(2j+1) das Potential auf der entsprechenden Z-Dekodersignalleitung auf die entsprechenden lokalen Wortleitungen LWL(2j) bzw. LWL(2j+1) nur dann übertragen, wenn das entsprechende geradzahlig numerierte komplementäre Hauptwortleitungspaar /MWLR, MWLR und das entsprechende ungeradzahlig numerierte komplementäre Hauptwortleitungspaar /MWLL, MWLL aktiviert sind.

Im folgenden wird der Grund dafür beschrieben, einen N-Kanal-Transistor 24d mit niedriger Schwellenspannung anstelle des Transistors 24a zu verwenden.

Es sei angenommen, daß für den Fall, wenn das Potential am Knoten zwischen den Transistoren 24d und 24b beispielsweise gleich 0V ist, die Potentiale auf der Z-Dekodersignalleitung ZL und der entsprechenden Hauptwortleitung /MWLR oder /MWLL einen hohen bzw. niedrigen Pegel erreichen. In einem solchen Fall beginnt das Potential am Knoten, in Abhängigkeit von der Leitung des Transistors 24d anzusteigen. Da der Transistor 24d jedoch vom N-Kanal-Typ ist, sperrt dieser zum Zeitpunkt, zu dem die Differenzspannung zwischen dem Gate-Potential und dem Source- oder Drain-Potential die Schwellenspannung Vth erreicht. Daher wird der Transistor 24d gesperrt, wenn das Potential am Knoten auf das Potential (Vcc-Vth) ansteigt, das um die Schwellenspannung Vth des Transistors 24d unter dem Gate-Potential des Transistors 24d liegt, das gleich dem Potential Vcc (d. h. Versorgungspotential: hoher Pegel) des aktiven Zustands der entsprechenden Hauptwortleitung MWLL oder MWLR ist. Damit wird die mit dem Knoten verbundene lokale Wortleitung LWL(2j) oder LWL(2j+1) auf das Potential (Vcc-Vth) fixiert, das etwas unter dem Potential Vcc liegt, das einen vollständig aktiven Zustand angibt. Dann ermöglicht die Verwendung des Transistors 24d mit kleiner Schwellenspannung Vth, daß die entsprechenden lokalen Wortleitungen LWL(2j) und LWL(2j+1) in einem aktiven Zustand ein Potential erreichen, das dem ursprünglichen Potential Vcc näher liegt.

Für den Fall, daß ein lokaler Dekoder nur P-Kanal-Transistoren aufweist, so sollte der N-Kanal-Transistor 24b der Fig. 13 durch einen P-Kanal MOS-Transistor 24e ersetzt und das Widerstandselement R anstelle des Transistors 24c gebildet werden, wie dies beispielsweise in Fig. 15 dargestellt ist. Das Widerstandselement R ist zwischen dem Knoten zwischen den Transistoren 24a und 24e und Masse GND gebildet. Unter dem entsprechenden geradzahlig numerierten komplementären Paar von Hauptwortleitungen /MWLL, MWLL ist das Gate des Transistors 24e im lokalen Dekoder LD(2j) mit der Hauptwortleitung MWLL verbunden, deren hohes Potential als aktiver Zustand betrachtet wird. Ferner ist unter dem entsprechenden ungeradzahlig numerierten komplementären Paar von Hauptwortleitungen /MWLR, MWLR ist das Gate des Transistors 24e im lokalen Dekoder LD(2j+1) mit der Hauptwortleitung MWLR verbunden, deren hohes Potential als aktiver Zustand betrachtet wird. Damit erreicht das Potential auf jeder der lokalen Wortleitungen LWL(2j) und LWL(2j+1) unabhängig vom Potential auf der entsprechenden Z-Dekodersignalleitungen ZL einen niedrigen Pegel, wenn das entsprechende komplementäre Hauptwortleitungspaar /MWLL, MWLL oder /MWLR, MWLR deaktiviert ist.

Bei der vorliegenden Ausführungsform dient das Widerstandselement R dazu, das Potential auf den jeweiligen Wortleitungen LWL(2j) und LWL(2j+1) zuverlässig auf 0V zu treiben, um diese vollständig zu deaktivieren.

Befindet sich das Potential am Knoten zwischen den Transistoren 24a und 24e in einem beliebigen lokalen Dekoder LD(2j) oder LD(2j+1) auf einem hohen Pegel, so sinkt das Potential am Knoten nur auf ein Potential, das um die Schwellenspannung Vth des Transistors 24a größer als 0V ist, ab, falls sowohl das Potential auf der entsprechenden Hauptwortleitung /MWLR oder /MWLL als auch das Potential auf der entsprechenden Z-Dekodersignalleitung ZL einen niedrigen Pegel erreicht, wie oben ohne Widerstandselement R beschrieben worden ist. Das Widerstandselement R bewirkt jedoch, daß die entsprechend der Schwellenspannung Vth am Knoten gespeicherte positive Ladung über das Widerstandselement R zur Masse entladen wird, so daß das Potential am Knoten auf 0V absinkt. Für den Fall, daß die entsprechende Hauptwortleitung MWLL oder MWLR einen niedrigen Pegel erreicht, wenn das Potential am Knoten auf einem hohen Pegel liegt, so sinkt ohne das Widerstandselement das Potential am Knoten in ähnlicher Weise nur auf ein Potential ab, das um die Schwellenspannung Vth des Transistors 24e über 0V liegt. Die Schaffung des Widerstandselementes R bewirkt jedoch, daß die Ladung vom Knoten zur Masse GND entladen wird, wodurch das Potential am Knoten gleich 0V wird. Das Widerstandselement R sollte einen Wert aufweisen, daß das Potential auf der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) trotz der Entladung über das Widerstandselement R einen ausreichend hohen Pegel erreichen kann, wenn das Potential auf der entsprechenden Hauptwortleitung /MWLL oder /MWLR und das Potential auf der entsprechenden Z-Dekodersignalleitung ZL auf niedrigem bzw. hohem Pegel liegen. Beispielsweise kann der Widerstand R im Hinblick auf das Stromtreibungsvermögen des Transistors 24a einen Wert bis zu 10 kΩ aufweisen.

Wie oben beschrieben worden ist, erfordert ein lokaler Dekoder mit Transistoren derselben Polarität weniger Fläche auf dem Halbleitersubstrat. Im folgenden werden solche Effekte der in den Fig. 14 und 15 gezeigten Ausführungsformen detaillierter beschrieben.

Im allgemeinen werden die Source-/Drain-Bereiche eines P-Kanal-Transistors auf einem Halbleitersubstrat durch zwei P-Bereiche in einer N-Wanne und umgekehrt die Source-/Drain-Bereiche eines N-Kanal-Transistors auf einem Halbleitersubstrat durch zwei N-Bereiche in einer P-Wanne gebildet. Auf einem Halbleitersubstrat mit einem hierauf gebildeten P-Kanal- und einem N-Kanal-Transistor ist die P-Wanne oder N-Wanne im allgemeinen als Inseln in der anderen gebildet. Sollen ein P-Kanal- und ein N-Kanal-Transistor benachbart zueinander auf einem Halbleitersubstrat geschaffen werden, so werden daher der P- Kanal- und der N-Kanal-Transistor in einem ausreichenden Abstand voneinander gebildet, um die Erzeugung eines Leckstroms im PN-Übergangsbereich, der sich im Grenzbereich zwischen diesen Transistoren bildet, Thyristorbetrieb im sogenannten Latch-up etc. zu verhindern.

Für lokale Dekoder, die jeweils Transistoren verschiedener Polarität aufweisen, müssen die Elemente auf dem Halbleitersubstrat in einem ausreichenden Abstand voneinander gebildet sein.

Wird andererseits beim Bilden von zwei in Reihe geschalteter Transistoren derselben Polarität auf einem Halbleitersubstrat können ein Source- oder Drain-Bereich des einen Transistors und ein Source- oder Drain-Bereich des anderen Transistors aus einem gemeinsamen P- oder einem gemeinsamen N-Bereich geschaffen werden. Daher gestatten es lokale Dekoder, die jeweils Transistoren derselben Polarität aufweisen, daß ihre Elemente auf dem Halbleitersubstrat nicht in einem so großen Abstand voneinander geschaffen werden müssen. Damit ist ein lokaler Dekoder, der nur Transistoren derselben Leitfähigkeit aufweist, noch weniger Fläche auf dem Halbleitersubstrat belegt.

Bei der in Fig. 15 dargestellten Ausführungsform ist ein Widerstandselement R als Entladungspfad von der lokalen Wortleitung zur Masse GND gebildet, um jede der lokalen Wortleitungen LWL(2j) und LWL(2j+1) auf 0V zu treiben, wenn das entsprechende komplementäre Hauptwortleitungspaar /MWLL, MWLL oder /MWLR, MWLR und die entsprechende Z-Dekodersignalleitung ZL nicht aktiviert sind. Der Entladungspfad muß jedoch nicht notwendigerweise von einem Widerstandselement gebildet werden, sondern kann durch jedes Element, das dieselbe Funktion wie ein Widerstandselement aufweist, geschaffen werden. Beispielsweise kann, wie in Fig. 16 gezeigt ist, ein N-Kanal- MOS-Transistor 24f, dessen Gate mit der Versorgungsspannung Vcc verbunden ist, für diesen Entladungspfad verwendet werden. Der Transistor 24f sollte dabei ungefähr denselben Leitwiderstand wie das Widerstandselement 15 der Fig. 15 aufweisen.

Fig. 17 zeigt das Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der vorliegenden Erfindung.

Im Gegensatz zur Ausführungsform von Fig. 11 sind bei der vorliegenden Ausführungsform von Fig. 17 alle Ausgangssignale vom Z-Dekoder 18 inaktive Signale. Der Aufbau des restlichen Teils von Fig. 17 stimmt mit dem der Fig. 11 überein.

Fig. 18 zeigt ein Schaltbild eines Beispiels für den Aufbau der jeweiligen lokalen Dekoder LD(2j) und LD(2j+1) der Fig. 17. Fig. 18 zeigt als Beispiel zwei benachbarte lokale Dekoder LD(2j) und LD(2j+1), die mit derselben Z-Dekodersignalleitung /ZL der Fig. 17 verbunden sind.

Bezüglich Fig. 18 erhält man den Aufbau der jeweiligen lokalen Dekoder LD(2j) und LD(2j+1) der vorliegenden Ausführungsform, indem man in den lokalen Dekodern der Fig. 13 die geradzahlig numerierte Hauptwortleitung /MWL und die ungeradzahlig numerierte Hauptwortleitung /MWL durch die Z-Dekodersignalleitung ZL ersetzt.

Genauer gesagt sind im jeweiligen lokalen Dekoder LD(2j), der entsprechend dem jeweiligen geradzahlig numerierten Block BL(2j) der vorliegenden Ausführungsform gebildet ist, die Gates der Transistoren 24a und 24b mit der entsprechenden Z-Dekodersignalleitung /ZL und die Sources der Transistoren 24a und 24c mit der entsprechenden geradzahlig numerierten Hauptwortleitung MWLL verbunden. In ähnlicher Weise sind im jeweiligen lokalen Dekoder LD(2j+1), der entsprechend dem jeweiligen ungeradzahlig numerierten Block BL(2j+1) gebildet ist, die Gates der Transistoren 24a und 24b mit der entsprechenden Z-Dekodersignalleitung /ZL und die Sources der Transistoren 24a und 24c mit der entsprechenden ungeradzahlig numerierten Hauptwortleitung MWLR verbunden.

Bei der vorliegenden Ausführungsform stellen die Signalleitung, die mit den Gates der Transistoren 24a und 24b verbunden ist, und die Signalleitung, die mit den Sources der Transistoren 24a und 24c verbunden ist, Signalleitungen dar, deren niedriger Pegel als inaktiver Zustand, bzw. deren hoher Pegel als aktiver Zustand betrachtet wird. Daher aktiviert jeder der lokalen Dekoder LD(2j) und LD(2j+1) der vorliegenden Ausführungsform ähnlich wie beim Dekoder, der wie in Fig. 13 dargestellt aufgebaut ist, die entsprechend lokale Wortleitung LWL(2j) oder LWL(2j+1) nur dann, wenn sowohl das entsprechende komplementäre Wortleitungspaar /MWLL, MWLL oder /MWLR, MWLR als auch die entsprechende Z-Dekodersignalleitung /ZL aktiviert ist.

Wie in den Fig. 15 und 16 dargestellt ist, benötigt jeder der lokalen Dekoder LD(2j) und LD(2j+1), die ohne Elemente (Transistoren 24c der Fig. 3, 8, 12 und 14) zum zuverlässigen Treiben des Potentials auf der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) auf 0V, wenn dies deaktiviert werden sollen, aufgebaut sind, kein Signal zur Steuerung dieser Schaltelemente, d. h. erfordert kein Signal auf einer Hauptwortleitung des entsprechenden komplementären Hauptwortleitungspaars. Es ist dann ferner möglich, die Zahl der Hauptwortleitungen zu reduzieren, indem als Treiberelemente ein Widerstandselement R oder ein Transistor 24f, der stets mit einem hohen Durchlaßwiderstand leitend ist, benutzt wird.

Fig. 19 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1, wobei die Zahl der Hauptwortleitungen nur halb so groß ist wie bei der Ausführungsform von Fig. 11. Dieses Beispiel stellt eine Ausführungsform der Erfindung dar.

Im Gegensatz zur Ausführungsform der Fig. 11 sind bei der gegenwärtigen Ausführungsform der Fig. 19 eine geradzahlig numerierte Hauptwortleitung MWLL und eine ungeradzahlig numerierte Hauptwortleitung MWLR entsprechend jeder der Subblockgruppen SBL0-SBL127 gebildet. Daher ist jeder lokale Dekoder LD(2j) nur mit der entsprechenden geradzahlig numerierten Hauptwortleitung MWLL und der entsprechenden Z-Dekodersignalleitung /ZL verbunden. In ähnlicher Weise ist jeder lokale Dekoder LD(2j+1) nur mit der entsprechenden ungeradzahlig numerierten Hauptwortleitung MWLR und der Z-Dekodersignalleitung /ZL verbunden.

Wie bei der Ausführungsform der Fig. 11 werden Zeilenadreßsignale und Spaltenadreßsignale an den Zeilendekoder 6 und den Z-Dekoder 18 angelegt. Bei der vorliegenden Ausführungsform gibt der Zeilendekoder 6 128 Signale x0L, x0R, x1L, x1R, . . . , x127L, x127R aus, von denen nur eines einen hohen Pegel erreicht. Der Aufbau des restlichen Teils der Fig. 19 stimmt mit dem der Fig. 11 überein.

Fig. 20 zeigt ein Schaltbild einer Anordnung für die lokalen Dekoder LD0-LD31 der Fig. 19. Fig. 20 zeigt als Beispiel zwei benachbarte lokale Dekoder LD(2j) und LD(2j+1), die mit einer Z-Dekodersignalleitung/ ZL verbunden sind.

Bezüglich Fig. 20 erhält man den Aufbau der jeweiligen lokalen Dekoder LD(2j) und LD(2j+1), indem man im lokalen Dekoder der Fig. 18 den Transistor 24c durch ein Widerstandselement R ersetzt. Daher sind die geradzahlig numerierte Hauptwortleitung /MWLL und die ungeradzahlig numerierte Hauptwortleitung /MWLR zur Steuerung des Transistors 24c unnötig.

Der Betrieb des wie in Fig. 20 dargestellt aufgebauten lokalen Dekoders ist aus dem Betrieb des lokalen Dekoders der Fig. 18, der bereits beschrieben worden ist, offensichtlich, so daß daher keine Beschreibung des Betriebs des lokalen Dekoders der Fig. 20 erfolgt.

Bei den lokalen Dekodern LD(2) und LD(2j+1) der Fig. 20 sind die Hauptwortleitungen MWLR und MWLL mit der Z-Dekodersignalleitung /ZL vertauschbar. Damit in diesem Fall jeder der lokalen Dekoder LD(2j) und LD(2j+1) die entsprechende lokale Wortleitung LWL(2j) oder LWL(2j+1) nur dann aktiviert, wenn sowohl die entsprechende lokale Hauptwortleitung MWLL oder MWLR als auch die entsprechende Z-Dekodersignalleitung /ZL aktiviert sind, sollten die Signalleitung, die mit den Gates der Transistoren 24a und 24b verbunden ist, und die Signalleitung, die mit der Source des Transistors 24a verbunden ist, eine Signalleitung darstellen, deren Potential mit niedrigem Pegel als aktiver Zustand bzw. deren Potential mit hohem Pegel als aktiver Zustand betrachtet wird.

Fig. 21 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der Erfindung, wobei die Hauptwortleitung und die Z-Dekodersignalleitung im jeweiligen lokalen Dekoder, der in der Ausführungsform der Fig. 20 angeordnet ist, gegeneinander vertauscht sind.

Im Gegensatz zur Fig. 19 sind bei der vorliegenden Ausführungsform der Fig. 21 alle Ausgangssignale des Zeilendekoders 6 inaktive Signale /x0L, /x0R, /x1L, /x1R, . . . , /x127L, /x127R und jedes der Ausgangssignale zx0-zx63 vom Z-Dekoder 18 stellt ein Signal dar, deren hoher Pegel als aktiver Pegel betrachtet wird. Der Aufbau des restlichen Teils von Fig. 21 stimmt mit dem der Fig. 19 überein.

Fig. 22 zeigt ein Schaltbild eines Beispiels für den Aufbau der lokalen Dekoder LD0-LD31 der Fig. 21. Fig. 22 zeigt als Beispiel zwei benachbarte lokale Dekoder LD(2j) und LD(2j+1), die mit einer Z-Dekodersignalleitung ZL der Fig. 21 verbunden sind.

Bezüglich Fig. 22 erhält man den Aufbau der jeweiligen lokalen Dekoder LD(2j) und LD(2j+1) der vorliegenden Ausführungsform, indem man im lokalen Dekoder der Fig. 13 den Transistor 24c durch ein Widerstandselement R ersetzt.

Der Betrieb der lokalen Dekoder LD(2j) und LD(2j+1) von Fig. 22 ist offensichtlich aus dem Betrieb der lokalen Dekoder in Fig. 13 verständlich, der bereits beschrieben worden ist, so daß keine Beschreibung der in Fig. 22 dargestellten lokalen Dekoder erfolgt.

Im allgemeinen belegt ein auf einem Halbleitersubstrat gebildetes Widerstandselement mit einem Anstieg seines Widerstandswertes eine größere Fläche. Daher ist die Bildung eines Widerstandselementes mit einem großen Widerstandswert auf dem Halbleitersubstrat im Hinblick auf eine Erhöhung des Integrationsgrades eines integrierten Halbleiterschaltkreises nicht wünschenswert.

Um die von einem lokalen Dekoder auf einem Halbleitersubstrat belegte Fläche zu reduzieren und die Zahl der Hauptwortleitungen wie bei der Ausführungsform von Fig. 16 zu verkleinern, kann bei der Ausführungsform der Fig. 20 und 22 ein Transistor mit einem hohen Durchlaßwiderstand, der stets leitend ist, anstelle des Widerstandselementes R als Element verwendet werden, um die Potentiale auf den jeweiligen lokalen Wortleitungen LWL(2j) und LWL(2j+1), die deaktiviert werden sollen, zuverlässig auf 0V zu treiben.

Obwohl in den oben beschriebenen Ausführungsformen ein Widerstandselement oder ein Schaltkreiselement, wie beispielsweise ein MOS-Transistor, in jedem lokalen Dekoder als Einrichtung gebildet ist, um jede zu deaktivierende lokale Wortleitung zuverlässig auf 0V zu treiben, kann als solche Einrichtung auch ein Verfahren zum Steuern des Logikpegels des Ausgangssignals vom Zeilendekoder 6 oder des Ausganssignals vom Z-Dekoder 18 verwendet werden.

Dieses Verfahren kann realisiert werden, indem beispielsweise ein Ausgangssignal des ATD-Schaltkreises 17 der Fig. 1 in den Zeilendekoder 6 oder den Z-Dekoder 18 eingegeben wird.

Fig. 23 zeigt ein Blockdiagramm des Aufbaus eines Abschnitts, der zu diesem Verfahren gehört, wenn ein solches Verfahren auf einem SRAM angewandt wird, bei dem ein Schaltkreis, wie er in Fig. 20 dargestellt ist, als lokaler Dekoder verwendet wird.

Fig. 24 zeigt ein Blockdiagramm, das den Aufbau eines Abschnitts darstellt, der mit diesem Verfahren zusammenhängt, wenn das Verfahren auf einen SRAM angewandt wird, bei dem ein Schaltkreis als lokaler Dekoder verwendet wird, wie er in Fig. 22 gezeigt ist.

Fig. 25 zeigt ein Zeitdiagramm zur Erläuterung der Potentialänderung einer lokalen Wortleitung, die wie in den Fig. 23 und 24 dargestellt aufgebaut ist.

Das Verfahren wird unter Bezugnahme auf die Fig. 23 bis 25 eingehend erläutert.

Für den Fall, daß die lokalen Dekoder LD(2j) und LD(2j+1) wie in Fig. 20 dargestellt aufgebaut sind. sollte das Ausgangssignal des ATD-Schaltkreises 17 an den Z-Dekoder 18 angelegt werden, wie in Fig. 23 gezeigt ist. In diesem Fall ist der Z-Dekoder 18 so aufgebaut, daß alle seine Ausgangssignale /zx0-/zx63 unabhängig von den Eingangssignalen Z1-Z4, x1 und x0 einen hohen Pegel erreichen, wenn sich das Ausgangssignal des ATD-Schaltkreises auf hohem Pegel befindet. Der ATD-Schaltkreis 17 gibt in Abhängigkeit von einer Änderung von mindestens dem Zeilenadreßsignal vom Zeilenadreßpuffer 4 oder dem Spaltenadreßsignal vom Spaltenadreßpuffer 5 ein Impulssignal mit hohem Pegel aus.

Daher folgt, wie in Fig. 25 dargestellt ist, auf die Änderung des externen Adreßsignals Fig. 25(a), daß das Ausgangssignal (Fig. 25b)) des ATD-Schaltkreises 17 für eine bestimmte Zeitspanne einen hohen Pegel erreicht und folglich das Potential auf der Z-Dekodersignalleitung /ZL (Fig. 25(c)) der Fig. 20 als Reaktion auf die Änderung des externen Adreßsignals ohne Ausfall einmal einen hohen Pegel erreicht. Damit werden alle Transistoren 24b in Fig. 20 durchgeschaltet. Daher fallen die Potentiale auf den lokalen Wortleitungen LWL(2j) und LWL(2j+1), die mit den lokalen Dekodern LD(2j) bzw. LD(2j+1) verbunden sind, als Reaktion auf die Änderung des externen Adreßsignals ohne Ausfall einmal auf 0V, wie in Fig. 25(e) dargestellt ist.

Eine Änderung des externen Adreßsignals tritt zu Beginn des Datenschreibens in oder Datenlesens aus einer Speicherzelle auf, die von der bereits ausgewählten Speicherzelle verschieden ist. Wird das Potential auf jeder lokalen Wortleitung mit der Änderung des externen Adreßsignals auf 0V getrieben, ist es daher nicht möglich, daß die Potentiale auf den lokalen Wortleitungen LWL(2j) und LWL(2j+1), die mit den Transistoren 24a verbunden sind, von einem hohen Pegel aus absinken, selbst wenn sowohl das Gate-Potential als auch das Drain- Potential des Transistors 24a einen niedrigen Pegel in einer Auswahloperation einer lokalen Wortleitung durch den Zeilendekoder 6 und den Z-Dekoder 18, die als Reaktion auf das geänderte externe Adreßsignal ausgeführt wird. Selbst ohne Widerstandselement R wird daher das Potential auf einer lokalen Wortleitung, die deaktiviert werden soll, nicht auf einem Potential Vth größer 0V fixiert.

Für den Fall, daß lokale Dekoder LD(2j) und LD(2j+1) wie in Fig. 22 dargestellt aufgebaut sind, sollte das Ausgangssignal des ATD- Schaltkreises 17 in ähnlicher Weise an den Zeilendekoder 6 angelegt werden, wie in Fig. 24 gezeigt ist. In diesem Fall ist der Zeilendekoder 6 wie in der Zeichnung dargestellt aufgebaut, so daß all seine Ausgangssignale /x0L, /x0R, . . . , /X127L, /x127R unabhängig von den Eingangsadreßsignalen X2-X8 und Z0 einen hohen Pegel erreichen, wenn das Ausgangssignal des ATD-Schaltkreises 17 auf hohem Pegel liegt.

Daher werden die Potentiale auf den Hauptwortleitungen /MWLL und /MWLR als Reaktion auf die Änderung des externen Adreßsignals einmal auf einen hohen Pegel getrieben, wie in Fig. 25c) dargestellt ist. Entsprechend werden die Potentiale auf den jeweiligen lokalen Wortleitungen LWL(2j) und LWL(2j+1) einmal auf 0V getrieben. Selbst wenn sowohl das Gate-Potential als auch das Drain-Potential des Transistors 24a im lokalen Dekoder LD(2j) oder LD(2j+1), der mit der aktivierten lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden ist, in einer Auswahloperation einer lokalen Wortleitung durch den Zeilendekoder 6 und den Z-Dekoder 18, die als Reaktion auf das geänderte Adreßsignal ausgeführt wird, einen niedrigen Pegel erreichen, wird damit wie im vorherigen Fall das Potential auf der lokalen Wortleitung nicht auf einem Potential über 0V fixiert.

Wie oben beschrieben worden ist, gestattet ein solches Verfahren die Reduzierung der Zahl von Elementen eines jeden lokalen Dekoders auf zwei.

Da in jeder der Ausführungsformen der Fig. 6 bis 25 eine der zwei Arten von Signalleitungen, die mit dem jeweiligen lokalen Dekoder verbunden sind, d. h. die Hauptwortleitung oder die Z-Dekodersignalleitung mit der Source oder Drain eines MOS-Transistors verbunden ist, kann die Stromaufnahme und Betriebsgeschwindigkeit für die Auswahl einer lokalen Wortleitung im Vergleich zu einer herkömmlichen Einrichtung verbessert werden.

In den Fig. 2, 6, 7, 11, 17, 19 und 21 gelten die Symbole, die ein Ausgangssignal des Z-Dekoders 18 angeben, numerische Werte, die die Zahl der Speicherzellspalten in jedem Block angeben, oder ähnliche Werte für einen Fall, in dem das Speicherzellenfeld 1 Speicherzellen aufweist, die in einer Matrix aus 512 Zeilen und 204 Spalten angeordnet sind.

Claims

1. Halbleiterspeichereinrichtung mit einem Dekoder (LD0-LD31), der von ersten und zweiten Auswahlsignalen abhängig ist, zum Aktivieren oder Deaktivieren einer vorbestimmten Auswahlsignalleitung (LWL0- LWL31), dadurch gekennzeichnet, daß der Dekoder (LD0-LD31) eine erste Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn das erste Auswahlsignal aktiviert ist, um das zweite Auswahlsignal an die vorbestimmte Auswahlleitung anzulegen, und eine zweite Schalteinrichtung (24b, 24e), die zwischen die vorbestimmte Auswahlleitung (LWL0-LWL31) und ein Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das erste Auswahlsignal deaktiviert ist, aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch eine Treibereinrichtung (24c, R, 24f, 17) zum Treiben des Potentials auf der vorbestimmten Auswahlleitung auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens das erste Auswahlsignal oder das zweite Auswahlsignal deaktiviert ist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Treibereinrichtung (24c, R, 24f, 17) eine dritte Schalteinrichtung (24c) aufweist, die leitend gemacht wird, wenn das erste Auswahlsignal aktiviert wird, um das zweite Auswahlsignal an die vorbestimmte Auswahlsignalleitung (LWL0-LWL31) anzulegen.

4. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Treibereinrichtung (24c, R, 24f, 17) eine dritte Schalteinrichtung (24c) aufweist, die leitend gemacht wird, wenn das zweite Auswahlsignal deaktiviert wird, um das zweite Auswahlsignal an die vorbestimmte Auswahlsignalleitung anzulegen.

5. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Treibereinrichtung (24c, R, 24f, 17) eine Widerstandseinrichtung (R, 24c) aufweist, die zwischen die vorbestimmte Auswahlleitung und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist.

6. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Treibereinrichtung (24c, R, 24f, 17) eine Signalerzeugereinrichtung (17) aufweist, zum Erzeugen eines Signals, um die zweite Schalteinrichtung (24b, 24e) vor dem Betrieb des Dekoders (LD0-LD31) einmal leitend zu machen.

7. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Widerstandseinrichtung (R, 24f) ein Widerstandselement (R) mit großem Widerstandswert aufweist.

8. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Widerstandseinrichtung (R, 24f) eine Transistoreinrichtung (24f) mit hohem Durchlaßwiderstand aufweist.

9. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das erste Auswahlsignal erste und zweite zueinander komplementäre Signale aufweist.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist, und
die dritte Schalteinrichtung (24c) eine dritte Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist.

11. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) aufweist, die vom zweiten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom ersten Signal abhängig ist, und
die dritte Schalteinrichtung (24c) ein dritte Transistoreinrichtung (24c) desselben Leitfähigkeitstyps wie die erste und zweite Transistoreinrichtung aufweist, die vom zweiten Signal abhängig ist.

12. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) des ersten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist, und
die dritte Schalteinrichtung (24c) eine dritte Transistoreinrichtung (24c) eines zweiten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist.

13. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das zweite Auswahlsignal erste und zweite zueinander komplementäre Signale aufweist.

14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersen Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig und zwischen das erste Signal und die vorbestimmte Auswahlleitung (LWL0-LWL31) gekoppelt ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist, und
die dritte Schalteinrichtung (24c) eine dritte Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist.

15. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist, und
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist.

16. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
das erste Auswahlsignal erste und zweite zueinander komplementäre Signale aufweist,
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) aufweist, die vom ersten Signal abhängig ist, und
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist und vom zweiten Signal abhängig ist.

17. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist, und
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist.

18. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß
das erste Auswahlsignal erste und zweite zueinander komplementäre Signale aufweist,
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) aufweist, die vom ersten Signal abhängig ist, und
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist und vom zweiten Signal abhängig ist.

19. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp der P-Typ und der zweite Leitfähigkeitstyp der N-Typ ist.

20. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die erste, zweite und dritte Transistoreinrichtung vom N-Leitungstyp sind.

21. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp der P-Typ und der zweite Leitfähigkeitstyp der N-Typ ist.

22. Halbleiterspeichereinrichtung mit einem Dekoder (LD0-LD31), der von ersten und zweiten Auswahlsignalen abhängig ist, zum Aktivieren oder Deaktivieren einer vorbestimmten Auswahlleitung (LWL0-LWL31), wobei der Dekoder (LD0-LD31) erste und zweite Dekoderschaltkreiseinrichtungen (LD(2j), LD(2j+1)), die vorbestimmte Auswahlleitung (LWL0-LWL31) erste und zweite Auswahlleitungen (LWL(2j), LWL(2j+1)) und das erste Auswahlsignal erste und zweite Subauswahlsignale aufweist, dadurch gekennzeichnet, daß
die erste Dekoderschaltkreiseinrichtung (LD(2j)) eine erste Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn das erste Subauswahlsignal aktiviert ist, um das zweite Auswahlsignal an die erste Auswahlleitung (LWL(2j)) anzulegen, und
eine zweite Schalteinrichtung (24b, 24e), die zwischen die erste Auswahlleitung (LWL(2j)) und ein Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das erste Subauswahlsignal deaktiviert ist, aufweist, und
die zweite Dekoderschaltkreiseinrichtung (LD(2j+1))
eine dritte Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn das zweite Subauswahlsignal aktiviert ist, um das zweite Auswahlsignal an die zweite Auswahlleitung (LWL(2j+1)) anzulegen, und
eine vierte Schalteinrichtung (24b, 24e), die zwischen die zweite Auswahlleitung (LWL(2j+1)) und das Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das zweite Subauswahlsignal deaktiviert ist, aufweist.

23. Halbleiterspeichereinrichtung nach Anspruch 22, gekennzeichnet durch eine Treibereinrichtung (24c, R, 24f, 17) zum Treiben des Potentials auf der ersten Auswahlleitung (LWL(2j)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens das erste Subauswahlsignal oder das zweite Auswahlsignal deaktiviert ist, und zum Treiben des Potentials auf der zweiten Auswahlleitung (LWL(2j+1)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens das zweite Subauswahlsignal oder das zweite Auswahlsignal deaktiviert ist.

24. Halbleiterspeichereinrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die Treibereinrichtung (24c, R, 24f, 17)
eine fünfte Schalteinrichtung (24c), die leitend gemacht wird, wenn das erste Subauswahlsignal aktiviert wird, um das zweite Auswahlsignal an die erste Auswahlleitung (LWL(2j)) anzulegen, und
eine sechste Schalteinrichtung (24c), die leitend gemacht wird, wenn das zweite Subauswahlsignal aktiviert wird, um das zweite Auswahlsignal an die zweite Auswahlleitung (LWL(2j+1)) anzulegen, aufweist.

25. Halbleiterspeichereinrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die Treibereinrichtung (24c, R, 24f, 17)
eine erste Widerstandseinrichtung (R, 24f), die zwischen die erste Auswahlleitung (LWL(2j)) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist, und
eine zweite Widerstandseinrichtung (R, 24f), die zwischen die zweite Auswahlleitung (LWL(2j+1)) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist, aufweist.

26. Halbleiterspeichereinrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die Treibereinrichtung (124c, R, 24f, 17) eine Signalerzeugereinrichtung (17) aufweist, zum Erzeugen eines Signals, um die zweite und vierte Schalteinrichtung (24b, 24e) vor dem Betrieb des Dekoders (LD0-LD31) einmal gleichzeitig leitend zu machen.

27. Halbleiterspeichereinrichtung nach Anspruch 24, dadurch gekennzeichnet, daß
das erste Subauswahlsignal erste und zweite zueinander komplementäre Signale und
das zweite Subauswahlsignal dritte und vierte zueinander komplementäre Signale aufweist.

28. Halbleiterspeichereinrichtung nach Anspruch 27, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom dritten Signal abhängig ist,
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom dritten Signal abhängig ist,
die fünfte Schalteinrichtung (24c) eine fünfte Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist, und
die sechste Schalteinrichtung (24c) eine sechste Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom vierten Signal abhängig ist.

29. Halbleiterspeichereinrichtung nach Anspruch 27, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) aufweist, die vom zweiten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom ersten Signal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24c) aufweist, die vom vierten Signal abhängig ist,
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die dritte Transistoreinrichtung aufweist, die vom dritten Signal abhängig ist,
die fünfte Schalteinrichtung (24c) eine fünfte Transistoreinrichtung (24c) desselben Leitfähigkeitstyps wie die erste und zweite Transistoreinrichtung aufweist, die vom zweiten Signal abhängig ist, und
die sechste Schalteinrichtung (24c) eine sechste Transistoreinrichtung (24c) desselben Leitfähigkeitstyps wie die erste und zweite Transistoreinrichtung aufweist, die vom vierten Signal abhängig ist.

30. Halbleiterspeichereinrichtung nach Anspruch 27, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24e) des ersten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom dritten Signal abhängig ist,
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistoreinrichtung (24e) des ersten Leitfähigkeitstyps aufweist, die vom vierten Signal abhängig ist,
die fünfte Schalteinrichtung (24c) eine fünfte Transistoreinrichtung (24c) eines zweiten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist, und
die sechste Schalteinrichtung (24c) eine sechste Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom vierten Signal abhängig ist.

31. Halbleiterspeichereinrichtung mit einem Dekoder (LD0-LD31), der von ersten und zweiten Auswahlsignalen abhängig ist, zum Aktivieren oder Deaktivieren einer vorbestimmten Auswahlleitung (LWL0-LWL31), wobei der Dekoder (LD0-LD31) erste und zweite Dekoderschaltkreiseinrichtungen (LD(2j), LD(2j+1)), die vorbestimmte Auswahlleitung (LWL0-LWL31) erste und zweite Auswahlleitungen (LWL(2j), LWL(2j+1)) und das zweite Auswahlsignal erste und zweite Subauswahlsignale aufweist, dadurch gekennzeichnet, daß
die erste Dekoderschaltkreiseinrichtung (LD(2j))
eine erste Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn das erste Auswahlsignal aktiviert ist, um das erste Subauswahlsignal an die erste Auswahlleitung (LWL(2j)) anzulegen, und
eine zweite Schalteinrichtung (24b, 24e), die zwischen die erste Auswahlleitung (LWL(2j)) und ein Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das erste Auswahlsignal deaktiviert ist, aufweist, und
eine dritte Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn das erste Auswahlsignal aktiviert ist, um das zweite Subauswahlsignal an die zweite Auswahlleitung (LWL(2j+1)) anzulegen, und
eine vierte Schalteinrichtung (24b, 24e), die zwischen die zweite Auswahlleitung (LWL(2j+1)) und das Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das erste Auswahlsignal deaktiviert ist, aufweist.

32. Halbleiterspeichereinrichtung nach Anspruch 31, gekennzeichnet durch eine Treibereinrichtung (24c, R, 24f, 17) zum Treiben des Potentials auf der ersten Auswahlleitung (LWL(2j)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens das erste Subauswahlsignal oder das erste Auswahlsignal deaktiviert ist, und zum Treiben des Potentials auf der zweiten Auswahlleitung (LWL(2j+1)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens das zweite Subauswahlsignal oder das erste Auswahlsignal deaktiviert ist.

33. Halbleiterspeichereinrichtung nach Anspruch 32, dadurch gekennzeichnet, daß die Treibereinrichtung (24c, R, 24f, 17)
eine fünfte Schalteinrichtung (24c), die leitend gemacht wird, wenn das erste Subauswahlsignal aktiviert wird, um das erste Subauswahlsignal an die erste Auswahlleitung (LWL(2j)) anzulegen, und
eine sechste Schalteinrichtung (24c), die leitend gemacht wird, wenn das zweite Subauswahlsignal aktiviert wird, um das zweite Subauswahlsignal an die zweite Auswahlleitung (LWL(2j+1)) anzulegen, aufweist.

34. Halbleiterspeichereinrichtung nach Anspruch 32, dadurch gekennzeichnet, daß die Treibereinrichtung (24c, R, 24f, 17)
eine erste Widerstandseinrichtung (R, 24f), die zwischen die erste Auswahlleitung (LWL(2j)) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist, und
eine zweite Widerstandseinrichtung (R, 24f), die zwischen die zweite Auswahlleitung (LWL(2j+1)) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist, aufweist.

35. Halbleiterspeichereinrichtung nach Anspruch 32, dadurch gekennzeichnet, daß die Treibereinrichtung (24c, R, 24f, 17) eine Signalerzeugereinrichtung (17) aufweist, zum Erzeugen eines Signals, um die zweite und vierte Schalteinrichtung (24b, 24e) vor dem Betrieb des Dekoders (LD0-LD31) einmal gleichzeitig leitend zu machen.

36. Halbleiterspeichereinrichtung nach Anspruch 33, dadurch gekennzeichnet, daß
das erste Subauswahlsignal erste und zweite zueinander komplementäre Signale und
das zweite Subauswahlsignal dritte und vierte zueinander komplementäre Signale aufweist.

37. Halbleiterspeichereinrichtung nach Anspruch 36, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig und zwischen das erste Signal und die erste Auswahlleitung (LWL(2j)) gekoppelt ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig und zwischen das dritte Signal und die zweite Auswahlleitung (LWL(2j+1)) gekoppelt ist,
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist,
die fünfte Schalteinrichtung (24c) eine fünfte Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist, und
die sechste Schalteinrichtung (24c) eine sechste Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom vierten Signal abhängig ist.

38. Halbleiterspeichereinrichtung nach Anspruch 25, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24d) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Subauswahlsignal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Subauswahlsignal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom zweiten Subauswahlsignal abhängig ist, und
die vierte Schalteinrichtung (24b, 24e) eine vierte Transitoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Subauswahlsignal abhängig ist.

39. Halbleiterspeichereinrichtung nach Anspruch 25, dadurch gekennzeichnet, daß
das erste Subauswahlsignal erste und zweite zueinander komplementäre Signale aufweist,
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24d) aufweist, die vom ersten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom zweiten Signal abhängig ist,
das zweite Subauswahlsignal dritte und vierte zueinander komplementäre Signale aufweist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24a) aufweist, die vom dritten Signal abhängig ist, und
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistoreinrichtung (24b, 24e) desselben Leitfähigkeitstyps wie die dritte Transistoreinrichtung (24a, 24d) aufweist, die vom vierten Signal abhängig ist.

40. Halbleiterspeichereinrichtung nach Anspruch 34, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist, und
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist.

41. Halbleiterspeichereinrichtung nach Anspruch 26, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24d) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Subauswahlsignal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Subauswahlsignal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom zweiten Subauswahlsignal abhängig ist, und
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Subauswahlsignal abhängig ist.

42. Halbleiterspeichereinrichtung nach Anspruch 26, dadurch gekennzeichnet, daß
das erste Subauswahlsignal erste und zweite zueinander komplementäre Signale aufweist,
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a, 24d) aufweist, die vom ersten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b, 24e) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom zweiten Signal abhängig ist,
das zweite Subauswahlsignal dritte und vierte zueinander komplementäre Signale aufweist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24a, 24d) aufweist, die vom dritten Signal abhängig ist, und
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistoreinrichtung (24b, 24e) desselben Leitfähigkeitstyps wie die dritte Transistoreinrichtung (24a, 24d) aufweist, die vom vierten Signal abhängig ist.

43. Halbleiterspeichereinrichtung nach Anspruch 35, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistoreinrichtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist, und
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist.

44. Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellenfeldblöcken (BL0-BL31), die jeweils eine Mehrzahl von Speicherzellen (200) und eine Mehrzahl von Wortleitungen (LWL0- LWL31), die in einer Mehrzahl von Zeilen angeordnet sind, aufweisen, umfassend
ein Hauptwortleitungspaar (MWL, /MWL), das gemeinsam für die Mehrzahl von Speicherzellenfeldblöcken (BL0-BL31) gebildet ist,
eine erste Auswahleinrichtung (6) zum Anlegen erster und zweiter zueinander komplementärer Signale an das Hauptwortleitungspaar MWL, /MWL) als ein erstes Auswahlsignal,
eine Mehrzahl von Auswahlleitungsgruppen (ZLG), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken (BL0-BL31) gebildet sind, wobei jede der Mehrzahl von Auswahlleitungsgruppen (ZLG) eine Mehrzahl von Auswahlleitungen (ZL) entsprechend der Mehrzahl lokaler Wortleitungen (LWL0-LWL31) im entsprechenden Speicherzellenfeldblock (BL0- BL31) aufweist,
eine zweite Auswahleinrichtung (18) zum Anlegen eines zweiten Auswahlsignal an eine der Mehrzahl von Auswahlleitungen (ZL), die in einer der Mehrzahl von Auswahlleitungsgruppen ZLG) enthalten sind, und
eine Mehrzahl von Dekodergruppen (DEC0-DEC31), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken (BL0-BL31) gebildet sind,
wobei jede der Mehrzahl von Dekodergruppen (DEC0-DEC31) eine Mehrzahl von Dekodereinrichtungen (LD0-LD31) aufweist, die entsprechend der Mehrzahl lokaler Wortleitungen (LWL0-LWL31) im entsprechenden Speicherzellenfeldblock (BL0-BL31) gebildet sind, jede der Mehrzahl von Dekodereinrichtungen (LD0-LD31) vom ersten an das Hauptwortleitungspaar (MWL, /MWL) angelegten Auswahlsignal und dem zweiten an die entsprechende der Auswahlleitungen (ZL) angelegten Auswahlsignal abhängig ist, um eine der lokalen Wortleitungen (LWL0-LWL31) zu aktivieren.

45. Halbleiterspeichereinrichtung nach Anspruch 44, dadurch gekennzeichnet, daß jede der Mehrzahl von Dekodereinrichtungen (LD0-LD31)
eine erste Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn das erste Auswahlsignal aktiviert ist, um das Signal auf der entsprechenden der Auswahlleitungen (ZL) an die entsprechende der lokalen Wortleitungen (LWL0-LWL31) anzulegen, und
eine zweite Schalteinrichtung (24b, 24e), die zwischen die entsprechende lokale Wortleitung (LWL0-LWL31) und ein Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das erste Auswahlsignal deaktiviert ist, aufweist.

46. Halbleiterspeichereinrichtung nach Anspruch 45, dadurch gekennzeichnet, daß jede der Mehrzahl von Dekodereinrichtungen (LD0-LD31) eine Treibereinrichtung (24c, 24f, R) zum Treiben des Potentials auf der entsprechenden der lokalen Wortleitungen (LWL0-LWL31) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens das erste Auswahlsignal oder das zweite Auswahlsignal, das an die entsprechende der Auswahlleitungen (ZL) angelegt wird, deaktiviert ist, aufweist.

47. Halbleiterspeichereinrichtung nach Anspruch 46, dadurch gekennzeichnet, daß jede der Treibereinrichtungen (24c, 24f, R) eine dritte Schalteinrichtung (24c) aufweist, die leitend gemacht wird, wenn das erste Auswahlsignal aktiviert wird, um das Signal auf der entsprechenden der Auswahlleitungen (ZL) an die entsprechende der lokalen Wortleitungen (LWL0-LWL31) anzulegen.

48. Halbleiterspeichereinrichtung nach Anspruch 46, dadurch gekennzeichnet, daß jede der Treibereinrichtungen (24f, R) eine Widerstandseinrichtung (R, 24f) aufweist, die zwischen die entsprechende der lokalen Wortleitungen (LWL0-LWL31) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist.

49. Halbleiterspeichereinrichtung nach Anspruch 45, gekennzeichnet, durch eine Signalerzeugereinrichtung (17) zum Erzeugen eines Signals, um alle zweiten Schalteinrichtungen in der Mehrzahl von Dekodereinrichtungen vor dem Betrieb der Mehrzahl von Dekodereinrichtungen (LD0-LD31) gleichzeitig einmal leitend zu machen.

50. Halbleiterspeichereinrichtung nach Anspruch 47, dadurch gekennzeichnet, daß das Hauptwortleitungspaar (MWL, /MWL) erste und zweite Hauptwortleitungen (MWL, /MWL) aufweist, wobei die erste Hauptwortleitung (MWL) das erste Signal und die zweite Hauptwortleitung (/MWL) das zweite Signal empfängt.

51. Halbleiterspeichereinrichtung nach Anspruch 50, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist, und
jede der dritten Schalteinrichtungen (24c) eine dritte Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist.

52. Halbleiterspeichereinrichtung nach Anspruch 50, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) aufweist, die vom ersten Signal abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom zweiten Signal abhängig ist, und
jede der dritten Schalteinrichtungen (24c) eine dritte Transistoreinrichtung (24c) desselben Leitfähigkeitstyps wie die erste und zweite Transistoreinrichtung aufweist, die vom ersten Signal abhängig ist.

53. Halbleiterspeichereinrichtung nach Anspruch 50, dadurch gekennzeichnet, daß jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung (24a) aufweist, die vom zweiten abhängig ist, und
jede der dritten Schalteinrichtungen (24c) eine dritte Transistoreinrichtung (24c) aufweist, die vom zweiten Signal abhängig ist.

54. Halbleiterspeichereinrichtung nach Anspruch 44, dadurch gekennzeichnet, daß jede der Mehrzahl von Dekodereinrichtungen (LD0-LD31)
eine erste Schalteinrichtung (24a, 24d), die leitend gemacht wird, wenn das Signal auf der entsprechenden der Auswahlleitungen (ZL) aktiviert ist, um das erste Auswahlsignal an die entsprechende der lokalen Wortleitungen (LWL0-LWL31) anzulegen, und
eine zweite Schalteinrichtung (24b, 24e), die zwischen die entsprechende lokale Wortleitung (LWL0-LWL31) und ein Potential entsprechend einem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das Signal auf der entsprechenden Auswahlleitung deaktiviert ist, aufweist.

55. Halbleiterspeichereinrichtung nach Anspruch 54, dadurch gekennzeichnet, daß jede der Mehrzahl von Dekodereinrichtungen (LD0-LD31) eine Treibereinrichtung (24c, 24f, R) aufweist, zum Treiben der entsprechenden der lokalen Wortleitungen (LWL0-LWL31) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens die entsprechende Auswahlleitung (ZL) oder die erste Auswahlleitung deaktiviert ist.

56. Halbleiterspeichereinrichtung nach Anspruch 55, dadurch gekennzeichnet, daß jede der Treibereinrichtungen (24c, 24f, R) leitend gemacht wird, wenn das erste Auswahlsignal deaktiviert ist, um das erste Auswahlsignal an die entsprechende der lokalen Wortleitungen (LWL0-LWL31) anzulegen.

57. Halbleiterspeichereinrichtung nach Anspruch 56, dadurch gekennzeichnet, daß das Hauptwortleitungspaar (MWL, /MWL) erste und zweite Hauptwortleitungen (MWL, /MWL) aufweist, wobei die erste Hauptwortleitung (MWL) das erste Signal und die zweite Hauptwortleitung (/MWL) das zweite Signal empfängt.

58. Halbleiterspeichereinrichtung nach Anspruch 57, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen das erste Signal und die entsprechende der lokalen Wortleitungen (LWL0-LWL31) gekoppelt ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist, und
jede der dritten Schalteinrichtungen (24c) eine dritte Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Signal abhängig ist.

59. Halbleiterspeichereinrichtung nach Anspruch 48, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a, 24d) aufweist, die vom zweiten Signal abhängig ist, und
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b, 24e) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom ersten Signal abhängig ist.

60. Halbleiterspeichereinrichtung nach Anspruch 49, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a, 24d) aufweist, die vom ersten Signal abhängig ist, und
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b, 24e) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom zweiten Signal abhängig ist.

61. Halbleiterspeichereinrichtung, aufweisend
einen Speicherzellenfeldblock (BL(2j)) mit einer Mehrzahl von Speicherzellen (200) und einer Mehrzahl von Wortleitungen (LWL(2j)), die in einer Mehrzahl von Zeilen angeordnet sind,
einen Speicherzellenfeldblock (BL(2j+1)) mit einer Mehrzahl von Speicherzellen (200) und einer Mehrzahl von Wortleitungen (LWL(2j+1)), die in einer Mehrzahl von Zeilen angeordnet sind, wobei die Mehrzahl von lokalen Wortleitungen (LWL(2j)) im ersten Speicherzellenfeldblock (BL(2j)) und die Mehrzahl von lokalen Wortleitungen (LWL(2j+1)) im zweiten Speicherzellenfeldblock (BL(2j+1)) einander entsprechen, um eine Mehrzahl von lokalen Wortleitungspaaren (LWL(2j), LWL(2j+1)) zu bilden,
eine erste Hauptwortleitung (MWLL, /MWLL), die entsprechend dem ersten Speicherzellenfeldblock (BL(2j)) gebildet ist,
eine zweite Hauptwortleitung (MWLR, /MWLR), die entsprechend dem ersten Speicherzellenfeldblock (BL(2j)) gebildet ist,
eine erste Auswahleinrichtung (6) zum Anlegen eines ersten Auswahlsignals an eine der ersten und zweiten Hauptwortleitungen (MWLL, /MWLL oder MWLR, /MWLR),
eine Mehrzahl von Auswahlleitungen (ZL), die entsprechend der Mehrzahl von lokalen Wortleitungspaaren (LWL(2j), LWL(2j+1)) gebildet sind,
eine zweite Auswahleinrichtung (18) zum Anlegen eines zweiten Auswahlsignals an eine der Mehrzahl von Auswahlleitungen (ZL),
eine Mehrzahl von ersten Dekodereinrichtungen (LD(2j)), die entsprechend der Mehrzahl lokaler Wortleitungen (LWL(2j)) im ersten Speicherzellenfeldblock ((BL(2j)) gebildet sind, und
eine Mehrzahl von zweiten Dekodereinrichtungen (LD(2j+1)), die entsprechend der Mehrzahl lokaler Wortleitungen (LWL(2j+1)) im zweiten Speicherzellenfeldblock ((BL(2j+1)) gebildet sind, wobei
jede der ersten Dekodereinrichtungen (LD(2j)) die entsprechende der lokalen Wortleitungen (LWL(2j)) im ersten Speicherzellenfeldblock (BL(2j)) in Abhängigkeit vom ersten Auswahlsignal, das an die erste Hauptwortleitung (MWLL, /MWLL) angelegt ist, und vom zweiten Auswahlsignal, das an die entsprechende Auswahlleitung (ZL) angelegt ist, aktiviert, und
jede der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) die entsprechende der lokalen Wortleitungen (LWL(2j+1)) im zweiten Speicherzellenfeldblock (BL(2j+1)) in Abhängigkeit vom ersten Auswahlsignal, das an die zweite Hauptwortleitung (MWLL, /MWLL) angelegt ist, und vom zweiten Auswahlsignal, das an die entsprechende Auswahlleitung (ZL) angelegt ist, aktiviert.

62. Halbleiterspeichereinrichtung nach Anspruch 61, dadurch gekennzeichnet, daß
jede der Mehrzahl erster Dekodereinrichtungen (LD(2j))
eine erste Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn die erste Hauptwortleitung (MWLL, /MWLL) aktiviert ist, um das Signal auf der entsprechenden der Auswahlleitungen an die entsprechende der lokalen Wortleitungen (LWL(2j) im ersten Block (BL(2j)) anzulegen, und
eine zweite Schalteinrichtung (24b, 24e), die zwischen die entsprechende lokale Wortleitung (LWL(2j)) und ein Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn die erste Hauptwortleitung (MWLL, /MWLL) deaktiviert ist, aufweist, und
jede der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1))
eine dritte Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn die zweite Hauptwortleitung (MWLR, /MWLR) aktiviert ist, um das Signal auf der entsprechenden der Auswahlleitungen (ZL) an die entsprechende der lokalen Wortleitungen (LWL(2j+1)) im zweiten Block (BL(2j+1)) anzulegen, und
eine vierte Schalteinrichtung (24b, 24e), die zwischen die entsprechende lokale Wortleitung (LWL(2j+1)) und das Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn die zweite Hauptwortleitung (MWLR, /MWLR) deaktiviert ist, aufweist.

63. Halbleiterspeichereinrichtung nach Anspruch 62, dadurch gekennzeichnet, daß
jede der Mehrzahl erster Dekodereinrichtungen (LD(2j)) eine erste Treibereinrichtung (24c, 24f, R) zum Treiben des Potentials auf der entsprechenden lokalen Wortleitungen (LWL(2j)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens die erste Hauptwortleitung (MWLL, /MWLL) oder die entsprechende der Auswahlleitungen (ZL) deaktiviert ist, und
jede der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) eine zweite Treibereinrichtung (24c, 24f, R) zum Treiben des Potentials auf der entsprechenden lokalen Wortleitungen (LWL(2j+1)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens die zweite Hauptwortleitung (MWLR, /MWLR) oder die entsprechende der Auswahlleitungen (ZL) deaktiviert ist.

64. Halbleiterspeichereinrichtung nach Anspruch 63, dadurch gekennzeichnet, daß
jede der ersten Treibereinrichtungen (24c, 24f, R) eine fünfte Schalteinrichtung (24c) aufweist, die leitend gemacht wird, wenn die erste Hauptwortleitung (MWLL, /MWLL) aktiviert wird, um das Signal auf der entsprechenden der Auswahlleitungen (ZL) an die entsprechende lokale Wortleitung (LWL(2j)) anzulegen, und
jede der zweiten Treibereinrichtungen (24c, 24f, R) eine sechste Schalteinrichtung (24c) aufweist, die leitend gemacht wird, wenn die zweite Hauptwortleitung (MWLR, /MWLR) aktiviert wird, um das Signal auf der entsprechenden der Auswahlleitungen (ZL) an die entsprechende lokale Wortleitung (LWL(2j+1)) anzulegen.

65. Halbleiterspeichereinrichtung nach Anspruch 63, dadurch gekennzeichnet, daß
jede der ersten Treibereinrichtungen (24c, 24f, R) eine erste Widerstandseinrichtung (R, 24f) aufweist, die zwischen die entsprechende lokale Wortleitung (LWL(2j)) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist, und
jede der zweiten Treibereinrichtungen (24c, 24f, R) eine zweite Widerstandseinrichtung (R, 24f) aufweist, die zwischen die entsprechende lokale Wortleitung (LWL(2j+1)) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist.

66. Halbleiterspeichereinrichtung nach Anspruch 62, gekennzeichnet durch eine Signalerzeugereinrichtung (17) zum Erzeugen eines Signals, um alle zweite Schalteinrichtungen (24b, 24e) in der Mehrzahl erster Dekodereinrichtungen (LD(2j)) und alle vierte Schalteinrichtungen (24b, 24e) in der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) vor dem Betrieb der Mehrzahl von ersten Dekodereinrichtungen (LD(2j)) und der Mehrzahl von zweiten Dekodereinrichtungen (LD(2j+1)) gleichzeitig einmal leitend zu machen.

67. Halbleiterspeichereinrichtung nach Anspruch 64, dadurch gekennzeichnet, daß
das erste Auswahlsignal zueinander komplementäre erste und zweite Signale auweist,
die erste Hauptwortleitung (MWLL, /MWLL) eine erste Signalleitung (/MWLL), die das erste Signal empfängt, und eine zweite Signalleitung (MWLL), die das zweite Signal empfängt, aufweist, und
die zweite Hauptwortleitung (MWLR, /MWLR) eine dritte Signalleitung (/MWLR), die das erste Signal empfängt, und eine vierte Signalleitung (MWLR), die das zweite Signal empfängt, aufweist.

68. Halbleiterspeichereinrichtung nach Anspruch 67, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Signalleitung (/MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transitoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Signalleitung (/MWLL) abhängig ist,
jede der dritten Schaleinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der dritten Signalleitung (/MWLR) abhängig ist,
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der dritten Signalleitung (/MWLR) abhängig ist,
jede der fünften Schalteinrichtungen (24c) eine fünfte Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist, und
jede der sechsten Schalteinrichtungen (24c) eine sechste Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist.

69. Halbleiterspeichereinrichtung nach Anspruch 67, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transitoreinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom Signal auf der ersten Signalleitung (/MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24d) aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist,
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung aufweist, die vom Signal auf der dritten Signalleitung (/MWLR) abhängig ist,
jede der fünften Schalteinrichtungen eine fünfte Transistoreinrichtung (24c) desselben Leitfähigkeitstyps wie die ersten und zweite Transistoreinrichtung aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist, und
jede der sechsten Schalteinrichtungen (24c) eine sechste Transistoreinrichtung (24c) desselben Leitfähigkeitstyps wie die erste und zweite Transistoreinrichtung aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist.

70. Halbleiterspeichereinrichtung nach Anspruch 67, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Signalleitung (/MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24e) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der dritten Signalleitung (/MWLR) abhängig ist,
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung (24e) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist,
jede der fünften Schalteinrichtungen eine fünfte Transistoreinrichtung (24c) aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist, und
jede der sechsten Schalteinrichtungen (24c) eine sechste Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist,

71. Halbleiterspeichereinrichtung nach Anspruch 61, dadurch gekennzeichnet, daß
jede der Mehrzahl erster Dekodereinrichtungen (LD(2j))
eine erste Schalteinrichtung (24a, 24d), die leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) aktiviert ist, um das Signal auf der ersten Hauptwortleitung (MWLL, /MWLL) an die entsprechende der lokalen Wortleitung (LWL(2j)) im ersten Block anzulegen, und
eine zweite Schalteinrichtung (24b, 24e), die zwischen die entsprechenden lokale Wortleitung (LWL(2j)) und ein Potential entsprechend einem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) deaktiviert ist, aufweist, und
jede der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1))
eine dritte Schalteinrichtung (24a, 24d), die leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) aktiviert ist, um das Signal auf der zweiten Hauptwortleitung (MWLR, /MWLR) an die entsprechende der lokalen Wortleitungen (LWL(2j+1)) im zweiten Block anzulegen, und
eine vierte Schalteinrichtung (24b, 24e), die zwischen die entsprechende lokale Wortleitung (LWL(2j+1)) und das Potential entsprechend einem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) deaktiviert ist, aufweist.

72. Halbleiterspeichereinrichtung nach Anspruch 71, dadurch gekennzeichnet, daß
jede der Mehrzahl erster Dekodereinrichtungen (LD(2j)) eine erste Treibereinrichtung (24c, 24f, R) aufweist, zum Treiben des Potentials auf der entsprechenden lokalen Wortleitungen (LWL(2j)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens die entsprechende Auswahlleitung (ZL) oder die erste Hauptwortleitung (MWLL, /MWLL) deaktiviert ist, und
jede der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) eine zweite Treibereinrichtung (24c, 24f, R) aufweist, zum Treiben des Potentials auf der entsprechenden lokalen Wortleitungen (LWL(2j+1)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens die entsprechende Auswahlleitung (ZL) oder die zweite Hauptwortleitung (MWLR, /MWLR) deaktiviert ist.

73. Halbleiterspeichereinrichtung nach Anspruch 72, dadurch gekennzeichnet, daß
jede der ersten Treibereinrichtungen (24c, 24f, R) eine fünfte Schalteinrichtung (24c) aufweist, die leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) deaktiviert ist, um das Signal auf der entsprechenden Auswahlleitung (ZL) an die entsprechende lokale Wortleitung (LWL(2j)) anzulegen, und
jede der zweiten Treibereinrichtungen (24c, 24f, R) eine sechste Schalteinrichtung (24c) aufweist, die leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) deaktiviert ist, um das Signal auf der entsprechenden Auswahlleitung (ZL) an die entsprechende lokale Wortleitung (LWL(2j+1)) anzulegen.

74. Halbleiterspeichereinrichtung nach Anspruch 72, dadurch gekennzeichnet, daß
jede der ersten Treibereinrichtungen (24c, 24f, R) eine erste Widerstandseinrichtung (R, 24f) aufweist, die zwischen die entsprechende lokale Wortleitung (LWL(2j)) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist, und
jede der zweiten Treibereinrichtungen (24c, 24f, R) eine zweite Widerstandseinrichtung (R, 24f) aufweist, die zwischen die entsprechende lokale Wortleitung (LWL(2j+1)) unmd das einem deaktivierten Zustand entsprechende Potential gekoppelt ist.

75. Halbleiterspeichereinrichtung nach Anspruch 72, gekennzeichnet durch eine Signalerzeugereinrichtung zum Erzeugen eines Signals, um alle zweite Schalteinrichtungen (24b, 24e) in der Mehrzahl erster Dekodereinrichtungen (LD(2j)) und alle vierte Schalteinrichtungen (24b, 24e) in der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) vor dem Betrieb der Mehrzahl von ersten Dekodereinrichtungen (LD(2j)) und der Mehrzahl von zweiten Dekodereinrichtungen (LD(2j+1)) gleichzeitig einmal leitend zu machen.

76. Halbleiterspeichereinrichtung nach Anspruch 73, dadurch gekennzeichnet, daß
das erste Auswahlsignal zueinander komplementäre erste und zweite Signale aufweist,
die erste Hauptwortleitung (MWLL, /MWLL) eine erste Signalleitung (/MWLL), die das erste Signal empfängt, und eine zweite Signalleitung (MWLL), die das zweite Signal empfängt, aufweist, und
die zweite Hauptwortleitung (MWLR, /MWLR) eine dritte Signalleitung (/MWLR), die das erste Signal empfängt, und eine vierte Signalleitung (MWLR), die das zweite Signal empfängt, aufweist,

77. Halbleiterspeichereinrichtung nach Anspruch 76, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die erste Signalleitung (/MWLL) und die entsprechende der lokalen Wortleitungen (LWL(2j)) gekoppelt ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die dritte Signalleitung (/MWLR) und die entsprechende der lokalen Wortleitungen (LWL(2j+1)) gekoppelt ist,
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist,
jede der fünften Schalteinrichtungen (24c) eine fünfte Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist, und
jede der sechsten Schalteinrichtungen (24c) eine sechste Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der vierten Signalleitung (MWLR] abhängig ist.

78. Halbleiterspeichereinrichtung nach Anspruch 65, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Hauptwortleitung (MWLL, /MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Hauptwortleitung (MWLL, /MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Hauptwortleitung (MWLR, /MWLR) abhängig ist, und
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Hauptwortleitung (MWLR, /MWLR) abhängig ist.

79. Halbleiterspeichereinrichtung nach Anspruch 65, dadurch gekennzeichnet, daß
das erste Auswahlsignal zueinander komplementäre erste und zweite Signale aufweist,
die erste Hauptwortleitung (MWLL, /MWLL) eine erste Signalleitung (/MWLL), die das erste Signal empfängt, und eine zweite Signalleitung (MWLL), die das zweite Signal empfängt, aufweist,
die zweite Hauptwortleitung (MWLR, /MWLR) eine dritte Signalleitung (/MWLR), die das erste Signal empfängt, und eine vierte Signalleitung (MWLR), die das zweite Signal empfängt, aufweist,
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) aufweist, die vom Signal auf der ersten Signalleitung (/MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24c) aufweist, die vom Signal auf der dritten Signalleitung (/MWLR) abhängig ist, und
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die dritte Transistoreinrichtung aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist.

80. Halbleiterspeichereinrichtung nach Anspruch 66, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Hauptwortleitung (MWLL, /MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Hauptwortleitung (MWLL, /MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom, Signal auf der zweiten Hauptwortleitung (MWLR, /MWLR) abhängig ist, und
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Hauptwortleitung (MWLR, /MWLR) abhängig ist.

81. Halbleiterspeichereinrichtung nach Anspruch 66, dadurch gekennzeichnet, daß
das erste Auswahlsignal zueinander komplementäre erste und zweite Signale aufweist,
die erste Hauptwortleitung (MWLL, /MWLL) eine erste Signalleitung (/MWLL), die das erste Signal empfängt, und eine zweite Signalleitung (MWLL), die das zweite Signal empfängt, aufweist,
die zweite Hauptwortleitung (MWLR, /MWLR) eine dritte Signalleitung (/MWLR), die das erste Signal empfängt, und eine vierte Signalleitung (MWLR), die das zweite Signal empfängt, aufweist,
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) aufweist, die vom Signal auf der ersten Signalleitung (/MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24c) aufweist, die vom Signal auf der dritten Signalleitung (/MWLR) abhängig ist, und
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung (24b) desselben Leitfähigkeitstyps wie die dritte Transistoreinrichtung aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist.

82. Halbleiterspeichereinrichtung nach Anspruch 74, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die erste Hauptwortleitung (MWLL, /MWLL) und die entsprechende der lokalen Wortleitungen (LWL(2j)) geschaltet ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist,
jede der dritte Schalteinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24c) des erten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die zweite Hauptwortleitung (MWLR, /MWLR) und die entsprechende der lokalen Wortleitungen (LWL(2j+1)) gekoppelt ist, und
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist.

83. Halbleiterspeichereinrichtung nach Anspruch 75, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transistoreinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die ersten Hauptwortleitung (MWLL, /MWLL) und die entsprechende der lokalen Wortleitungen (LWL(2j)) geschaltet ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transistoreinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transistoreinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die zweite Hauptwortleitung (MWLR, /MWLR) und die entsprechende der lokalen Wortleitungen (LWL(2j+1)) gekoppelt ist, und jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transistoreinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist.