DE4117881C2 - Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung der in dem Patentanspruch 1 oder in dem Patentanspruch 13 angegebenen Gattung.

Ein SRAM (statischer Direktzugriffsspeicher) stellt eine Halbleiter­ speichereinrichtung dar, deren Daten nicht verloren gehen, bis die Spannungsversorgung abgeschaltet wird. Durch die kürzliche Erhöhung der Speicherkapazität der Halbleiterspeichereinrichtungen hat sich die Zahl der Speicherzellen in einem solchen SRAM, die mit den je­ weiligen Wortleitungen verbunden sind, erhöht.

Fig. 26 zeigt ein schematisches Blockdiagramm der Funktion der Ge­ samtstruktur eines SRAM und weist nur einen minimalen Funktionsblock auf, der für die Beschreibung der grundlegenden Operation des SRAM, wie beispielsweise eine Lese- oder Schreiboperation, erforderlich ist. In Fig. 26 weist ein Speicherzellenfeld 102 die Schaltkreis­ struktur einer Speicherzelle, die als Beispiel dargestellt ist, auf. In der Praxis umfaßt das Speicherzellenfeld 102 Speicherzellen, die jeweils den dargestellten Schaltkreisaufbau besitzen und in einer Matrix aus Zeilen und Spalten angeordnet sind. Für jede der Mehrzahl von Zeilen ist eine Wortleitung WL und für jede der Mehrzahl von Spalten ein Bitleitungspaar BitL und BitR gebildet. Jede Speicher­ zelle ist mit einer Wortleitung WL und einem Bitleitungspaar BitL und BitR verbunden, die jeweils der Zeile bzw. Spalte entsprechen, in der die Speicherzelle angeordnet ist.

Unter Bezugnahme auf die Fig. 26 wird nun eine grundlegende Opera­ tion des SRAM beschrieben.

Beim Schreiben von Daten in eine Speicherzelle 200 wird ein externes Adreßsignal an einen Adreßsignal-Eingangsschaltkreis 104 angelegt, wobei das Signal die Stelle (Adresse) der Speicherzelle 200 im Speicherzellenfeld 102 angibt, in die Daten geschrieben werden sol­ len. Der Adreßsignal-Eingangsschaltkreis 104 wandelt die Spannungs­ amplitude des externen Adreßsignals in eine Spannungsamplitude um, die für einen internen Schaltkreis dieses SRAM geeignet ist. Weist das externe Signal beispielsweise einen TTL-Pegel auf, dessen H-Pe­ gel (logisch hoch) gleich 2,2V und dessen L-Pegel (logisch niedrig) gleich 0,8V ist, so beträgt dessen Spannungsamplitude 1,4V. Weist ein Signal des internen Schaltkreises des SRAM einen MOS-Pegel auf, dessen H-Pegel gleich 5V und dessen L-Pegel gleich 0V ist, so be­ trägt seine Spannungsamplitude 5V. In einem solchen Fall ändert der Adreßsignal-Eingangsschaltkreis 104 die Spannungsamplitude 1,4V des externen Signals in 5V.

Das Adreßsignal (im weiteren als internes Adreßsignal bezeichnet), dessen Pegel vom Adreßsignal-Eingangsschaltkreis 104 geändert worden ist, wird von einem Adreßsignal-Dekodierschaltkreis 106 in ein Wort­ leitungs-Auswahlsignal und ein Bitleitungspaar-Auswahlsignal umge­ wandelt.

Ausgewählt wird die Speicherzelle 200 von einer mit ihr verbundenen Wortleitung WL, die ein Potential mit hohem Pegel erreicht, und ei­ nem mit ihr verbundenen Bitleitungspaar BitL und BitR, das elek­ trisch mit einem (nicht dargestellten) internen Datenbus verbunden ist, der als I/O-Leitung bezeichnet wird. Das oben beschriebene Wortleitungs-Auswahlsignal und das Bitleitungspaar-Auswahlsignal stellen ein Signal, das nur das Potential auf der Wortleitung WL, die mit der Speicherzelle 200 verbunden ist, auf hohen Pegel bringt und ein Signal, das das mit der Speicherzelle 200 verbundene Bitlei­ tungspaar BitL und BitR mit der I/O-Leitung verbindet, dar.

Nach der Auswahl der Speicherzelle 200 durch das Wortleitungs-Aus­ wahlsignal und das Bitleitungspaar-Auswahlsignal werden die in die Speicherzelle 200 zu schreibenden Daten von der I/O-Leitung zur Bit­ leitung übertragen. Die zu schreibenden Daten werden von einem Da­ tensignal-Eingabeschaltkreis 108 als externes Signal zugeführt. Der Datensignal-Eingabeschaltkreis 108 ändert die Spannungsamplitude des externen Datensignals in die Amplitude des MOS-Pegels und legt das umgewandelte Signal an einen Datenschreibschaltkreis 100 an.

Der Datenschreibschaltkreis 100 überträgt das umgewandelte Datensi­ gnal unter Verwendung eines (nicht dargestellten) Transistors mit einer Stromtreibungsfähigkeit an die I/O-Leitung, die ein Treiben des Bitleitungspaares BitL und BitR gestattet. Damit empfängt das Bitleitungspaar BitL, BitR das Datensignal als komplementäre Poten­ tiale.

In der Speicherzelle 200 werden in Abhängigkeit von einem Potential mit hohem Pegel auf der Wortleitung WL die N-Kanal MOS-Transistoren 210 und 220 durchgeschaltet. Befinden sich die Potentiale auf den Bitleitungen BitL und BitR auf hohem bzw. niedrigem Pegel, so wird daher der N-Kanal MOS-Transistor 240 als Reaktion auf einen Potenti­ alanstieg des Knotens N1 durch das Potential mit hohem Pegel auf der Bitleitung BitL leitend und umgekehrt der N-Kanal MOS-Transistor 230 als Reaktion auf den Potentialabfall des Knotens N2 durch das Poten­ tial mit niedrigem Pegel auf der Bitleitung BitR gesperrt. Damit werden die von der I/O-Leitung auf die Bitleitungen BitL und BitR übertragenen Potentiale an den Knoten N1 und N2 gehalten. Selbst nachdem das Potential auf der Wortleitung WL einen niedrigen Pegel erreicht und die Transistoren 210 und 220 sperren, bewirkt der ge­ sperrte Transistor 230 mit anderen Worten, daß das Potential am Kno­ ten N1 selbst dann auf hohem Potential (logisch hohem Pegel), das über das Widerstandselement 250 von einer Spannungsversorgung Vcc zugeführt wird, bleibt, während der leitende Transistor 240 bewirkt, daß das Potential am Knoten N2 auf einem niedrigen Potential (=0V: logisch niedriger Pegel) bleibt, das durch das Verhältnis des Wertes des Widerstands 260 zum Durchlaßwiderstand des Transistors 240 be­ stimmt ist.

Die oben angeführte Operation vervollständigt das Schreiben von Da­ ten in die Speicherzelle 200.

Beim Lesen von Daten aus der Speicherzelle 200 wird wie beim Daten­ lesen ein externes Adreßsignal, das der Speicherzelle 200 ent­ spricht, aus der Daten gelesen werden sollen, dem Adreßsignal-Ein­ gangsschaltkreis 104 zugeführt. Damit erreicht das Potential auf der Wortleitung WL, die mit der Speicherzelle 200 verbunden ist, einen hohen Pegel, um das mit der Speicherzelle 200 verbundene Bitlei­ tungspaar BitL, BitR mit der I/O-Leitung zu verbinden. Befinden sich die Potentiale an den Knoten N1 und N2 beispielsweise auf hohem bzw. niedrigem Pegel, so fällt damit das Potential auf der Bitleitung BitR aufgrund des Stromflusses von der Bitleitung BitR über die Transistoren 210 und 240 zur Masse GND ab. Umgekehrt bleibt das Po­ tential auf der Bitleitung BitL auf dem hohen Potential am Knoten N1, da kein Strom von der Bitleitung BitL zur Masse fließt. Damit treten komplementäre Potentialänderungen entsprechend den Speicher­ daten (den Potentialen an den Knoten N1 und N2) der Speicherzelle 200 auf den Bitleitungen BitL und BitR auf.

In Unterschied zum Datenschreiben wird die I/O-Leitung beim Datenle­ sen mit einem Datenverstärkungsschaltkreis 112 verbunden. Daher wer­ den die Speicherdaten der Speicherzelle 200 zum Datenverstärkungs­ schaltkreis 112 übertragen, nachdem sie auf den Bitleitungen BitL und BitR auftauchen.

Der Datenverstärkungsschaltkreis 112 verstärkt die Potentialänderun­ gen der Bitleitungen BitL und BitR, indem er die Differenz zwischen den Potentialen auf den Bitleitungen BitL und BitR verstärkt, um den Pegel des Datensignals, das aus der Speicherzelle 200 gelesen worden ist, in einen Signalpegel (üblicherweise ein MOS-Pegel) zur Verwen­ dung im internen Schaltkreis dieses SRAMs umzuwandeln. Das Datensi­ gnal mit umgewandeltem Pegel wird über einen (nicht dargestellten) Transistor, der eine Stromtreibungsfähigkeit zum Treiben eines (nicht dargestellten) externen Datenbus besitzt und in einem Da­ tensignal-Ausgabeschaltkreis 114 gebildet ist, extern ausgegeben.

Die oben angeführte Operation vervollständigt das Lesen von Daten aus der Speicherzelle.

Ein Schreibsteuersignal-Eingabeschaltkreis 111 steuert den Daten­ schreibschaltkreis 100 und den Datenverstärkungsschaltkreis 112, da­ mit diese in der oben beschriebenen Weise arbeiten. Die in Fig. 26 gezeigte Schaltkreisanordnung der Speicherzelle wird allgemein als Hochwiderstandslasttyp bezeichnet, der Widerstandselemente 250 und 260 mit großem Widerstand als Lasten verwendet.

Da beim Datenlesen die Potentiale auf den Bitleitungen BitL und BitR in Abhängigkeit von den Potentialen an den Knoten N1 bzw. N2 voll­ ständig geändert werden sollten, sollten Widerstand und Kapazität des Bitleitungspaars BitL, BitR klein sein.

Werden an den Knoten N1 und N2 beispielsweise Potentiale mit hohem bzw. niedrigem Pegel aufrecht erhalten, so fällt das Potential auf der Bitleitung BitR beim Datenlesen durch den größeren Strom von der Bitleitung BitR über die Transistoren 210 und 240 zur Masse schnel­ ler. Werden umgekehrt an den Knoten N1 und N2 Potentiale mit niedri­ gem bzw. hohem Pegel aufrecht erhalten, so fällt das Potential auf der Bitleitung BitL durch den größeren Strom von der Bitleitung BitL über die Transistoren 220 und 230 zur Masse GND schneller. Das be­ deutet, daß die Transistoren 230 und 240 in der Speicherzelle die Bitleitungen BitL bzw. BitR beim Datenlesen treiben.

Um die Speicherdaten der Speicherzelle auf das Bitleitungspaar BitL, BitR schnell und zuverlässig auszulesen, ist es wünschenswert, daß die Ströme, die vom Transistor 230 von der einen Bitleitung BitL über den Transistor 220 zur Masse GND und vom Transistor 240 von der Bitleitung BitR über den Transistor 210 zur Masse gezogen werden, groß sind. Die Größe der jeweiligen Transistoren in einer Speicher­ zelle weisen jedoch eine geringe Größe auf. Andererseits ist die Länge der jeweiligen Bitleitung im Vergleich zum Transistor sehr groß. Daher sollen die Widerstände und Kapazitäten der Bitleitungen BitL und BitR bevorzugterweise klein sein, um es den Transistoren 230 und 240 in der Speicherzelle 200 zu gestatten, schnell einen be­ stimmten Strom von der Bitleitung BitL bzw. BitR zu ziehen.

Hierfür wird das Bitleitungspaar BitL, BitR aus Metall gebildet, da­ mit es einen ausreichend kleinen Widerstand und eine ausreichend ge­ ringe Kapazität aufweist.

Andererseits ist die Wortleitung WL mit den Gates der Transistoren 210 und 220 der Speicherzelle 200 verbunden. Allgemein ist das Gate eines MOS-Transistors aus einem Material wie Polysilizium mit einem Widerstandswert gebildet, der größer als der von Metall ist. Daher erfordert eine Wortleitung WL aus Metall ein Kontaktloch, um eine Polysiliziumschicht, die die Gates der Transistoren 210 und 220 bil­ det, mit einer Metallschicht zu verbinden, die als Wortleitung WL dient. Ein solches Kontaktloch verhindert jedoch im allgemeinen eine hohe Integration eines integrierten Halbleiterschaltkreises und macht den Herstellungsprozeß kompliziert. Die Wortleitung WL wird daher aus einem Material wie Polysilizium gebildet, das einen größe­ ren Widerstand als Metall aufweist, und berührt die Gates der Tran­ sistoren 210 und 220.

Durch den kürzlichen Anstieg der Kapazität von SRAMs hat sich jedoch die Zahl der Speicherzellen erhöht, die in einer jeweiligen Reihe angeordnet sind. Hieraus folgt ein Anstieg der Länge der jeweiligen Wortleitung. Damit werden Widerstand und Kapazität der jeweiligen Wortleitung signifikant erhöht, wodurch der Adreßsignal-Dekodier­ schaltkreis 106 mehr Zeit benötigt, das Potential auf der Wortlei­ tung WL auf einen hohen Pegel zu ändern.

Wenn die Wortleitung WL nicht schnell ein Potential mit hohem Pegel erreicht, werden die Transistoren 210 und 220 in der Speicherzelle nur langsam leitend. Damit benötigen die Potentiale auf den Bitlei­ tungen BitL und BitR mehr Zeit, um sich beim Datenlesen in Abhängig­ keit von den Speicherdaten in der Speicherzelle 200 zu ändern. Fer­ ner dauert es länger, die Potentiale an den Knoten N1 und N2 beim Datenschreiben auf einen Pegel zu zwingen, der den externen Daten entspricht. Daher erhöht eine solcher Anstieg der Länge der Wortlei­ tung WL die Zeitspanne von der Zuführung eines externen Adreßsignals an den Adreßsignal-Eingabeschaltkreis 104 bis zum Datenlesen oder Datenschreiben bezüglich einer Speicherzelle 200 entsprechend dem Adreßsignal, d. h. die Zugriffszeit.

Obwohl dieses Problem bis zu einem gewissen Grad durch eine Erhöhung der Größe des Transistors im Adreßsignal-Dekodierschaltkreis, um die Treibungsfähigkeit des Adreßsignal-Dekoderschaltkreises 106 bezüg­ lich der Wortleitung WL anzuheben, vermieden werden kann, ist es nicht möglich, die Größe der Bauelemente in einer integrierten Halb­ leiterschaltkreiseinrichtung grenzenlos zu vergrößern. Daher sollte die Wortleitung WL unabhängig von einem Anstieg der Wortleitungs­ länge durch die Bauelemente beschränkter Größe getrieben werden, die im Adreßsignal-Dekodierschaltkreis 106 gebildet sind. Auf diese Weise kann das Problem nicht gelöst werden.

Als ein herkömmliches Verfahren zum Vermeiden eines Problems, wie es oben beschrieben worden ist, wird jede Wortleitung WL in eine Mehr­ zahl von Abschnitte unterteilt. Jeder Abschnitt ist mit einem Deko­ derschaltkreis zum Treiben des Abschnitts ausgerüstet. Dieses Ver­ fahren wird als geteilte Wortleitungsstruktur bezeichnet. Ein sol­ ches Verfahren mit geteilter Wortleitung ist beispielsweise in der US RE32993 und der US 4,554,646 beschrieben.

Fig. 27 zeigt ein schematisches Diagramm des Prinzips einer solchen Wortleitungsteilung in einem SRAM. Unter Bezugnahme auf die Fig. 27 wird nun kurz das Prinzip der Wortleitungsteilung beschrieben.

Wie in Fig. 27(a) dargestellt ist, ist ein Speicherzellenfeld 102 in Zeilenrichtung in eine Mehrzahl von Blöcke unterteilt. Jede Zeile weist eine Wortleitung auf, die in einzelne Blöcke unterteilt ist (siehe Fig. 27(b)). Im weiteren werden diese individuell gebildeten Wortleitungen als lokale Wortleitungen bezeichnet. Dies bedeutet, daß eine Mehrzahl von lokalen Wortleitungen, die entsprechend jeder Zeile gebildet sind, eine Wortleitungsgruppe im Speicherzellenfeld 102 bilden. Die Auswahl einer lokalen Wortleitung wird durch Erzeu­ gen eines Signals zur Auswahl einer lokalen Wortleitung in einer Wortleitungsgruppe (im weiteren als lokales Wortleitungssignal be­ zeichnet) ausgeführt, wie in Fig. 27(c) gezeigt ist, indem das logi­ sche Produkt eines Signals zum Auswählen eines Blockes aus der Mehr­ zahl von Blöcken, die das Speicherzellenfeld 102 bilden (im weiteren als Z-Dekodersignal bezeichnet), und eines Signals zum Auswählen ei­ ner Gruppe in der Mehrzahl von Wortleitungsgruppen, die im Speicher­ zellenfeld 102 enthalten sind (im weiteren als Hauptwortleitungssi­ gnal bezeichnet), bestimmt wird.

Wie in Fig. 27(d) dargestellt ist, bilden im Speicherzellenfeld 102 die Bitleitungspaare der entsprechenden Spalten der Blöcke eine Bit­ leitungspaargruppe. Durch ein Signal, das eine Gruppe aus der Mehr­ zahl von Bitleitungspaargruppen im Speicherzellenfeld 102 auswählt, wird aus jedem Block ein Bitleitungspaar ausgewählt.

Wie in Fig. 27(e) gezeigt ist, wird unter den Speicherzellen, die mit der Mehrzahl von Bitleitungspaaren in der ausgewählten Bitlei­ tungspaargruppe verbunden sind, eine Speicherzelle, die mit der aus­ gewählten einen lokalen Wortleitung verbunden ist, durch eine solche Auswahl einer lokalen Wortleitung und die Bitleitungspaarauswahl ausgewählt. Wie oben beschrieben worden ist, wird die Adresse einer Speicherzelle, aus der Daten gelesen oder in die Daten geschrieben werden sollen, durch eine Blockadresse, die den n-ten aus der Hehr­ zahl von Blöcken auszuwählenden Block angibt, eine Zeilenadresse, die die n-te aus der Mehrzahl von Wortleitungsgruppen auszuwählende Wortleitungsgruppe angibt, und eine Spaltenadresse, die die n-te aus der Mehrzahl von Bitleitungspaargruppen auszuwählende Bitleitungs­ paargruppe angibt, bestimmt.

Ein SRAM mit geteilter Wortleitungsstruktur weist daher einen Schaltkreis zum Erzeugen eines lokalen Wortleitungssignals (im wei­ teren als lokaler Dekoder bezeichnet) durch Ermitteln des logischen Produkts des Z-Dekodersignals und des Hauptwortleitungssignals auf. Dieser Schaltkreis ist für jeden Block gebildet.

Fig. 28 zeigt ein schematisches Diagramm der Anordnung der Umgebung des Speicherzellenfeldes, die einen lokalen Dekoder des SRAMs mit geteilter Wortleitungsstruktur aufweist.

In einem Speicherzellenfeld, wie es in Fig. 28 dargestellt ist, wei­ sen n Teilblöcke Bl0-BL(n-1) lokale Dekodergruppen DEC0-DEC(n-1) auf. Diese Blöcke BL0-BL(n-1) weisen jeweils dieselbe Zahl lokaler Wortleitungen LWL0-LWL(n-1) auf. Die lokalen Dekodergruppen DEC0- DEC(n-1) weisen als lokale Dekoder LD0-LD(n-1) Logikgatter auf, die jeweils entsprechend den lokalen Wortleitungen LWL0-LWL(n-1) in den entsprechenden Blöcken BL0-BL(n-1) gebildet sind.

Zum Anlegen von Hauptwortleitungssignalen an die lokalen Dekoder­ gruppen DEC0-DEC(n-1) ist ein Zeilendekoder 6 gebildet. Es ist ein Z-Dekoder 18 geschaffen, um Z-Dekodersignale den lokalen Dekoder­ gruppen DEC0-DEC(n-1) zuzuführen. Der Zeilendekoder 6 weist Aus­ gangssignalleitungen MWL auf, die jeweils für jede Zeile gebildet sind. Die Signalleitungen MWL werden als Hauptwortleitungen bezeich­ net. Der Z-Dekoder 18 weist Ausgangssignalleitungen ZL auf, die je­ weils entsprechend den lokalen Dekodergruppen DEC0-DEC(n-1) geschaf­ fen sind. Die Signalleitungen ZL werden als Z-Dekodersignalleitungen bezeichnet.

Jeder der lokalen Dekoder LD0-LD(n-1) empfängt ein Signal auf der entsprechenden Z-Dekodersignalleitung ZL und ein Signal auf der Hauptwortleitung MWL der entsprechenden Zeile als Eingangssignale, um auf der entsprechenden der lokalen Wortleitungen LWL0-LWL(n-1) ein lokales Wortleitungssignal zum Auswählen der entsprechenden lo­ kalen Wortleitung zu erzeugen.

Der Zeilendekoder 6 weist beispielsweise Logikgatterschaltkreise 40 auf, die jeweils für eine Hauptwortleitung MWL gebildet sind. Mit dem Empfang eines externen Adreßsignals, das eine Zeilenadresse an­ gibt, gibt einer der Logikgatterschaltkreise 40 im Zeilendekoder 6 auf die entsprechende Hauptwortleitung MWL ein Hauptwortleitungssi­ gnal zum Aktivieren der Hauptwortleitung MWL aus.

Der Z-Dekoder 18 gibt auf eine der Signalleitungen ZL ein Dekodersi­ gnal zum Aktivieren der Signalleitung ZL in Abhängigkeit von einer externen Adresse aus, das eine Blockadresse angibt. Zu diesem Zeit­ punkt befinden sich die Potentiale auf der aktivierten Z-Dekodersi­ gnalleitung und der aktivierten Hauptwortleitung MWL beide auf hohem Pegel. Werden 2-Eingangs-UND-Gatter als lokale Dekoder LD0-LD(n-1) verwendet, so wird daher nur eine lokale Wortleitung, die mit einem lokalen Dekoder verbunden ist, der das Potential der aktivierten Hauptwortleitung MWL und das Potential auf der aktivierten Z-Deko­ dersignalleitung ZL als Eingangssignale empfängt, auf einen hohen Pegel gebracht. Dies bedeutet, daß nur eine lokale Wortleitung ein lokales Wortleitungssignal zum Aktivieren der lokalen Wortleitung empfängt.

Zur Vereinfachung sind in Fig. 28 weder Bitleitungspaare noch Speicherzellen dargestellt.

Fig. 29 zeigt das tatsächliche Layout der lokalen Dekodergruppen und der geteilten Speicherzellenfeldblöcke auf einem Halbleitersubstrat in einem solchen SRAM mit geteilter Wortleitungsstruktur.

In der Praxis zerfallen, wie in Fig. 29 dargestellt ist, hinsicht­ lich des Layouts n (n ist eine gerade Zahl) Teilblöcke BL0-BL(n-1) eines Speicherzellenfeldes in n/2 Gruppen, wobei jede Gruppe zwei Blöcke aufweist. Dann werden in jeder dieser n/2 Gruppen eine gerad­ zahlig numerierte lokale Dekodergruppe, die dem geradzahlig nume­ rierten Block entspricht, und eine ungeradzahlig numerierte lokale Dekodergruppe, die einem ungeradzahlig numerierten und dem geradzah­ lig numerierten Block benachbarten Block entspricht, zwischen diesen beiden Blöcken angeordnet.

In "S. Aizaki et al, IE³ ISSCC Digest of Technical Papers, S. 126- 127, 1990" und ähnlichen Druckschriften ist eine weitere Teilung der in Zeilenrichtung geteilten Blöcke BL0-BL(n-1) in eine Mehrzahl von Blöcke in Spaltenrichtung vorgeschlagen worden. Fig. 30 zeigt ein Schaltbild einer schematischen Anordnung des Hauptteils eines SRAM, in dem ein Speicherzellenfeld in Zeilenrichtung in 32 Blöcke BL0- BL31 und jeder Block in Spaltenrichtung weiter in 128 Subblöcke SBL0-SBL127 unterteilt ist. Jeder der Blöcke BL0-BL31 weist dieselbe Zahl von Speicherzellenspalten auf. In ähnlicher Weise besitzt jeder der Subblöcke SBL0-SBL127 dieselbe Zahl von Speicherzellenzeilen.

Wird jeder der Blöcke in Spaltenrichtung weiter in eine Mehrzahl von Subblöcken unterteilt, so weist der Zeilendekoder 6 128 Ausgangssi­ gnalleitungen, d. h. 12 Hauptwortleitungen MWL auf, die entsprechend den Subblockgruppen SBL0-SBL127 gebildet sind. Der Zeilendekoder 6 weist beispielsweise Logikgatterschaltkreise 40 auf, die entspre­ chend den Hauptwortleitungen gebildet sind. Mit dem Empfang eines externen Adreßsignals, das eine Zeilenadresse angibt, legt eines dieser Logikgatter 40 an die entsprechende Hauptwortleitung MWL ein Potential (mit hohem Pegel) an, das die Hauptwortleitung aktiviert.

Der Z-Dekoder 18 weist Ausgangssignalleitungen, d. h. Z-Dekodersi­ gnalleitungen ZL auf, die mit derselben Zahl (m) von lokalen Wort­ leitungen, die in einem Subblock enthalten sind, für jeden der 32 Blöcke BL0-BL31 gebildet sind. Daher bildet die Mehrzahl von Z-Deko­ dersignalleitungen, die für den jeweiligen Block BL0-BL31 geschaffen sind, eine Signalleitungsgruppe ZLG. In Abhängigkeit von einem ex­ ternen Adreßsignal, das eine Blockadresse angibt, und einem externen Adreßsignal, das eine Zeilenadresse angibt, gibt der Z-Dekoder 18 an nur eine der Signalleitungen ZL, die in diesen Signalleitungsgruppen enthalten sind, ein Potential mit hohem Pegel zum Aktivieren der einen Signalleitung ZL aus.

Entsprechend den Blöcken BL0-BL31 sind lokale Dekodergruppen DEC0- DEC31 gebildet. Genauer gesagt befinden sich zwischen jedem der un­ geradzahlig numerierten Blöcke BL1, BL3, . . . und jedem der hierzu benachbarten geradzahlig numerierten Blöcke BL0, BL2, . . . zwei lo­ kale Dekodergruppen entsprechend diesen zwei Blöcken.

Die lokalen Dekodergruppen DEC0-DEC31 weisen Logikgatterschaltkreise LD0-LD31 als lokale Dekoder auf, die für die jeweiligen Wortleitun­ gen LWL0-LWL31 in den entsprechenden Blöcken BL0-BL31 gebildet sind.

Ein Signal auf der jeweiligen Hauptwortleitung MWL wird an alle lo­ kalen Dekoder LD0-LD31, die entsprechend den 32 Subblöcken (jeweils SBL0-SBL127) dieser Hauptwortleitung MWL gebildet sind, gemeinsam angelegt. Es ist eine Mehrzahl von Signalleitungen, die in der je­ weiligen Z-Dekodersignalleitungsgruppe ZLG gebildet sind, ist ent­ sprechend der Mehrzahl lokaler Wortleitungen im entsprechenden Block (ein beliebiger von BL0-BL31) geschaffen. Ferner ist die Mehrzahl von Leitungen in jeder Signalleitungsgruppe ZLG gemeinsam mit 128 lokalen Dekodern verbunden, die entsprechend den 128 lokalen Wort­ leitungen der 128 Subblöcke SBL0-SBL127 im einen entsprechenden Block geschaffen sind.

Daher weist jeder der lokalen Dekoder LD0-LD31 ein 2-Eingangs-UND- Gatter auf, wobei nur ein lokaler Dekoder, der mit einer aktivierten Hauptwortleitung MWL und einer aktivierten Z-Dekodersignalleitung ZL verbunden ist, die entsprechende eine lokale Wortleitung aktiviert. Das bedeutet, daß nur ein lokaler Dekoder ein lokales Wortleitungs­ auswahlsignal ausgibt.

Wird wie oben beschrieben eine Mehrzahl von Blöcken, die in Zeilen­ richtung geteilt ist, zusätzlich in Spaltenrichtung unterteilt, so wird die Auswahl der lokalen Wortleitung durch den Zeilendekoder 6, der ein Signal ausgibt, das in der Zeichnung den n-ten Subblock von oben mit einer auszuwählenden lokalen Wortleitung angibt, und den Z-Dekoder 18 ausgeführt, der ein Signal ausgibt, das den in der Zeich­ nung n-ten Block von links mit der einen auszuwählenden lokalen Wortleitung und den n-ten Subblock von oben mit der lokalen Wortlei­ tung angibt.

Fig. 31 stellt eine Tabelle dar, die zeigt, wie externe Adreßsignale dem Zeilendekoder 6 und dem Z-Dekoder 18 der Fig. 30 für den Fall eines Speicherzellenfeldes mit Speicherzellen, die in einer Matrix aus 512 Zeilen und 2048 Spalten angeordnet sind, aufgeteilt zuge­ führt werden. Unter Bezugnahme auf die Fig. 31 und 30 werden aus den externen Adreßsignalen, die die Adresse einer auszuwählenden Speicherzelle in Spaltenrichtung angeben, die Blockadresse angeben­ den 5-Bit-Signale Z0-Z4 in den Z-Dekoder 18 und die Spaltenadresse in einem Block angebenden 6-Bit-Signale Y0-Y5 in den (in Fig. 30 nicht dargestellten) Spaltendekoder eingegeben. Von den externen Adreßsignalen, die die Adresse der auszuwählenden Speicherzelle in Zeilenrichtung angeben, werden die höherwertigen 7-Bit-Signale X2-X8 in den Zeilendekoder 6 und die niederwertigen 2-Bit-Signale X0 und X1 in den Z-Dekoder 18 eingegeben.

In einem solchen Fall dekodiert der Zeilendekoder 6 die 7-Bit-Si­ gnale X2-X8, um 2⁷-Bit-Signale (128 Signale) X0-X127 auszugeben, von denen sich eines auf hohem Pegel befindet. Damit wird nur eine der 128 Hauptwortleitungen MWL aktiviert. Der Z-Dekoder 18 dekodiert insgesamt die 7-Bit-Signale mit den 5-Bit-Blockadreßsignalen Z0-Z4 und den 2-Bit-Zeilenadreßsignalen X0 und X1, um 2⁷-Bit (= 32 × 4) X-Dekodersignale ZX0-ZX127 auszugeben, wobei sich nur eines der Si­ gnale auf hohem Pegel befindet.

Für den Fall eines Speicherzellenfeldes mit 512 Speicherzellenzeilen weist jeder der Subblöcke SBL0-SBL127 vier lokale Wortleitungen auf. Daher aktiviert die Ausgabe der oben beschriebenen 128-Bit-Signale ZX0-ZX127 durch den Z-Dekoder 18 eine von vier Signalleitungen ZL, die in einer der 32 entsprechend den 32 Blöcken BL0-BL31 gebildeten Signalliniengruppen ZLG enthalten sind.

Der Spaltendekoder dekodiert die 6-Bit-Signale Y0-Y6, um 2⁶-Bit (=64) Signale auszugeben, von denen nur eines auf hohem Pegel liegt. Für den Fall eines Speicherzellenfeldes mit 2048 Speicherzellenspal­ ten weist jeder der Blöcke BL0-BL31 64 Bitleitungspaare auf und da­ her wählt jedes der 64-Bit-Signale in jedem der Blöcke BL0-BL31 ein Bitleitungspaar auf.

Fig. 32 zeigt ein Logikschaltkreisdiagramm für ein Beispiel der tatsächlichen Anordnung eines lokalen Dekoders. Unter Bezugnahme auf die Fig. 32 wird die Anordnung eines herkömmlichen lokalen Dekoders beschrieben.

In der folgenden Beschreibung werden in den n Blöcken BL0-BL(n-), die durch Teilen des Speicherzellenfeldes in Zeilenrichtung erhalten werden, die lokalen Wortleitungen in geradzahlig numerierten Blöcken und die lokalen Wortleitungen in ungeradzahlig numerierten Blöcken mit LWL(2j) bzw. LWL(2j+1) bezeichnet (j=0,1,. . .,(n-2)/2). In ähnli­ cher Weise werden die entsprechend den geradzahlig numerierten Blöc­ ken gebildeten und die entsprechend den ungeradzahlig numerierten Blöcken gebildeten lokalen Dekoder durch LD(2j) bzw. LD(2j+1) ange­ geben.

Fig. 32 zeigt zwei lokale Dekoder LD(2j) und LD(2j+1), die im tatsächlichen Layout benachbart zueinander gebildet sind.

Jeder der herkömmlichen lokalen Dekoder LD(2j) und LD(2j+1) weist beispielsweise ein 2-Eingangs-NAND-Gatter 800, das ein Signal auf der entsprechenden Z-Dekodersignalleitung ZL empfängt, und einen In­ verter 810 zum Invertieren des Ausgangssignals des NAND-Gatters 800 auf. Das Ausgangssignal des Inverters 810 wird der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) zugeführt.

Unter Bezugnahme auf die Fig. 33 wird nun der Betrieb der in Fig. 32 gezeigten lokalen Dekoder beschrieben. Fig. 33 zeigt eine Tabelle von Wahrheitswerten des in Fig. 32 dargestellten Logikschaltkreises.

Wie aus Fig. 33 ersichtlich ist, erreicht in jedem der lokalen Deko­ der LD(2j) und LD(2j+1) das Ausgangspotential (d. h. das Potential auf der entsprechenden Wortleitung LW(2j) bzw. LWL(2j+1)) des Inver­ ters 810 nur dann einen hohen Pegel in Abhängigkeit davon, daß das NAND-Gatter 800 ein Ausgangspotential mit niedrigem Pegel aufweist, wenn die Potentiale auf der entsprechenden Hauptwortleitung MWL und der entsprechenden Dekodersignalleitung ZL beide auf hohem Pegel liegen. Befindet sich jedoch wenigstens eines der Potentiale auf der entsprechenden Hauptwortleitung MWL oder der entsprechenden Z-Deko­ dersignalleitung ZL auf niedrigem Pegel, so wird das Ausgangspoten­ tial des NAND-Gatters 800 auf hohem Pegel fixiert, wodurch das Aus­ gangspotential des Inverters 810 auf niedrigem Pegel liegt. Daher werden die entsprechenden lokalen Wortleitungen LWL(2j) und LWL(2j+1) solange nicht aktiviert, bis die Potentiale auf der ent­ sprechenden Hauptwortleitung MWL und der Z-Dekodersignalleitung ZL beide einen hohen Pegel annehmen.

Fig. 34 zeigt ein Schaltbild einer bestimmten Schaltkreisanordnung des NAND-Gatters 800 und des Inverters 810 der Fig. 32 für einen einzelnen lokalen Dekoder. Unter Bezugnahme auf die Fig. 34 wird nun ein Aufbau für einen herkömmlichen lokalen Dekoder beschrieben.

In jedem lokalen Dekoder weist das NAND-Gatter 800 einen P-Kanal MOS-Transistor 800a und N-Kanal MOS-Transistoren 800b und 800c, die zwischen der Spannungsversorgung Vcc und Masse GND in Reihe geschal­ tet sind, und einen P-Kanal MOS-Transistor 800d, der zwischen der Spannungsversorgung Vcc und einem Knoten zwischen den Transistoren 800a und 800b gebildet ist, auf. Die Gates der Transistoren 800a und 800b sind mit der Z-Dekodersignalleitung ZL und die Gates der Tran­ sistoren 800c und 800d mit der Hauptwortleitung MWL verbunden. Der Inverter 810 weist einen P-Kanal MOS-Transistor 810a und einen N-Ka­ nal MOS-Transistor 810b auf, die zwischen der Spannungsversorgung Vcc und Masse GND in Reihe geschaltet sind. Der Knoten zwischen den Transistoren 810a und 810b ist mit der lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden.

Die Gates der Transistoren 810a und 810b sind mit dem Knoten zwi­ schen den Transistoren 800a und 800b verbunden.

Befindet sich das Potential auf der Hauptwortleitung MWL auf niedri­ gem Pegel, so schaltet der Transistor 800d durch und der Transistor 800c sperrt. Damit erreicht das Gate-Potential der Transistoren 810a und 810b unabhängig von den Durchschalt-/Sperrzuständen der Transi­ storen 800a und 800b einen hohen Pegel. Befindet sich das Potential auf der Hauptwortleitung MWL auf niedrigem Pegel, so erreicht daher die mit dem Inverter 810 verbundene lokale Wortleitung LWL(2j) oder LWL(2j+1) einen niedrigen Pegel, d. h. sie wird unabhängig vom Poten­ tialpegel der Signalleitung ZL nicht aktiviert.

Befindet sich umgekehrt das Potential auf der Hauptwortleitung MWL auf hohem Pegel, so schaltet der Transistor 800c durch, während der Transistor 800d sperrt. Daher wird das Gate-Potential der Transisto­ ren 810a und 810b entsprechend den Durchlaß-/Sperrzuständen der Transistoren 800a und 800b geändert. Schaltet der Transistor 800a als Reaktion auf das Potential mit niedrigem Pegel auf der Signal­ leitung ZL durch, so erreicht das Gate-Potential der Transistoren 810a und 810b daher einen hohen Pegel. Wird umgekehrt der Transistor 800b als Reaktion auf ein Potential mit hohem Pegel auf der Signal­ leitung ZL leitend, so erreicht das Gate-Potential der Transistoren 810a und 810b einen niedrigen Pegel. Für den Fall, daß die Haupt­ wortleitung MWL ein Potential mit hohem Pegel annimmt, erreicht das Potential auf der lokalen Wortleitung LWL(2j) oder LWL(2j+1), die mit dem Inverter 810 verbunden ist, daher nur dann einen hohen Pe­ gel, d. h. wird nur dann aktiviert, wenn das Potential auf der Z-De­ kodersignalleitung ZL auf hohem Pegel liegt.

In Fig. 34 gibt die Zahl in Klammern neben jedem Element die Gate- Breite des Elements in µm an.

Wie oben beschrieben worden ist, ist jeder der lokalen Dekoder zur Verwendung in einer Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur wie in Fig. 34 gezeigt angeordnet, um das logi­ sche Produkt eines Signales auf der entsprechenden Hauptwortleitung und eines Signals auf der entsprechenden Z-Dekodersignalleitung zu erhalten. Genauer gesagt erfordert jeder lokale Dekoder insgesamt sechs Elemente mit zwei Transistoren, die einen Inverter bilden, und vier Transistoren, die ein NAND-Gatter bilden.

Wie aus den Fig. 28 und 30 ersichtlich ist, erfordert die Halblei­ terspeichereinrichtung mit geteilter Wortleitungsstruktur dieselbe Zahl von logischen Dekodern wie die Zahl von Wortleitungen. Bei­ spielsweise für den Fall, daß jeder der Subblöcke SBL0-SBL127 in Fig. 30 vier lokale Wortleitungen aufweist, sind 214 (= 4 Leitungen × 128 Subblöcke × 32 Blöcke) lokale Dekoder notwendig, wodurch die Gesamtfläche der lokalen Dekoder gleich der Gesamtfläche von 6 × 2¹⁴ MOS-Transistoren wird.

Wie oben angeführt worden ist, machen es die lokalen Dekoder, die eine große Fläche der Halbleiterspeichereinrichtung mit geteilter Wortleitungsstruktur belegen, schwierig, die Chipfläche einer Halb­ leiterspeichereinrichtung zu reduzieren und deren Speicherkapazität zu erhöhen.

Um die Speicherkapazität einer Halbleiterspeichereinrichtung zu er­ höhen, ohne die Chipfläche zu vergrößern, ist mit anderen Worten mehr Fläche des Halbleitersubstrats für die Verwendung für ein Speicherzellenfeld erforderlich, indem die von anderen Schaltkreisen als dem Speicherzellenfeld belegte Fläche reduziert wird, um hiermit die Zahl der auf einem Chip angeordneten Speicherzellen zu vergrö­ ßern. Es ist jedoch schwierig, die Fläche solcher Peripherieschalt­ kreise zu verkleinern, da selbst ein einziger lokaler Dekoder sechs Elemente aufweist. Diese Tatsache stempelt den lokalen Dekoder einer herkömmlichen Anordnung zu einem weiteren Faktor, der einen Anstieg der Kapazität einer Halbleiterspeichereinrichtung verhindert.

Ferner ist, wie in den Fig. 28 und 30 dargestellt ist, die Z-Deko­ dersignalleitung so gebildet, daß sie sich auch auf dem Halbleiter­ substrat in Spaltenrichtung des Speicherzellenfeldes erstreckt. Da­ her ist in einem Speicherzellenfeld, das sowohl in Zeilen- als auch in Spaltenrichtung wie in Fig. 30 gezeigt unterteilt ist, jeweils zwischen den ungeradzahlig numerierten Blöcken BL1, BL3, . . . und den geradzahlig numerierten Blöcken BL0, BL2, . . ., die benachbart zuein­ ander geschaffen sind, eine große Zahl von Z-Dekodersignalleitungen in Spaltenrichtung angeordnet. In Fig. 32, in der jeder der Sub­ blöcke SBL0-SBL127 vier lokale Wortleitungen aufweist, sind daher beispielsweise insgesamt acht Z-Dekodersignalleitungen zwischen ei­ nem geradzahlig und einen ungeradzahlig numerierten Block, die zu­ einander benachbart sind, in Spaltenrichtung angeordnet. Damit er­ reicht die Summe der Breiten der Verdrahtungsschichten, die die Z-Dekodersignalleitungen bilden, in Zeilenrichtung einen hohen Wert. Dies führt zu einem Anstieg der Gesamtbreite der lokalen Dekoder und der entsprechend geschaffenen Z-Dekodersignalleitungen auf dem Halb­ leitersubstrat. Damit weist eine herkömmliche Halbleiterspeicherein­ richtung mit geteilter Wortleitungsstruktur in Zeilenrichtung eine erhöhte Breite von Schaltkreisen auf, die vom Speicherzellenfeld verschieden sind.

Wie oben beschrieben worden ist, bringt eine herkömmliche Halblei­ terspeichereinrichtung mit geteilter Wortleitungsstruktur nicht nur aufgrund der Zahl von Elementen in jedem lokalen Dekoder sondern auch durch die Zahl der Z-Dekodersignalleitungen Schwierigkeiten bei der Erhöhung der Kapazität und der Reduzierung der Chipfläche mit sich.

Aus der US-PS 4 723 229 ist eine Halbleiterspeichereinrichtung mit einem Decoder bekannt, der von ersten und zweiten Auswahlsi­ gnalen abhängig ist, zum Aktivieren oder Deaktivieren einer vor­ bestimmten Auswahlleitung. Der Decoder weist eine erste Schalt­ einrichtung, die leitend gemacht wird, wenn das erste Auswahl­ signal aktiviert ist, um das zweite Auswahlsignal an die vorbe­ stimmte Auswahlleitung anzulegen, und eine zweite Schalteinrich­ tung, die zwischen der ersten Auswahlleitung und einem Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das erste Auswahlsignal deaktiviert ist, auf.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspei­ chereinrichtung mit der Möglichkeit einer geteilten Wortstruktur zu schaffen, bei der die durch Decoderschaltkreiseinrichtungen belegte Chip-Fläche verringert wird, die Zugriffszeit verringert wird und ferner eine geringe Leistungsaufnahme erreicht wird.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrich­ tung mit den Merkmalen des Patentanspruches 1 oder mit den Merkmalen des Patentanspruches 13.

Bevorzugte Ausgestaltungen der Erfindung sind in den jeweils zugehörigen Unteransprüchen angegeben.

Damit erlaubt die Halbleiterspeichereinrichtung eine geteilte Wort­ leitungsstruktur sowie die Reduzierung der Zahl von Elementen für einen lokalen Dekoder zum Auswählen einer lokalen Wortleitung, eine Beschleunigung der Aus­ wahlgeschwindigkeit für eine lokale Wortleitung und die Reduzierung der Leistungsaufnahme bei der Auswahl der lokalen Wortleitung. Fer­ ner kann aus den Eingangssignalleitungen an einen Spaltendekoder die Zahl der Signalleitungen, die in Spaltenrichtung des Speicherzellen­ feldes gebildet sind, vermindert werden. Dies führt zu einer Redu­ zierung der Breite und der vom Abschnitt des lokalen Dekoders auf dem Halbleitersubstrat belegten Fläche, so daß die Halbleiterspei­ chereinrichtung verkleinert und deren Kapazität erhöht werden kann.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Blockdiagramm der Gesamtanordnung eines SRAM in Übereinstimmung mit einer Ausführungsform der Erfindung;

Fig. 2 ein Schaltbild eines Beispiels für die Anordnung des Hauptteils des SRAM von Fig. 1;

Fig. 3 ein Schaltbild für einen lokalen Dekoder aus Fig. 1;

Fig. 4 ein Schaltbild, das eine detailliertere Anordnung des lokalen Dekoders von Fig. 1 zeigt;

Fig. 5 eine Tabelle von Wahrheitswerten, die eine Operation des in den Fig. 3 und 4 gezeigten lokalen Dekoders darstellt;

Fig. 6 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 7 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 8 ein Schaltbild für einen lokalen Dekoder aus Fig. 7;

Fig. 9 eine Draufsicht, die ein Beispiel für das Layout von P-Kanal-Transistor in einer Mehrzahl von lokalen Dekodern auf einem Halbleitersubstrat, die jeweils den Aufbau von Fig. 3 aufweisen und in derselben Zeile gebildet sind;

Fig. 10 eine Draufsicht, die ein Beispiel für das Layout von P-Kanal-Transistoren in einer Mehrzahl von lokalen Dekodern auf einem Halbleitersubstrat, die jeweils den Aufbau von Fig. 3 aufweisen und in derselben Zeile gebildet sind;

Fig. 11 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 12 eine Tabelle, die ein Beispiel für die Verteilung der Zeilenadreßsignale und der Spaltenadreßsignale an Z-Dekoder und Zeilendekoder in Übereinstimmung mit den Ausführungsformen der Fig. 11, 17, 19 und 21 darstellt;

Fig. 13 ein Schaltbild für einen lokalen Dekoder aus Fig. 11;

Fig. 14 ein Schaltbild für einen weiteren lokalen Dekoder aus Fig. 11;

Fig. 15 ein Schaltbild für einen weiteren lokalen Dekoder aus Fig. 11;

Fig. 16 ein Schaltbild für einen weiteren lokalen Dekoder aus Fig. 11;

Fig. 17 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 18 ein Schaltbild für einen lokalen Dekoder aus Fig. 17;

Fig. 19 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 20 ein Schaltbild für einen lokalen Dekoder aus Fig. 19;

Fig. 21 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1;

Fig. 22 ein Schaltbild für einen lokalen Dekoder aus Fig. 21;

Fig. 23 ein Blockdiagramm zur Erläuterung eines Beispiels für ein Verfahren, um das Potential auf einer lokalen Wortleitung, die deaktiviert werden soll, zuverlässig auf 0 V zu treiben;

Fig. 24 ein Blockdiagramm zur Erläuterung eines weiteren Beispiels für ein Verfahren, um das Potential auf einer lokalen Wortleitung, die deaktiviert werden soll, zuverlässig auf 0 V zu treiben;

Fig. 25 ein Zeitdiagramm zur Erläuterung der Potentialänderung einer lokalen Wortleitung bei den in den Fig. 23 und 24 dargestellten Verfahren;

Fig. 26 ein schematisches Blockdiagramm, das Funktionen der gesamten Anordnung eines herkömmlichen SRAM zeigt;

Fig. 27 ein Diagramm zur Erläuterung des Prinzips der Speicherauswahl in einem SRAM mit geteilter Wortleitungsstruktur;

Fig. 28 ein Blockdiagramm eines weiteren Beispiels für den Aufbau des Hauptteiles eines herkömmlichen SRAM mit geteilter Wortleitungsstruktur;

Fig. 29 eine Draufsicht auf eine weitere Anordnung der Speicherzellenfeldblöcke und lokalen Dekodergruppen der Fig. 28 auf einem Halbleitersubstrat;

Fig. 30 ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles eines herkömmlichen SRAM mit geteilter Wortleitungsstruktur;

Fig. 31 eine Tabelle, die die Verteilung externer Adreßsignale an Zeilendekoder und Z-Dekoder im SRAM der Fig. 30 zeigt;

Fig. 32 ein Logikschaltbild für ein Beispiel des Aufbaus eines lokalen Dekoders zur Verwendung in einem herkömmlichen SRAM mit geteilter Wortleitungsstruktur;

Fig. 33 eine Tabelle mit Wahrheitswerten, die Operationen des in Fig. 32 dargestellten Dekoders zeigen; und

Fig. 34 ein Schaltbild der detaillierteren Anordnung des lokalen Dekoders in Fig. 32.

Fig. 1 zeigt ein schematisches Blockdiagramm der Gesamtanordnung ei­ nes SRAM mit geteilter Wortleitungsstruktur in Übereinstimmung mit einer Ausführungsform der Erfindung. Unter Bezugnahme auf die Fig. 1 werden nun die Anordnung und der grundlegende Betrieb dieses SRAM beschrieben.

Ein Speicherzellenfeld 1 ist in Zeilenrichtung in n Blöcke BL0- BL(2m+1) unterteilt (m=(n-1)/2). Jeder dieser n Blöcke BL0-BL(2m+1) weist Speicherzellen auf, die in einer Mehrzahl von Zeilen und Spal­ ten angeordnet sind. In jedem Block sind die Speicherzellen dersel­ ben Zeile mit einer (nicht dargestellten) lokalen Wortleitung und die Speicherzellen derselben Spalte mit demselben (nicht dargestell­ ten) Bitleitungspaar verbunden.

Entsprechend diesen n Blöcken BL0-BL(2m+1) sind n lokale Dekoder­ gruppen DEC0-DEC(2m+1) geschaffen. Auf diesem SRAM-Chip sind lokale Dekodergruppen jeweils zwischen dem entsprechenden der geradzahlig numerierten Blöcke BL0, BL2, . . ., BL(2m) und dem entsprechenden be­ nachbarten der ungeradzahlig numerierten Blöcke BL1, BL3, . . ., BL(2m+1) angeordnet.

Ein Zeilenadreßeingangsanschluß 2 empfängt ein externes Zeilenadreß­ signal, das die Adresse in Zeilenrichtung einer auszuwählenden Speicherzelle angibt. Ein Spaltenadreßeingangsanschluß 3 empfängt ein externes Adreßsignal, das die Adresse in Spaltenrichtung der auszu­ wählenden Speicherzelle angibt.

Ein Zeilenadreßpuffer 4 puffert das an den Zeilenadreßeingangsan­ schluß 2 zugeführte Zeilenadreßsignal und legt dieses an einen Zei­ lendekoder 6, einen ATD-(Adressenverschiebungsdetektor-) Schalt­ kreis 17 und einen Z-Dekoder 18 an.

Ein Spaltenadreßpuffer 5 puffert das an den Spaltenadreßeingangsan­ schluß 3 zugeführte Spaltenadreßsignal und legt dieses an einen Spaltendekoder 7, den ATD-Schaltkreis 17 und den Z-Dekoder 18 an.

Der Zeilendekoder 6 dekodiert das Zeilenadreßsignal vom Zeilenadreß­ puffer 4, um ein Hauptwortleitungssignal zum Auswählen von einer der Hauptwortleitungen im Speicherzellenfeld 1 auszuwählen.

Der Z-Dekoder 18 dekodiert das Zeilenadreßsignal vom Zeilenadreßpuf­ fer 4 und das Spaltenadreßsignal vom Spaltenadreßdekoder 5, um ein Z-Dekodersignal zum Auswählen von einem der Blöcke BL0-BL(2m+1), die das Speicherzellenfeld 1 bilden, auszugeben.

Jede der lokalen Dekodergruppen DEC0-DEC(2m+1) dekodiert das Haupt­ wortleitungssignal vom Zeilendekoder 6 und das Z-Dekodersignal vom Z-Dekoder 18, um eine der lokalen Wortleitungen im entsprechenden Block selektiv zu aktivieren.

Der Spaltendekoder 7 dekodiert das Spaltenadreßsignal vom Spal­ tenadreßpuffer 5 und legt das dekodierte Signal an einen Multiplexer 8 an.

Der Multiplexer 8 wird vom Ausgangssignal des Spaltendekoders 7 ge­ steuert, um nur dasjenige Bitleitungspaar beim Datenlesen mit einem Leseverstärker 9 und beim Datenschreiben mit einem Eingabepuffer 13 zu verbinden, das mit der auszuwählenden Speicherzelle verbunden ist.

Der Leseverstärker 9 erfaßt und verstärkt beim Datenlesen die Si­ gnalspannung auf dem Bitleitungspaar, das mit ihm über den Multiple­ xer 8 verbunden ist.

Ein Ausgabepuffer 10 verstärkt die vom Leseverstärker 9 erfaßte und verstärkte Signalspannung und führt die weiter verstärkte Signal­ spannung einem Datenausgangsanschluß 11 als Lesedaten zu.

Beim Datenschreiben empfängt ein Dateneingangsanschluß 12 ein exter­ nes Datensignal, das in eine ausgewählte Speicherzelle geschrieben werden soll. Der Eingabepuffer 13 verstärkt das an den Datenein­ gangsanschluß 12 angelegte Datensignal und führt das verstärkte Da­ tensignal dem über den Multiplexer 8 verbundenen Bitleitungspaar zu.

Damit erscheinen beim Datenlesen Speicherdaten einer Speicherzelle, die mit einer aktivierten lokalen Wortleitung und einem mit dem Le­ severstärker 9 elektrisch verbundenen Bitleitungspaar verbunden ist, am Datenausgangsanschluß 11. Andererseits werden beim Datenschreiben die an den Dateneingangsanschluß 12 angelegten externen Daten in eine Speicherzelle geschrieben, die mit der einen aktivierten Wort­ leitung und einem mit dem Eingabepuffer 13 elektrisch verbundenen Bitleitungspaar verbunden ist.

Ein Chipauswahl-Eingangsanschluß 14 empfängt eine externes Chipaus­ wahlsignal, das angibt, ob sich der SRAM-Chip im ausgewählten oder nicht-ausgewählten Zustand befindet. Ein Schreib-/Lesesteuer-Ein­ gangsanschluß 15 empfängt ein externes Schreib-/Lesesteuersignal zum Bestimmen, ob für das Speicherzellenfeld 1 ein Datenlesen oder Da­ tenschreiben ausgeführt werden soll.

Ein Schreib-/Lesesteuerschaltkreis 16 steuert den Leseverstärker 9, den Ausgabepuffer 10 und den Eingabepuffer 13 in Abhängigkeit vom Chipauswahlsignal, das an den Chipauswahl-Eingangsanschluß 14 ange­ legt ist, und vom Schreib-/Lesesteuersignal, das an den Schreib- /Lesesteuer-Eingangsanschluß 15 angelegt ist, um den SRAM-Chip in einem Lese- oder Schreibzustand zu betreiben.

Der ATD-Schaltkreis erfaßt Änderungen des Zeilenadreßsignals vom Zeilenadreßpuffer 4 und des Spaltenadreßsignals vom Spaltenadreßpuf­ fer 5, um verschiedene interne Synchronisationssignale an das Speicherzellenfeld 1, den Zeilendekoder 6, den Leseverstärker 9, den Ausgabepuffer 10 oder ähnliche Schaltkreise anzulegen.

Obwohl ein SRAM eine Halbleiterspeichereinrichtung darstellt, die Daten schreiben und lesen kann, wobei dies ihre originäre Funktion darstellt, ohne ein internes Synchronisationssignal zu empfangen, kann der SRAM allgemein einen als ATD-Schaltkreis 17 bezeichneten internen Synchronisationsschaltkreis aufweisen, um eine größere Lei­ stung zu erzielen.

Fig. 2 zeigt ein Schaltbild eines Beispiels für die Anordnung des Hauptteils des SRAM mit den Blöcken BL0-BL(2m+1) und den lokalen De­ kodergruppen DEC0-DEC(2m+1) der Fig. 1.

Bezüglich Fig. 2 ist das Speicherzellenfeld 1 in Spaltenrichtung in 32 Blöcke BL0-BL31 (n=32, m=15) unterteilt, wobei jeder der 32 Blöcke weiter in 128 Subblöcke SBL0-SBL127 aufgeteilt ist, die in dieser Ausführungsform in Zeilenrichtung jeweils vier Speicherzel­ lenzeilen aufweisen.

Jede der 32 lokalen Dekodergruppen DEC0-DEC31, die entsprechend den 32 Blöcken BL0-BL31 gebildet sind, weist eine Mehrzahl lokaler Deko­ der LD(2j) oder LD(2j+) auf, die wie bei einer herkömmlichen Anord­ nung entsprechend einer Mehrzahl lokaler Wortleitungen LWL(2j) oder LWL(2j+1) im entsprechenden Block gebildet sind.

Ferner sind wie bei einer herkömmlichen Anordnung 32 Z-Dekodiersi­ gnalleitungsgruppen ZLG entsprechend den 32 Blöcken BL0-BL31 und 128 Hauptwortleitungen /MWL entsprechend den 128 Subblockgruppen SBL0- SBL127 geschaffen. Bei dieser Anordnung wird jedes der Ausgangssi­ gnale /X0-/X127 des Zeilendekoders 6 als inaktives Signal betrach­ tet. In der Beschreibung wird im folgenden "/" denjenigen Symbolen vorangestellt, die ein inaktives Signal und eine Signalleitung zum Übertragen eines solchen Signals angeben. In der Zeichnung befindet sich statt "/" ein "-" über dem jeweiligen Symbol.

Im Gegensatz zu einem herkömmlichen Speicherzellenfeld wird jedes der Ausgangssignale /X0-/X127 vom Zeilendekoder 6 in ein komplemen­ täres Signalpaar umgewandelt, das bei dieser Ausführungsform an die entsprechende der lokalen Dekodergruppen DEC0-DEC31 eingegeben wird.

Genauer gesagt ist jede Hauptwortleitung /MWL mit (16) Invertern INV verbunden, der Hälfte der Zahl (32) der Blöcke. Diese 16 Inverter INV sind entsprechend 16 Blockpaaren gebildet, die jeweils von einem der geradzahlig numerierten Blöcke BL0, BL2, . . ., BL30 und dem be­ nachbarten ungeradzahlig numerierten Block BL1, BL3, . . ., BL31 ge­ bildet werden. Das Ausgangssignal eines jeden Inverters INV wird den lokalen Dekodern LD(2j) und LD(2j+1) gemeinsam zugeführt, die mit einer geradzahlig numerierten lokalen Wortleitung LWL(2j) im ent­ sprechenden geradzahlig numerierten Block bzw. einer ungeradzahlig numerierten lokalen Wortleitung LWL(2j+1) im entsprechenden ungerad­ zahlig numerierten Block in einem der Subblockgruppen SBL0-SBL127 entsprechend der Hauptwortleitung /MWL, die mit dem Inverter INV verbunden ist, verbunden sind.

Fig. 3 zeigt ein Schaltbild den Aufbau der lokalen Dekoder LD(2j) und LD(2j+1) von Fig. 2. Fig. 3 zeigt zwei benachbarte lokale Deko­ der LD(2j) und LD(2j+1) der Fig. 2 als typische Vertreter.

Bezüglich Fig. 3 weist jeder der lokalen Dekoder LD(2j) und LD(2j+1) einen P-Kanal MOS-Transistor 24a und einen N-Kanal MOS-Transistor 24b, die zwischen der entsprechenden Z-Dekodersignalleitung ZL und Masse GND in Reihe geschaltet sind, und einen N-Kanal MOS-Transistor 24c, der zwischen der entsprechenden Z-Dekodersignalleitung ZL und seiner entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) ge­ bildet ist, auf. Die Gates der Transistoren 24a und 24b empfangen ein Signal auf der entsprechenden Hauptwortleitung /MWL und dem Gate des Transistors 24c wird das Ausgangssignal des entsprechenden In­ verters INV zugeführt.

Fig. 4 zeigt ein Schaltbild für den detaillierten Aufbau des Inver­ ters INV aus Fig. 3. In Fig. 4 stellt der lokale Dekoder den lokalen Dekoder LD(2j) oder LD(2j+1) der Fig. 3 dar und die Zahlen in Klam­ mern neben den jeweiligen Elementen geben die Gate-Breite der ent­ sprechenden Elemente in µm an.

Wie in Fig. 4 gezeigt ist, weist der Inverter INV einen P-Kanal MOS- Transistor 22a und einen N-Kanal MOS-Transistor 22b auf, die zwi­ schen der Versorgungsspannung Vcc und Masse GND in Reihe geschaltet sind. Die Gates der Transistoren 22a und 22b sind mit der entspre­ chenden Hauptwortleitung /MWL verbunden. Der Knoten zwischen den Transistoren 22a und 22b ist mit dem Gate des Transistors 24c ver­ bunden.

Unter Bezugnahme auf die Fig. 4 und 5 wird nun der Betrieb des loka­ len Dekoders in Übereinstimmung mit der vorliegenden Ausführungsform beschrieben. Fig. 5 zeigt eine Tabelle mit Wahrheitswerten für die Beziehung zwischen dem Eingangspotential und dem Ausgangspotential des lokalen Dekoders entsprechend der gegenwärtigen Ausführungsform.

Befindet sich die Hauptwortleitung /MWL zuerst auf hohem Pegel, so schaltet der Transistor 24b durch, so daß das Potential am Knoten zwischen den Transistoren 24a und 24b unabhängig vom Durchlaß- /Sperrzustand des Transistors 24c einen niedrigen Pegel annimmt. Liegt das Potential auf der Hauptwortleitung /MWL auf hohem Pegel, so erreicht die lokale Wortleitung LWL(2j) oder LWL(2j+1), die mit dem Knoten zwischen den Transistoren 24a und 24b verbunden ist, wie in Fig. 5 dargestellt einen niedrigen Pegel und ist nicht aktiviert.

Befindet sich umgekehrt das Potential auf der Hauptwortleitung /MWL auf niedrigem Pegel, so schalten die beiden Transistoren 24a und 22a durch, um den Transistor 24c durchzuschalten. Damit wird das Poten­ tial am Knoten zwischen den Transistoren 24a und 24b durch den Po­ tentialpegel der Z-Dekodersignalleitung ZL bestimmt. Daher wird die lokale Wortleitung LWL(2j) oder LWL(2j+1) nur dann aktiviert, wenn das Potential auf der Z-Dekodersignalleitung ZL auf hohem Pegel liegt, wobei das Potential auf der Hauptwortleitung /MWL einen nied­ rigen Pegel erreicht.

Befindet sich die Hauptwortleitung /MWL auf niedrigem Pegel, so wird das Potential auf der Z-Dekodersignalleitung ZL durch die beiden Transistoren 24a und 24c an den Knoten zwischen den Transistoren 24a und 24b übertragen. Liegen die Potentiale auf der Hauptwortleitung /MWL und der Z-Dekodersignalleitung ZL beide auf niedrigem Pegel, so wird daher das Potential auf der lokalen Wortleitung LWL(2j) oder LWL(2j+1) zuverlässig auf das ursprüngliche Potential, das als nied­ riges Potential, d. h. 0 V, betrachtet wird, getrieben. Nun wird die Funktion des Transistors 24c beschrieben.

Zuerst sei angenommen, daß das Potential auf der Z-Dekodersignallei­ tung ZL und das Potential auf der lokalen Wortleitung LWL(2j) oder LWL(2j+1) auf niedrigem bzw. hohem Pegel ist, das Potential auf der Hauptwortleitung /MWL sich von einem hohen zu niedrigem Pegel ändert und der Transistor 24c nicht vorhanden ist. In einem solchen Fall beginnt das Potential am Knoten zwischen den Transistoren 24a und 24b, als Reaktion auf die Leitung des Transistors 24a von einem Po­ tential mit hohem Pegel auf ein Potential mit niedrigem Pegel zu fallen. Da der Transistor 24a jedoch einen P-Kanal-Transistor dar­ stellt, sperrt er, wenn die Differenz zwischen seinem Gate- und sei­ nem Source- oder Drain-Potential die Schwellenspannung Vth erreicht. Demgegenüber sind das Gate- und das Source-Potential des Transistors 24a in Abhängigkeit vom Potential auf der Hauptwortleitung /MWL bzw. dem Potential auf der Z-Dekodersignalleitung ZL auf 0 V fixiert. Da­ her wird der Transistor 24a zu einem Zeitpunkt gesperrt, wenn das Drain-Potential des Transistors 24a ein Potential (<0) absenkt, das um die Schwellenspannung Vth über 0 V liegt. Gleichzeitig wird der Transistor 24b gesperrt, so daß anschließend keine elektrische La­ dung vom Transistor 24a abfließen kann. Daher wird das Drain-Poten­ tial des Transistors 24a im folgenden auf einem Potential gehalten, das etwas höher als das ursprüngliche Potential ist, das als niedri­ ger Pegel betrachtet wird. Mit anderen Worten wird die lokale Wort­ leitung LWL(2j) oder LWL(2j+1), die mit der Drain des Transistors 24a verbunden ist, nicht vollständig deaktiviert.

Ist jedoch der Transistor 24c vorhanden, so sind die Drain des Tran­ sistors 24a und die Z-Dekodersignalleitung ZL über den Transistor 24c elektrisch miteinander verbunden, wenn sich die Hauptwortleitung /MWL auf einem niedrigen Pegel befindet. Damit wird das Drain-Poten­ tial des Transistors 24a selbst dann auf dasselbe Potential wie das­ jenige der Z-Dekodersignalleitung ZL, d. h. 0 V, abgesenkt, wenn der Transistor 24a gesperrt ist, da der Transistor 24c vom N-Kanal-Typ ist.

Wie oben beschrieben worden ist, erlaubt die Bildung des Transistors 24c, daß die lokale Wortleitung LWL(2j) oder LWL(2j+1) vollständig deaktiviert werden kann, es sei denn, die Hauptwortleitung /MWL und die Z-Dekodersignalleitung ZL liegen auf niedrigem bzw. hohem Pegel.

Wie oben beschrieben worden ist, weist in der vorliegenden Ausfüh­ rungsform jeder lokale Dekoder drei MOS-Transistoren auf. Daher ist die Zahl der Elemente im Vergleich zu einer herkömmlichen Einrich­ tung auf etwa die Hälfte reduziert worden, wobei diese Elemente Transistoren, die die Schaltkreise zwischen den jeweiligen ungerad­ zahlig numerierten Blöcken BL1, BL3, . . ., BL31 und den benachbarten geradzahlig numerierten Blöcken BL0, BL2, . . ., BL30 bilden, und zwei Transistoren, die jeden entsprechend diesen Schaltkreisen gebildeten Inverter INV darstellen, umfassen.

Ferner reduziert die vorliegende Ausführungsform die Zeit zum Aus­ wählen einer lokalen Wortleitung durch den Zeilendekoder 6 und den Z-Dekoder 18 sowie die Stromaufnahme für die Auswahl.

Es sei beispielsweise angenommen, daß ein 4MBit-SRAM ein Speicher­ zellenfeld aufweist, das in Zeilenrichtung in 32 Blöcke unterteilt ist. In diesem Fall sind in jedem lokalen Dekoder LD(2j) und LD(2j+1), die den herkömmlichen Schaltkreisaufbau der Fig. 34 besit­ zen, die Gates der Transistoren 800a und 800b mit einer Z-Dekodersi­ gnalleitung ZL verbunden. Diese Transistor-Gates bilden ein gemein­ sames Gate. Unter der Annahme, daß die Gate-Kapazität eines P-Kanal MOS-Transistors je Einheits-Gate-Breite (=1 µm) gleich 2,44 × 10^-3pF und die Gate-Kapazität eines N-Kanal MOS-Transistors je Einheits- Gate-Breite gleich 2,18 × 10^-3pF ist, so wird die gesamte parasitäre Kapazität einer Z-Dekodersignalleitung ZL durch folgende Gleichung ausgedrückt.

(2,44 × 10^-3 + 2,18 × 10^-3) × 7 × 256 = 8,28pF

In der oben angeführten Gleichung gibt 7 den numerischen Wert der Gate-Breite, wie sie in Fig. 34 in Klammern angegeben ist, und 256 die Zahl der lokalen Dekoder, die mit einer Z-Dekodersignalleitung ZL verbunden sind, an.

In ähnlicher Weise sind mit einer Hauptwortleitung MWL in jedem der lokalen Dekoder LD(2j) und LD(2j+1) die Gates der Transistoren 800c und 800d. Diese Gates bilden ein gemeinsames Gate. Daher wird die gesamte parasitäre Kapazität auf einer Hauptwortleitung MWL durch folgende Gleichung ausgedrückt.

(2,44 × 10^-3 + 2,18 × 10^-3) × 7 × 32 = 1,04pF

In der oben angeführten Gleichung bezeichnet 7 den numerischen Wert in Klammer der Fig. 34 und 32 die Zahl der Blöcke, d. h. die Zahl der lokalen Dekoder, die mit einer Hauptwortleitung MWL verbunden sind.

Nun wird ein Fall betrachtet, in dem der Schaltkreisaufbau der Fig. 3 und 4 für jeden der lokalen Dekoder LD(2j) und LD(2j+1) verwendet wird. In einem solchen Fall ist eine Z-Dekodersignalleitung mit den Sources der Transistoren 24a und 24c in jedem der lokalen Dekoder LD(2j) und LD(2j+1) verbunden. Nimmt man an, daß die Übergangskapa­ zität eines P-Kanal MOS-Transistors je Einheits-Gate-Breite gleich 8 × 10^-4pF und die Übergangskapazität eines N-Kanal MOS-Transistors je Einheits-Gate-Breite gleich 6 × 10^-4pF ist, so erhält man die para­ sitäre Kapazität einer Z-Dekodersignalleitung ZL aus folgender Glei­ chung.

(8 × 10^-4 × 20 + 6 × 10^-4 × 3) × 256 + 0,5 = 5,06pF

In der oben angegebenen Gleichung bezeichnen 20 und 3 die Gate-Brei­ ten der Transistoren 24a und 24c, die in Fig. 4 in Klammern angege­ ben sind, 256 die Zahl der lokalen Dekoder, die mit einer Z-Dekoder­ signalleitung ZL verbunden sind, und 0,5 die parasitäre Kapazität einer lokalen Wortleitung. In dieser Ausführungsform treibt das Si­ gnal auf der Z-Dekodersignalleitung ZL die entsprechende lokale Wortleitung MWL(2j) oder MWL(2j+1), wenn der Transistor 24c durchge­ schaltet ist. Daher sollte die parasitäre Kapazität der lokalen Wortleitung in der parasitären Kapazität der Z-Dekodersignalleitung enthalten sein.

In ähnlicher Weise ist eine Hauptwortleitung /MWL mit den Gates der Transistoren 24a und 24b in jedem der lokalen Dekoder LD(2j) und LD(2j+1) verbunden. Daher erhält man die gesamte parasitäre Kapazi­ tät einer Hauptwortleitung /MWL unter Beachtung der Gate-Kapazität der Transistoren 22a und 22b, die den mit der Hauptwortleitung /MWL verbundenen Inverter INV bilden, durch folgende Gleichung.

(2,44 × 10^-3 × 22 + 2,18 × 10^-3 × 12) × 32 = 2,56pF

In der oben angegebenen Gleichung bezeichnet 22 die Summe der Gate- Breite (20) des Transistors 24a und der Gate-Breite (2) des Transi­ stors 22a, die in Fig. 4 in Klammern angegeben sind, 12 die Summe der Gate-Breite (10) des Transistors 24b und der Gate-Breite (2) des Transistors 22b, die in Fig. 4 dargestellt sind, und 32 die Zahl der lokalen Dekoder, die mit einer Hauptwortleitung /MWL verbunden sind.

Wie aus der vorherigen Beschreibung ersichtlich ist, ist die Lastka­ pazität (6,06pF) je Z-Dekodersignalleitung in der vorliegenden Aus­ führungsform viel kleiner als die (8,288pF) eines herkömmlichen SRAM. Obwohl die Lastkapazität ((2,56pF) je Hauptwortleitung in der vorliegenden Ausführungsform etwas größer als die (1,04pF) des her­ kömmlichen SRAM ist, ist der Umfang des Anstiegs kleiner als der Um­ fang der Verkleinerung.

Die Z-Dekodersignalleitung und die Hauptwortleitung mit geringerer parasitärer Kapazität benötigen eine kürzere Zeit zum Laden/Entladen dieser Signalleitungen bei der ,Auswahl der lokalen Wortleitung. Diese Tatsache ermöglicht eine schnelle Aktivierung der lokalen Wortleitung. Daher sollte die parasitäre Kapazität dieser Signallei­ tungen im Hinblick auf eine Erhöhung der Auswahlgeschwindigkeit für eine lokale Wortleitung bevorzugterweise klein sein. In Übereinstimmung mit der vorliegenden Ausführungsform wird vom Z-Dekoder 18 und Zei­ lendekoder 6 eine lokale Wortleitung mit hoher Geschwindigkeit aus­ gewählt. Ferner wird ein geringerer Strom aufgenommen, um die Last­ kapazitäten der Z-Dekodersignalleitung ZL und der Hauptwortleitung /MWL aufzuladen oder zu entladen. Hierdurch wird der vom Zeilendeko­ der 6 und dem Z-Dekoder < 46190 00070 552 001000280000000200012000285914607900040 0002004117881 00004 46071BOL<18 zum Auswählen einer lokalen Wortleitung aufgenommene Strom vermindert.

Da bei der wie oben beschrieben aufgebauten Ausführungsform eine von zwei Typen von Signalleitungen, die mit dem jeweiligen der lokalen Dekoder LD(2j) und LD((2j+1) verbunden sind, d. h. die Hauptwortlei­ tung /MWL oder die Z-Dekodersignalleitung ZL, nicht mit dem Gate des MOS-Transistors, sondern mit einer Drain (Source) geringerer parasi­ tärer Kapazität verbunden ist, wird die Lastkapazität der Signallei­ tung, die den jeweiligen der lokalen Dekoder LD(2j) und LD(2j+1) treibt, vermindert, um die Auswahlgeschwindigkeit für eine lokale Wortleitung sowie die Stromaufnahme bei der Auswahl der lokalen Wortleitung zu reduzieren.

Fig. 6 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der Erfindung. Während in der oben be­ schriebenen Ausführungsform eine Mehrzahl von Invertern INV zum In­ vertieren der Ausgangssignale /X0-/X127 vom Zeilendekoder entspre­ chend jeder Hauptwortleitung /MWL gebildet ist, können solche Inver­ ter auch für jeweils eine Hauptwortleitung geschaffen sein, wie in Fig. 6 dargestellt ist. In diesem Fall wird das Ausgangssignal von jedem der Inverter INV gemeinsam an alle lokale Dekoder LD(2j) und LD(2j+1) angelegt werden, die mit der entsprechenden Hauptwortlei­ tung /MWL verbunden sind. Dies bedeutet, daß jede Ausgangssignallei­ tung des Zeilendekoders 4, die entsprechend den Subblockgruppen SBL0-SBL127 gebildet sind, und die Ausgangssignalleitung des ent­ sprechenden Inverters INV in Fig. 6 ein komplementäres Signallei­ tungspaar /MWL und MWL bilden.

Fig. 7 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der Erfindung.

In Fig. 7 ist angenommen, daß alle Ausgangssignale vom Z-Dekoder 1 inaktive Signale /ZX0-/ZX127 darstellen. Ähnlich der Ausführungsform von Fig. 6 ist ein Paar komplementärer Hauptwortleitungen /MWL und MWL entsprechend jeder der Subblockgruppen SBL0-SBL127 gebildet. Der Zeilendekoder 6 gibt 128 inaktive Signale /X0-/X127 und 128 Signale X0-X127, die zu diesen 12 Signalen /X0-/X127 komplementär sind, aus. Jedes komplementäre Hauptwortleitungspaar /MWL und MWL empfängt das entsprechende von 12 Paaren komplementärer Signale, die vom Zeilen­ dekoder 6 ausgegeben werden. Der Aufbau des restlichen Teiles von Fig. 7 stimmt mit dem der Ausführungsform von Fig. 6 überein. Im Ge­ gensatz zur vorherigen Ausführungsform empfängt daher jeder der lo­ kalen Dekoder LD(2j) und LD(2j+1) ein inaktives Signal vom Z-Deko­ der.

Fig. 8 zeigt ein Schaltbild für den lokalen Dekoder LD(2j) und LD(2j+1) der Fig. 7. In Fig. 8 sind zwei beliebige zueinander be­ nachbarte lokale Dekoder LD(2j) und LD(2j+1) als Beispiel darge­ stellt. Unter Bezugnahme auf diese Figur werden nun Aufbau und Be­ trieb eines jeden lokalen Dekoders in Übereinstimmung mit der gegen­ wärtigen Ausführungsform beschrieben.

Wie aus einem Vergleich zwischen den Fig. 3 und 8 ersichtlich ist, erhält man die lokalen Dekoder LD(2j) und LD(2j+1) der gegenwärtigen Ausführungsform aus denen der Fig. 3 durch Ersetzen des Signals auf der Z-Dekoderleitung durch das Signal auf der Hauptwortleitung. Dies bedeutet, daß der P-Kanal MOS-Transistor 24a und der N-Kanal MOS- Transistor 24b zwischen der entsprechenden Hauptwortleitung MWL und Masse in Reihe geschaltet sind, wobei deren Gates bei der gegenwär­ tigen Ausführungsform mit der entsprechenden Z-Dekodersignalleitung /ZL verbunden sind. Der Knoten zwischen den Transistoren 24a und 24b ist mit der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden. Wie bei der vorherigen Ausführungsform ist das Gate des Transistors 24c mit der entsprechenden Hauptwortleitung /MWL verbunden.

Befindet sich das Z-Dekodersignal /ZL auf hohem Pegel, so wird in jedem der lokalen Dekoder LD(2j) und LD(2j+1) der Transistor 24b durchgeschaltet und der Transistor 24a gesperrt, wodurch die ent­ sprechende lokale Wortleitung LWL(2j) oder LWL(2j+1) unabhängig vom Potentialpegel auf der Hauptwortleitung MWL deaktiviert wird.

Befindet sich umgekehrt die Z-Dekodersignalleitung /ZL auf niedrigem Pegel, so wird in jedem der lokalen Dekoder LD(2j) und LD(2j+1) der Transistor 24b gesperrt und der Transistor 24a durchgeschaltet, wo­ durch die entsprechende lokale Wortleitung LWL(2j) oder LWL(2j+1) nur dann aktiviert wird, wenn das Potential auf der Hauptwortleitung MWL auf hohem Pegel liegt (wenn das Potential auf der Hauptwortlei­ tung /MWL auf niedrigem Pegel ist).

Wie oben beschrieben worden ist, wird auch bei der gegenwärtigen Ausführungsform jede der lokalen Wortleitungen LWL(2j) und LWL(2j+1) nur dann aktiviert, wenn die entsprechende Hauptwortleitung und die entsprechende Z-Dekodersignalleitung ein Potential erreichen, da einen aktivierten Zustand angibt.

Ferner arbeitet der Transistor 24c auch bei dieser Ausführungsfunk­ tion, um das Potential auf der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) in allen Fällen auf das Potential (0V) zu treiben, das einen deaktivierten Zustand angibt, in denen wenigstens die entsprechende Hauptwortleitung oder die entsprechende Z-Dekoder­ signalleitung ein Potential erreicht, das einen deaktivierten Zu­ stand angibt.

Mit dem Erreichen eines hohen Pegels durch das Potential am Knoten zwischen den Transistoren 24a und 24b, wenn sowohl das Potential auf der Hauptwortleitung MWL als auch der entsprechenden Z-Dekodersi­ gnalleitung /ZL einen niedrigen Pegel erreicht, wird daher in Fig. 8 der Transistor 24a zum Zeitpunkt, wenn das Potential an seinem Kno­ ten auf die Schwellenspannung des MOS-Transistors absinkt, gesperrt und der Transistor 24c jedoch als Reaktion auf das Potential mit ho­ hem Pegel auf der Hauptwortleitung /MWL durchgeschaltet, so daß die am Knoten gespeicherte elektrische Ladung über den Transistor 24c auf die Hauptwortleitung MWL übertragen wird. Damit erreicht die lo­ kale Wortleitung LWL(2j), LWL(2j+1) ein Potential, das einen voll­ ständig deaktivierten Zustand angibt.

Wie aus Fig. 8 ersichtlich ist, ist die Hauptwortleitung MWL in Übereinstimmung mit der vorliegenden Ausführungsform gemeinsam mit den Sources der jeweiligen Transistoren 24a benachbarter lokaler De­ koder LD(2j) und LD(2j+1) verbunden. Diese Anordnung reduziert die Gate-Breite des P-Kanal-Transistors im lokalen Dekoder. Unter Bezug­ nahme auf die Fig. 9 und 10 wird der durch die vorliegende Ausfüh­ rungsform erzielte Effekt im Detail beschrieben.

Die Fig. 9 und 10 zeigen Draufsichten, die die Anordnungen von P-Ka­ nal-Transistoren auf dem Halbleitersubstrat in einer Mehrzahl von lokalen Dekodern, die entsprechend derselben Zeile angeordnet sind, darstellen. Fig. 9 zeigt einen Fall, in dem ein lokaler Dekoder wie in Fig. 3 dargestellt aufgebaut ist, und Fig. 10 einen Fall, in dem ein lokaler Dekoder wie in Fig. 8 gezeigt aufgebaut ist.

Bezüglich der Fig. 2, 3 und 9 sind verschiedene Z-Dekodersignallei­ tungen ZL mit den jeweiligen Sources von 32 P-Kanal-Transistoren 24a verbunden, die in den Spaltendekoders LD0-LD31 derselben Zeile ent­ halten sind. Entsprechend sollten die jeweiligen Sources dieser Transistoren 24a unabhängig gebildet sein.

Wie in Fig. 9 dargestellt ist, sind diese Transistoren 24a auf dem Halbleitersubstrat mit dazwischen geschaffenen Isolationsbereichen gebildet. Dies bedeutet, daß jeder Transistor 24a einen Source-Be­ reich S, der mit der entsprechenden Z-Dekodersignalleitung ZL ver­ bunden werden soll, einen Drain-Bereich D, der mit der entsprechen­ den lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden werden soll, und einen Gate-Bereich G, der sich vom Source-Bereich S zum Drain-Bereich D erstreckt, aufweist. Die Gates dieser Transistoren 24a sind mit derselben Hauptwortleitung /MWL verbunden und der Gate- Bereich G wird von diesem Transistoren 24a gemeinsam benutzt.

Wie aus den Fig. 7 und 8 ersichtlich ist, sind die Sources der P-Ka­ nal-Transistoren 24a in den lokalen Dekodern LD(2j) und LD(2j+1), die in der entsprechenden Zeile gebildet sind, in der gegenwärtigen Ausführungsform andererseits mit derselben Hauptwortleitung verbun­ den. Entsprechend können sich diese Transistoren 24a dieselbe Source teilen.

Dann werden Transistoren 24a, die in den beliebigen, einander be­ nachbarten Dekodern LD(2) und LD(2j+1) enthalten sind, so gebildet, daß sie auf dem Halbleitersubstrat eine gemeinsame Source aufweisen. Genauer gesagt weist wie in Fig. 10 gezeigt der P-Kanal-Transistor 24a in jedem der lokalen Dekoder LD(2j) und LD(2j+1) zwei Source-Be­ reiche S, die als Source-Bereiche von den P-Kanal-Transistoren 24a in den benachbarten lokalen Dekodern geteilt werden, einen zwischen diesen beiden Source-Bereichen S gebildeten Drain-Bereich D und einen unabhängigen Gate-Bereich G auf. Der Gate-Bereich G überspannt den Abschnitt zwischen dem Drain-Bereich D und den zwei Source-Be­ reichen S. Daher ist jeder der Transistoren 24a der Fig. 8 in der Praxis als zwei P-Kanal-Transistoren 240 gebildet, die auf dem Halb­ leitersubstrat parallel geschaltet sind. Alle Source-Bereiche S sind mit derselben Wortleitung MWL und jeder Drain-Bereich D ist mit der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden. Die Gate-Bereiche G sind mit den unterschiedlichen Z-Dekodersignal­ leitungen /ZL verbunden.

Da wie oben beschrieben in Übereinstimmung mit der vorliegenden Aus­ führungsform kein Isolationsbereich auf dem Halbleitersubstrat ge­ bildet werden muß, belegen die P-Kanal-Transistoren 24a der lokalen Dekoder, die in derselben Zeile gebildet sind, im Vergleich zur vor­ herigen Ausführungsform weniger Fläche. Darüber hinaus ist die Stromtreibungsfähigkeit eines jeden Transistors 24a gleich der eines Schaltkreises von zwei parallel geschalteten Transistoren 240. Um einen Transistor 24a zu erhalten, benötigt entsprechend dem Layout der Fig. 10 der Transistor mit derselben Stromtreibungsfähigkeit wie der des Transistors 24a, der entsprechend dem Layout der Fig. 9 er­ halten wird, nur die halbe Breite des Transistors 24a aus Fig. 9. Als Ergebnis der oben angeführten Beschreibung ermöglicht die gegen­ wärtige Ausführungsform eine signifikante Reduzierung der Fläche zur Bildung des P-Kanal-Transistors 24a in lokalen Dekodern. Diese Tat­ sache gestattet eine weitere Verminderung der Fläche des lokalen De­ koders.

Wenn das Speicherzellenfeld 1 Speicherzellen aufweist, die bei­ spielsweise in einer Matrix aus 2⁹ (=512) Zeilen × 2¹¹ (=2048) Spal­ ten angeordnet sind, so werden in jeder der Ausführungsformen in den Fig. 2, 6 und 7 Zeilenadreßsignale und Spaltenadreßsignale wie in der Tabelle von Fig. 31 dargestellt verteilt und an den Zeilendeko­ der 6, den Spaltendekoder 7 und den Z-Dekoder 18 angelegt.

Fig. 11 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der Erfindung.

Bezüglich Fig. 11 sind in der gegenwärtigen Ausführungsform zwei Paare komplementärer Hauptwortleitungen /MWLL, MWLL und /MWLR, MWLR für jede der Subblockgruppen SBL0-SBL127 gebildet und es ist eine Z-Dekodersignalleitungsgruppe ZLG gemeinsam für jeden geradzahlig nu­ merierten Block BL(2j) und den hierzu benachbarten ungeradzahlig nu­ merierten Block BL(2j+1) geschaffen. Im Gegensatz zur Ausführungs­ form der Fig. 7 ist damit dieselbe Z-Dekodersignalleitung ZL mit zwei lokalen Dekodern LD(2j) und LD(2j+1) verbunden, die jeweils im geradzahlig numerierten Block BL(2j) und dem hierzu benachbarten un­ geradzahlig numerierten Block BL(2j+1) in derselben Zeile gebildet sind. Daher sind die Hälfte der Zahl von 32 Blöcken, d. h. 16 Z-Deko­ diersignalleitungsgruppen ZLG gebildet. Andererseits ist die dop­ pelte Zahl der 12 Subblockgruppen, d. h. 256 Paare komplementärer Wortleitungen geschaffen.

Mit allen lokalen Dekodern LD0, LD2, . . ., LD30, die entsprechend den geradzahlig numerierten Blöcken BL0, BL2, . . ., BL30 gebildet sind, ist ein komplementäres Hauptwortleitungspaar /MWLL und MWLL (im wei­ teren als geradzahlig numeriertes komplementäres Wortleitungspaar bezeichnet) gemeinsam mit den lokalen Dekodern verbunden, die ent­ sprechend den Subblockgruppen SBL0-SBL127 gebildet sind. Ferner ist mit allen lokalen Dekodern LD1, LD3, . . ., LD31, die entsprechend den ungeradzahlig numerierten Blöcken BL1, BL3, . . ., BL31 gebildet sind, das andere Paar /MWLR und MWLR (im weiteren als ungeradzahlig nume­ riertes Wortleitungspaar bezeichnet) gemeinsam mit den lokalen Deko­ dern verbunden, die entsprechend den Subblockgruppen SBL0-SBL127 ge­ bildet sind.

Der Z-Dekoder 18 dekodiert ein um ein Bit kleineres Adreßsignal als in der oben beschriebenen Ausführungsform, um eine der Mehrzahl von Z-Dekodersignalleitungen ZL zu aktivieren, die in einer der 16 Z-De­ kodiersignalleitungsgruppen ZLG enthalten sind. Der Zeilendekoder 6 dekodiert ein um ein Bit umfangreicheres Adreßsignal als in der oben beschriebenen Ausführungsform, um nur eines der 256 komplementären Hauptwortleitungspaare /MWLL, MWLL und /MWLR, MWLR zu aktivieren.

Bei der vorliegenden Ausführungsform wird ein Teil der Ausgangssi­ gnale vom Zeilenadreßpuffer 5 an den Zeilendekoder 6 angelegt, wie in Fig. 1 durch die unterbrochene Linie dargestellt ist. Weist das Speicherzellenfeld Speicherzellen auf, die beispielsweise in einer Matrix aus 512 Zeilen × 2048 Spalten angeordnet sind, so sollten die Zeilenadreßsignale und die Spaltenadreßsignale wie in der Tabelle von Fig. 12 gezeigt verteilt und an den Zeilendekoder 6 und den Z-Dekoder 18 angelegt werden. Fig. 12 stellt eine Tabelle dar, die die Adreßsignale zeigt, die in Übereinstimmung mit der gegenwärtigen Ausführungsform in den Zeilendekoder 6 und den Z-Dekoder 18 im Falle eines Speicherzellenfeldes mit Speicherzellen, die in 512 Zeilen und 2048 Spalten angeordnet sind, eingegeben werden sollen.

Vergleicht man Fig. 12 mit Fig. 31, so erkennt man im Unterschied zu den oben beschriebenen Ausführungsformen, daß bei der vorliegenden Ausführungsform von den Blockadreßsignalen Z0-Z4, die im Spal­ tenadreßsignal enthalten sind, das niederwertigste Bitsignal Z0 in den Zeilendekoder 6 eingegeben wird und 4-Bit-Signale Z1-Z4 des Blockadreßsignals, die vom niederwertigsten Bitsignal Z0 verschieden sind, dem Z-Dekoder 18 zugeführt werden. Das Zeilenadreßsignal wird wie bei den oben beschriebenen Ausführungsformen verteilt und an den Zeilendekoder 6 sowie den Z-Dekoder 18 angelegt. Damit gibt der Zei­ lendekoder 6 doppelt so viele komplementäre Signalpaare /x0L, x0L, /x0R, x0R, /x1L, x1L, /x1R, x1R, . . ., /x127L, x127L, /x127R und x127R und der Z-Dekoder 18 halb so viele Ausgangssignale zx0-zx63 wie bei den oben beschriebenen Ausführungsformen aus.

Fig. 13 zeigt ein Schaltbild des Aufbaus des lokalen Dekoders LD(2j) und LD(2j+1) entsprechend der vorliegenden Ausführungsform. Fig. 13 zeigt als Beispiel beliebige benachbarte lokale Dekoder LD(2j) und LD(2j+1), die in derselben Zeile der Fig. 11 gebildet sind.

Bezüglich Fig. 13 weist jeder der lokalen Dekoder LD(2j) und LD(2j+1) denselben Aufbau wie die Ausführungsformen der Fig. 2 und 6 auf, mit dem Unterschied, daß die Gates der Transistoren 24a-24c in einem lokalen Dekoder LD(2j), der entsprechend dem jeweiligen gerad­ zahlig numerierten Block gebildet ist, und die Gates der Transistoren 24a-24c in einem lokalen Dekoder LD(2j+1), der entsprechend dem je­ weiligen ungeradzahlig numerierten Block gebildet ist, mit verschie­ denen Hauptwortleitungspaaren /MWLR, MWLR bzw. MWLL, MWLL verbunden sind. Die Sources der Transistoren 24a und 24c im lokalen Dekoder LD(2j) und die Source der Transistoren 24a und 24c im lokalen Deko­ der LD(2j+1) sind mit derselben Z-Dekodersignalleitung ZL verbunden.

Die mit dem lokalen Dekoder LD(2j) verbundene lokale Wortleitung LWL(2j) wird daher nur dann aktiv, wenn die entsprechende geradzah­ lig numerierte Hauptwortleitung /MWLL und die entsprechende Z-Deko­ dersignalleitung ZL einen niedrigen bzw. hohen Pegel annehmen. In ähnlicher Weise wird die mit dem lokalen Dekoder LD(2j+1) verbundene lokale Wortleitung LWL(2j+1) daher nur dann aktiv, wenn die entspre­ chende ungeradzahlig numerierte Hauptwortleitung /MWLR und die ent­ sprechende Z-Dekodersignalleitung ZL einen niedrigen bzw. hohen Pe­ gel annehmen. In der vorliegenden Ausführungsform gibt eine einen hohen Pegel erreichende Z-Dekodersignalleitung ZL an, daß ein Art von zwei Arten von Eingangssignalen für die jeweiligen zwei Dekoder LD(2j) und LD(2j+1) gleichzeitig aktiviert worden sind. Es ist je­ doch nicht möglich, daß das Potential auf dem geradzahlig numerier­ ten komplementären Wortleitungspaar /MWLR und MWLR, wobei dieses Po­ tential das andere Eingangssignal an den lokalen Dekoder LD(2j) dar­ stellt, und das Potential auf dem ungeradzahlig numerierten komple­ mentären Hauptwortleitungspaar /MWLL und MWLL, wobei dieses Poten­ tial das andere Eingangssignal an den lokalen Dekoder LD(2j+1) dar­ stellt, beide gleichzeitig das Potential erreichen, das einen akti­ vierten Zustand angibt. Dies verhindert die Möglichkeit, daß eine lokale Wortleitung LWL(2j) und eine lokale Wortleitung LWL(2j+1) zur selben Zeit aktiviert werden.

Wie oben beschrieben worden ist, ist es in der vorliegenden Ausfüh­ rungsform nicht das Ausgangssignal des Z-Dekoders 18, sondern das Ausgangssignal des Zeilendekoders 6, das bestimmt, ob eine lokale Wortleitung LWL(2j) in einem geradzahlig numerierten Block BL(2j) oder eine lokale Wortleitung LWL(2j+1) in einem ungeradzahlig nume­ rierten Block BL(2j+1) aktiviert werden soll. Damit kann, wie in Fig. 11 gezeigt ist, unter Verwendung der Hälfte von Z-Dekodersi­ gnalleitungen, die in einer herkömmlichen Einrichtung erforderlich sind, eine einzelne lokale Wortleitung ausgewählt werden. Damit wird sowohl eine Verminderung der Zahl von Elementen in jedem lokalen De­ koder als auch eine Reduzierung der Zahl von Signalleitungen, die in Spaltenrichtung gebildet sind, erreicht.

Die Fig. 14 bis 16 zeigen Schaltbilder weiterer Beispiele für Anord­ nungen eines solchen lokalen Dekoders, der in Fig. 11 angeordnet werden kann. Diese Zeichnungen zeigen weitere Ausführungsformen der vorliegenden Erfindung.

Obwohl der lokale Dekoder in Übereinstimmung mit der Ausführungsform von Fig. 13 sowohl einen P-Kanal-Transistor als auch einen N-Kanal- Transistor aufweist, kann der lokale Dekoder auch nur aus P-Kanal- oder N-Kanal-Transistoren bestehen.

Für den Fall eines lokalen Dekoders, der nur N-Kanal-Transistoren wie in Fig. 14 gezeigt aufweist, sollte beispielsweise der P-Kanal- Transistor 24a der Fig. 13 durch den N-Kanal MOS-Transistor 24d mit niedrigerer Schwellenspannung Vth ersetzt werden. In diesem Fall ist das Gate des Transistors 24d mit einer Hauptwortleitung MWLL oder MWLR des entsprechenden Hauptwortleitungspaars verbunden, wobei ein Potential mit hohem Pegel der Leitung als aktiver Zustand betrachtet wird. Damit können die lokalen Dekoder LD(2j) und LD(2j+1) das Po­ tential auf der entsprechenden Z-Dekodersignalleitung auf die ent­ sprechenden lokalen Wortleitungen LWL(2j) bzw. LWL(2j+1) nur dann übertragen, wenn das entsprechende geradzahlig numerierte komplemen­ täre Hauptwortleitungspaar /MWLR, MWLR und das entsprechende unge­ radzahlig numerierte komplementäre Hauptwortleitungspaar /MWLL, MWLL aktiviert sind.

Im folgenden wird der Grund dafür beschrieben, einen N-Kanal-Transi­ stor 24d mit niedriger Schwellenspannung anstelle des Transistors 24a zu verwenden.

Es sei angenommen, daß für den Fall, wenn das Potential am Knoten zwischen den Transistoren 24d und 24b beispielsweise gleich 0V ist, die Potentiale auf der Z-Dekodersignalleitung ZL und der entspre­ chenden Hauptwortleitung /MWLR oder /MWLL einen hohen bzw. niedrigen Pegel erreichen. In einem solchen Fall beginnt das Potential am Kno­ ten, in Abhängigkeit von der Leitung des Transistors 24d anzustei­ gen. Da der Transistor 24d jedoch vom N-Kanal-Typ ist, sperrt dieser zum Zeitpunkt, zu dem die Differenzspannung zwischen dem Gate-Poten­ tial und dem Source- oder Drain-Potential die Schwellenspannung Vth erreicht. Daher wird der Transistor 24d gesperrt, wenn das Potential am Knoten auf das Potential (Vcc-Vth) ansteigt, das um die Schwel­ lenspannung Vth des Transistors 24d unter dem Gate-Potential des Transistors 24d liegt, das gleich dem Potential Vcc (d. h. Versor­ gungspotential: hoher Pegel) des aktiven Zustands der entsprechenden Hauptwortleitung MWLL oder MWLR ist. Damit wird die mit dem Knoten verbundene lokale Wortleitung LWL(2j) oder LWL(2j+1) auf das Poten­ tial (Vcc-Vth) fixiert, das etwas unter dem Potential Vcc liegt, das einen vollständig aktiven Zustand angibt. Dann ermöglicht die Ver­ wendung des Transistors 24d mit kleiner Schwellenspannung Vth, daß die entsprechenden lokalen Wortleitungen LWL(2j) und LWL(2j+1) in einem aktiven Zustand ein Potential erreichen, das dem ursprüngli­ chen Potential Vcc näher liegt.

Für den Fall, daß ein lokaler Dekoder nur P-Kanal-Transistoren auf­ weist, so sollte der N-Kanal-Transistor 24b der Fig. 13 durch einen P-Kanal MOS-Transistor 24e ersetzt und das Widerstandselement R an­ stelle des Transistors 24c gebildet werden, wie dies beispielsweise in Fig. 15 dargestellt ist. Das Widerstandselement R ist zwischen dem Knoten zwischen den Transistoren 24a und 24e und Masse GND ge­ bildet. Unter dem entsprechenden geradzahlig numerierten komplemen­ tären Paar von Hauptwortleitungen /MWLL, MWLL ist das Gate des Tran­ sistors 24e im lokalen Dekoder LD(2j) mit der Hauptwortleitung MWLL verbunden, deren hohes Potential als aktiver Zustand betrachtet wird. Ferner ist unter dem entsprechenden ungeradzahlig numerierten komplementären Paar von Hauptwortleitungen /MWLR, MWLR ist das Gate des Transistors 24e im lokalen Dekoder LD(2j+1) mit der Hauptwort­ leitung MWLR verbunden, deren hohes Potential als aktiver Zustand betrachtet wird. Damit erreicht das Potential auf jeder der lokalen Wortleitungen LWL(2j) und LWL(2j+1) unabhängig vom Potential auf der entsprechenden Z-Dekodersignalleitung ZL einen niedrigen Pegel, wenn das entsprechende komplementäre Hauptwortleitungspaar /MWLL, MWLL oder /MWLR, MWLR deaktiviert ist.

Bei der vorliegenden Ausführungsform dient das Widerstandselement R dazu, das Potential auf den jeweiligen Wortleitungen LWL(2j) und LWL(2j+1) zuverlässig auf 0V zu treiben, um diese vollständig zu deaktivieren.

Befindet sich das Potential am Knoten zwischen den Transistoren 24a und 24e in einem beliebigen lokalen Dekoder LD(2j) oder LD(2j+1) auf einem hohen Pegel, so sinkt das Potential am Knoten nur auf ein Po­ tential, das um die Schwellenspannung Vth des Transistors 24a größer als 0V ist, ab, falls sowohl das Potential auf der entsprechenden Hauptwortleitung /MWLR oder /MWLL als auch das Potential auf der entsprechenden Z-Dekodersignalleitung ZL einen niedrigen Pegel er­ reicht, wie oben ohne Widerstandselement R beschrieben worden ist. Das Widerstandselement R bewirkt jedoch, daß die entsprechend der Schwellenspannung Vth am Knoten gespeicherte positive Ladung über das Widerstandselement R zur Masse entladen wird, so daß das Poten­ tial am Knoten auf 0V absinkt. Für den Fall, daß die entsprechende Hauptwortleitung MWLL oder MWLR einen niedrigen Pegel erreicht, wenn das Potential am Knoten auf einem hohen Pegel liegt, so sinkt ohne das Widerstandselement das Potential am Knoten in ähnlicher Weise nur auf ein Potential ab, das um die Schwellenspannung Vth des Tran­ sistors 24e über 0V liegt. Die Schaffung des Widerstandselementes R bewirkt jedoch, daß die Ladung vom Knoten zur Masse GND entladen wird, wodurch das Potential am Knoten gleich 0V wird. Das Wider­ standselement R sollten einen Wert aufweisen, daß das Potential auf der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) trotz der Entladung über das Widerstandselement R einen ausreichend hohen Pegel erreichen kann, wenn das Potential auf der entsprechenden Hauptwortleitung /MWLL oder /MWLR und das Potential auf der entspre­ chenden Z-Dekodersignalleitung ZL auf niedrigem bzw. hohem Pegel liegen. Beispielsweise kann der Widerstand R im Hinblick auf das Stromtreibungsvermögen des Transistors 24a einen Wert bis zu 10kΩ aufweisen.

Wie oben beschrieben worden ist, erfordert ein lokaler Dekoder mit Transistoren derselben Polarität weniger Fläche auf dem Halbleiter­ substrat. Im folgenden werden solche Effekte der in den Fig. 14 und 15 gezeigten Ausführungsformen detaillierter beschrieben.

Im allgemeinen werden die Source-/Drain-Bereiche eines P-Kanal-Tran­ sistors auf einem Halbleitersubstrat durch zwei P-Bereiche in einer N-Wanne und umgekehrt die Source-/Drain-Bereiche eines N-Kanal-Tran­ sistors auf einem Halbleitersubstrat durch zwei N-Bereiche in einer P-Wanne gebildet. Auf einem Halbleitersubstrat mit einem hierauf ge­ bildeten P-Kanal- und einem N-Kanal-Transistor ist die P-Wanne oder N-Wanne im allgemeinen als Inseln in der anderen gebildet. Sollen ein P-Kanal- und ein N-Kanal-Transistor benachbart zueinander auf einem Halbleitersubstrat geschaffen werden, so werden daher der P-Kanal- und der N-Kanal-Transistor in einem ausreichenden Abstand aneinander gebildet, um die Erzeugung eines Leckstroms im PN-Über­ gangsbereich, der sich im Grenzbereich zwischen diesen Transistoren bildet, Thyristorbetrieb im sogenannten Latch-up etc. zu verhindern.

Für lokale Dekoder, die jeweils Transistoren verschiedener Polarität aufweisen, müssen die Elemente auf dem Halbleitersubstrat in einem ausreichenden Abstand voneinander gebildet sein.

Wird andererseits beim Bilden von zwei in Reihe geschalteter Transi­ storen derselben Polarität auf einem Halbleitersubstrat können ein Source- oder Drain-Bereich des einen Transistors und ein Source- oder ein Drain-Bereich des anderen Transistors aus einem gemeinsamen P- oder einem gemeinsamen N-Bereich geschaffen werden. Daher gestat­ ten es lokale Dekoder, die jeweils Transistoren derselben Polarität aufweisen, daß ihre Elemente auf dem Halbleitersubstrat nicht in ei­ nem so großen Abstand voneinander geschaffen werden müssen. Damit ist ein lokaler Dekoder, der nur Transistoren derselben Leitfähig­ keit aufweist, noch weniger Fläche auf dem Halbleitersubstrat be­ legt.

Bei der in Fig. 15 dargestellten Ausführungsform ist ein Widerstands­ element R als Entladungspfad von der lokalen Wortleitung zur Masse GND gebildet, um jede der lokalen Wortleitungen LWL(2j) und LWL(2j+1) auf 0V zu treiben, wenn das entsprechende komplementäre Hauptwortleitungspaar /MWLL, MWLL oder /MWLR, MWLR und die entspre­ chende Z-Dekodersignalleitung ZL nicht aktiviert sind. Der Entla­ dungspfad muß jedoch nicht notwendigerweise von einem Widerstandse­ lement gebildet werden, sondern kann durch jedes Element, das die­ selbe Funktion wie ein Widerstandselement aufweist, geschaffen wer­ den. Beispielsweise kann, wie in Fig. 16 gezeigt ist, ein N-Kanal MOS-Transistor 24f, dessen Gate mit der Versorgungsspannung Vcc ver­ bunden ist, für diesen Entladungspfad verwendet werden. Der Transi­ stor 24f sollte dabei ungefähr denselben Leitwiderstand wie das Wi­ derstandselement 15 der Fig. 15 aufweisen.

Fig. 17 zeigt das Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der vorliegenden Erfindung.

Im Gegensatz zur Ausführungsform von Fig. 11 sind bei der vorliegen­ den Ausführungsform von Fig. 17 alle Ausgangssignale vom Z-Dekoder 18 inaktive Signale. Der Aufbau des restlichen Teils von Fig. 17 stimmt mit dem der Fig. 11 überein.

Fig. 18 zeigt ein Schaltbild eines Beispiels für den Aufbau der je­ weiligen lokalen Dekoder LD(2j) und LD(2j+1) der Fig. 17. Fig. 18 zeigt als Beispiel zwei benachbarte lokale Dekoder LD(2j) und LD(2j+1), die mit derselben Z-Dekodersignalleitung /ZL der Fig. 17 verbunden sind.

Bezüglich Fig. 18 erhält man den Aufbau der jeweiligen lokalen Deko­ der LD(2j) und LD(2j+1) der vorliegenden Ausführungsform, indem man in den lokalen Dekodern der Fig. 13 die geradzahlig numerierte Hauptwortleitung /MWL und die ungeradzahlig numerierte Hauptwortlei­ tung /MWL durch die Z-Dekodersignalleitung ZL ersetzt.

Genauer gesagt sind im jeweiligen lokalen Dekoder LD(2j), der ent­ sprechend dem jeweiligen geradzahlig numerierten Block BL(2j) der vorliegenden Ausführungsform gebildet ist, die Gates der Transisto­ ren 24a und 24b mit der entsprechenden Z-Dekodersignalleitung /ZL und die Sources der Transistoren 24a und 24c mit der entsprechenden geradzahlig numerierten Hauptwortleitung MWLL verbunden. In ähnli­ cher Weise sind im jeweiligen lokalen Dekoder LD(2j+1), der entspre­ chend dem jeweiligen ungeradzahlig numerierten Block BL(2j+1) gebil­ det ist, die Gates der Transistoren 24a und 24b mit der entsprechen­ den Z-Dekodersignalleitung /ZL und die Sources der Transistoren 24a und 24c mit der entsprechenden ungeradzahlig numerierten Hauptwort­ leitung MWLR verbunden.

Bei der vorliegenden Ausführungsform stellen die Signalleitung, die mit den Gates der Transistoren 24a und 24b verbunden ist, und die Signalleitung, die mit den Sources der Transistoren 24a und 24c ver­ bunden ist, Signalleitungen dar, deren niedriger Pegel als inaktiver Zustand, bzw. deren hoher Pegel als aktiver Zustand betrachtet wird.

Daher aktiviert jeder der lokalen Dekoder LD(2j) und LD(2j+1) der vorliegenden Ausführungsform ähnlich wie beim Dekoder, der wie in Fig. 13 dargestellt aufgebaut ist, die entsprechende lokale Wortlei­ tung LWL(2j) oder LWL(2j+1) nur dann, wenn sowohl das entsprechende komplementäre Wortleitungspaar /MWLL, MWLL oder /MWLR, MWLR als auch die entsprechende Z-Dekodersignalleitung /ZL aktiviert ist.

Wie in den Fig. 15 und 16 dargestellt ist, benötigt jeder der loka­ len Dekoder LD(2j) und LD(2j+1), die ohne Elemente (Transistoren 24c der Fig. 3, 8 12 und 14) zum zuverlässigen Treiben des Potentials auf der entsprechenden lokalen Wortleitung LWL(2j) oder LWL(2j+1) auf 0V, wenn dies deaktiviert werden sollen, aufgebaut sind, kein Signal zur Steuerung dieser Schaltelemente, d. h. erfordert kein Si­ gnal auf einer Hauptwortleitung des entsprechenden komplementären Hauptwortleitungspaars. Es ist dann ferner möglich, die Zahl der Hauptwortleitungen zu reduzieren, indem als Treiberelemente ein Wi­ derstandselement R oder ein Transistor 24f, der stets mit einem ho­ hen Durchlaßwiderstand leitend ist, benutzt wird.

Fig. 19 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1, wobei die Zahl der Hauptwort­ leitungen nur halb so groß ist wie bei der Ausführungsform von Fig. 11. Dieses Beispiel stellt eine weitere Ausführungsform der Erfin­ dung dar.

Im Gegensatz zur Ausführungsform der Fig. 11 sind bei der gegenwär­ tigen Ausführungsform der Fig. 19 eine geradzahlig numerierte Haupt­ wortleitung MWLL und eine ungeradzahlig numerierte Hauptwortleitung MWLR entsprechend jeder der Subblockgruppen SBL0-SBL127 gebildet. Daher ist jeder lokale Dekoder LD(2j) nur mit der entsprechenden ge­ radzahlig numerierten Hauptwortleitung MWLL und der entsprechenden Z-Dekodersignalleitung /ZL verbunden. In ähnlicher Weise ist jeder lokale Dekoder LD(2j+1) nur mit der entsprechenden ungeradzahlig nu­ merierten Hauptwortleitung MWLR und der Z-Dekodersignalleitung /ZL verbunden.

Wie bei der Ausführungsform der Fig. 11 werden Zeilenadreßsignale und Spaltenadreßsignale an den Zeilendekoder 6 und den Z-Dekoder 18 angelegt. Bei der vorliegenden Ausführungsform gibt der Zeilendeko­ der 6 128 Signale x0L, x0R, x1L, x1R, . . ., x127L, x127R aus, von denen nur eines einen hohen Pegel erreicht. Der Aufbau des restli­ chen Teils der Fig. 19 stimmt mit dem der Fig. 11 überein.

Fig. 20 zeigt ein Schaltbild einer Anordnung für die lokalen Dekoder LD0-LD31 der Fig. 19. Fig. 20 zeigt als Beispiel zwei benachbarte lokale Dekoder LD(2j) und LD(2j+1), die mit einer Z-Dekodersignal­ leitung /ZL verbunden sind.

Bezüglich Fig. 20 erhält man den Aufbau der jeweiligen lokalen Deko­ der LD(2j) und LD(2j+1), indem man im lokalen Dekoder der Fig. 18 den Transistor 24c durch ein Widerstandselement R ersetzt. Daher sind die geradzahlig numerierte Hauptwortleitung /MWLL und die unge­ radzahlig numerierte Hauptwortleitung /MWLR zur Steuerung des Tran­ sistors 24c unnötig.

Der Betrieb des wie in Fig. 20 dargestellt aufgebauten lokalen Deko­ ders ist aus dem Betrieb des lokalen Dekoders der Fig. 18, der be­ reits beschrieben worden ist, offensichtlich, so daß daher keine Be­ schreibung des Betriebs des lokalen Dekoders der Fig. 20 erfolgt.

Bei den lokalen Dekodern LD((2) und LD(2j+1) der Fig. 20 sind die Hauptwortleitungen MWLR und MWLL mit der Z-Dekodersignalleitung /ZL vertauschbar. Damit in diesem Fall jeder der lokalen Dekoder LD(2j) und LD(2j+1) die entsprechende lokale Wortleitung LWL(2j) oder LWL(2j+1) nur dann aktiviert, wenn sowohl die entsprechende lokale Hauptwortleitung MWLL oder MWLR als auch die entsprechende Z-Deko­ dersignalleitung /ZL aktiviert sind, sollten die Signalleitung, die mit den Gates der Transistoren 24a und 24b verbunden ist, und die Signalleitung, die mit der Source des Transistors 24a verbunden ist, eine Signalleitung darstellen, deren Potential mit niedrigem Pegel als aktiver Zustand bzw. deren Potential mit hohem Pegel als aktiver Zustand betrachtet wird.

Fig. 21 zeigt ein Schaltbild eines weiteren Beispiels für den Aufbau des Hauptteiles des SRAM von Fig. 1 in Übereinstimmung mit einer weiteren Ausführungsform der Erfindung, wobei die Hauptwortleitung und die Z-Dekodersignalleitung im jeweiligen lokalen Dekoder, der in der Ausführungsform der Fig. 20 angeordnet ist, gegeneinander ver­ tauscht sind.

Im Gegensatz zur Fig. 19 sind bei der vorliegenden Ausführungsform der Fig. 21 alle Ausgangssignale des Zeilendekoders 6 inaktive Si­ gnale /x0L, /x0R, /x1L, /x1R, . . ., /x127L, /x127R und jedes der Aus­ gangssignale zx0-zx63 vom Z-Dekoder 18 stellt ein Signal dar, deren hoher Pegel als aktiver Pegel betrachtet wird. Der Aufbau des rest­ lichen Teils von Fig. 21 stimmt mit dem der Fig. 19 überein.

Fig. 22 zeigt ein Schaltbild eines Beispiels für den Aufbau der lo­ kalen Dekoder LD0-LD31 der Fig. 21. Fig. 22 zeigt als Beispiel zwei benachbarte lokale Dekoder LD(2j) und LD(2j+1), die mit einer Z-De­ kodersignalleitung ZL der Fig. 21 verbunden sind.

Bezüglich Fig. 22 erhält man den Aufbau der jeweiligen lokalen Deko­ der LD(2j) und LD(2j+1) der vorliegenden Ausführungsform, indem man im lokalen Dekoder der Fig. 13 den Transistor 24c durch ein Wider­ standselement R ersetzt.

Der Betrieb der lokalen Dekoder LD(2j) und LD(2j+1) von Fig. 22 ist offensichtlich aus dem Betrieb der lokalen Dekoder in Fig. 13 ver­ ständlich, der bereits beschrieben worden ist, so daß keine Be­ schreibung der in Fig. 22 dargestellten lokalen Dekoder erfolgt.

Im allgemeinen belegt ein auf einem Halbleitersubstrat gebildetes Widerstandselement mit einem Anstieg seines Widerstandswertes eine größere Fläche. Daher ist die Bildung eines Widerstandselementes mit einem großen Widerstandswert auf dem Halbleitersubstrat im Hinblick auf eine Erhöhung des Integrationsgrades eines integrierten Halblei­ terschaltkreises nicht wünschenswert.

Um die von einem lokalen Dekoder auf einem Halbleitersubstrat be­ legte Fläche zu reduzieren und die Zahl der Hauptwortleitungen wie bei der Ausführungsform von Fig. 16 zu verkleinern, kann bei der Ausführungsform der Fig. 20 und 22 ein Transistor mit einem hohen Durchlaßwiderstand, der stets leitend ist, anstelle des Widerstands­ elementes R als Element verwendet werden, um die Potentiale auf den jeweiligen lokalen Wortleitungen LWL(2j) und LWL(2j+1), die deakti­ viert werden sollen, zuverlässig auf 0V zu treiben.

Obwohl in den oben beschriebenen Ausführungsformen ein Widerstandse­ lement oder ein Schaltkreiselement, wie beispielsweise ein MOS-Tran­ sistor, in jedem lokalen Dekoder als Einrichtung gebildet ist, um jede zu deaktivierende lokale Wortleitung zuverlässig auf 0V zu treiben, kann als solche Einrichtung auch ein Verfahren zum Steuern des Logikpegels des Ausgangssignals vom Zeilendekoder 6 oder des Ausgangssignals vom Z-Dekoder 18 verwendet werden.

Dieses Verfahren kann realisiert werden, indem beispielsweise ein Ausgangssignal des ATD-Schaltkreises 17 der Fig. 1 in den Zeilende­ koder 6 oder den Z-Dekoder 18 eingegeben wird.

Fig. 23 zeigt ein Blockdiagramm des Aufbaus eines Abschnitts, der zu diesem Verfahren gehört, wenn ein solches Verfahren auf einen SRAM angewandt wird, bei dem ein Schaltkreis, wie er in Fig. 20 darge­ stellt ist, als lokaler Dekoder verwendet wird.

Fig. 24 zeigt ein Blockdiagramm, das den Aufbau eines Abschnitts darstellt, der mit diesem Verfahren zusammenhängt, wenn das Verfah­ ren auf einen SRAM angewandt wird, bei dem ein Schaltkreis als loka­ ler Dekoder verwendet wird, wie er in Fig. 22 gezeigt ist.

Fig. 25 zeigt ein Zeitdiagramm zur Erläuterung der Potentialänderung einer lokalen Wortleitung, die wie in den Fig. 23 und 24 dargestellt aufgebaut ist.

Das Verfahren wird unter Bezugnahme auf die Fig. 23 bis 25 eingehend erläutert.

Für den Fall, daß die lokalen Dekoder LD(2j) und LD(2j+1) wie in Fig. 20 dargestellt aufgebaut sind, sollte das Ausgangssignal des ATD-Schaltkreises 17 an den Z-Dekoder 18 angelegt werden, wie in Fig. 23 gezeigt ist. In diesem Fall ist der Z-Dekoder 18 so aufge­ baut, daß alle seine Ausgangssignale /zx0-/zx63 unabhängig von den Eingangssignalen Z1-Z4, x1 und x0 einen hohen Pegel erreichen, wenn sich das Ausgangssignal des ATD-Schaltkreises auf hohem Pegel befin­ det. Der ATD-Schaltkreis 17 gibt in Abhängigkeit von einer Änderung von mindestens dem Zeilenadreßsignal vom Zeilenadreßpuffer 4 oder dem Spaltenadreßsignal vom Spaltenadreßpuffer 5 ein Impulssignal mit hohem Pegel aus.

Daher folgt, wie in Fig. 25 dargestellt ist, auf die Änderung des externen Adreßsignals Fig. 25(a)), daß das Ausgangssignal (Fig. 25b)) des ATD-Schaltkreises 17 für eine bestimmte Zeitspanne einen hohen Pegel erreicht und folglich das Potential auf der Z-Dekodersi­ gnalleitung /ZL (Fig. 25(c)) der Fig. 20 als Reaktion auf die Ände­ rung des externen Adreßsignals ohne Ausfall einmal einen hohen Pegel erreicht. Damit werden alle Transistoren 24b in Fig. 20 durchge­ schaltet. Daher fallen die Potentiale auf den lokalen Wortleitungen LWL(2j) und LWL(2j+1), die mit den lokalen Dekodern LD(2j) bzw. LD(2j+1) verbunden sind, als Reaktion auf die Änderung des externen Adreßsignals ohne Ausfall einmal auf 0V, wie in Fig. 25(e) darge­ stellt ist.

Eine Änderung des externen Adreßsignals tritt zu Beginn des Daten­ schreibens in oder Datenlesens aus einer Speicherzelle auf, die von der bereits ausgewählten Speicherzelle verschieden ist. Wird das Po­ tential auf jeder lokalen Wortleitung mit der Änderung des externen Adreßsignals auf 0V getrieben, ist es daher nicht möglich, daß die Potentiale auf den lokalen Wortleitungen LWL(2j) und LWL(2j+1), die mit den Transistoren 24a verbunden sind, von einem hohen Pegel aus absinken, selbst wenn sowohl das Gate-Potential als auch das Drain- Potential des Transistors 24a einen niedrigen Pegel in einer Aus­ wahloperation einer lokalen Wortleitung durch den Zeilendekoder 6 und den Z-Dekoder 18, die als Reaktion auf das geänderte externe Adreßsignal ausgeführt wird. Selbst ohne Widerstandselement R wird daher das Potential auf einer lokalen Wortleitung, die deaktiviert werden soll, nicht auf einem Potential Vth größer 0V fixiert.

Für den Fall, daß lokale Dekoder LD(2j) und LD(2j+1) wie in Fig. 22 dargestellt aufgebaut sind, sollte das Ausgangssignal des ATD- Schaltkreises 17 in ähnlicher Weise an den Zeilendekoder 6 angelegt werden, wie in Fig. 24 gezeigt ist. In diesem Fall ist der Zeilende­ koder 6 wie in der Zeichnung dargestellt aufgebaut, so daß all seine Ausgangssignale /x0L, /x0R, . . ., /X127L, /x127R unabhängig von den Eingangsadreßsignalen X2-X8 und Z0 einen hohen Pegel erreichen, wenn das Ausgangssignal des ATD-Schaltkreises 17 auf hohem Pegel liegt.

Daher werden die Potentiale auf den Hauptwortleitungen /MWLL und /MWLR als Reaktion auf die Änderung des externen Adreßsignals einmal auf einen hohen Pegel getrieben, wie in Fig. 25c) dargestellt ist. Entsprechend werden die Potentiale auf den jeweiligen lokalen Wort­ leitungen LWL(2j) und LWL(2j+1) einmal auf 0V getrieben. Selbst wenn sowohl das Gate-Potential als auch das Drain-Potential des Transi­ stors 24a im lokalen Dekoder LD(2j) oder LD(2j+1), der mit der akti­ vierten lokalen Wortleitung LWL(2j) oder LWL(2j+1) verbunden ist, in einer Auswahloperation einer lokalen Wortleitung durch den Zeilende­ koder 6 und den Z-Dekoder 18, die als Reaktion auf das geänderte Adreßsignal ausgeführt wird, einen niedrigen Pegel erreichen, wird damit wie im vorherigen Fall das Potential auf der lokalen Wortlei­ tung nicht auf einem Potential über 0V fixiert.

Wie oben beschrieben worden ist, gestattet ein solches Verfahren die Reduzierung der Zahl von Elementen eines jeden lokalen Dekoders auf zwei.

Da in jeder der Ausführungsformen der Fig. 6 bis 25 eine der zwei Arten von Signalleitungen, die mit dem jeweiligen lokalen Dekoder verbunden sind, d. h. die Hauptwortleitung oder die Z-Dekodersignal­ leitung mit der Source oder Drain eines MOS-Transistors verbunden ist, kann die Stromaufnahme und Betriebsgeschwindigkeit für die Aus­ wahl einer lokalen Wortleitung im Vergleich zu einer herkömmlichen Einrichtung verbessert werden.

In den Fig. 2, 6, 7, 11, 17, 19 und 21 gelten die Symbole, die ein Ausgangssignal des Z-Dekoders 18 angeben, numerische Werte, die die Zahl der Speicherzellenspalten in jedem Block angeben, oder ähnliche Werte für einen Fall, in dem das Speicherzellenfeld 1 Speicherzellen aufweist, die in einer Matrix aus 512 Zeilen und 204 Spalten ange­ ordnet sind.

Claims (28)

1. Halbleiterspeichereinrichtung mit einem Dekoder (LD0-LD31), der von ersten und zweiten Auswahlsignalen abhängig ist, zum Aktivieren oder Deaktivieren einer vorbestimmten Auswahlleitung (LWL0-LWL31), wobei der Dekoder (LD0-LD31) erste und zweite Dekoderschaltkreisein­ richtungen (LD(2j), LD(2j+1)), die vorbestimmte Auswahlleitung (LWL0-LWL31) erste und zweite Auswahlleitungen (LWL(2j), LWL(2j+1)) und das erste Auswahlsignal erste und zweite Subauswahlsignale auf­ weist, und
die erste Dekoderschaltkreiseinrichtung (LD(2j)) eine erste Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn das erste Subauswahlsignal aktiviert ist, um das zweite Aus­ wahlsignal an die erste Auswahlleitung (LWL(2j)) anzulegen, und eine zweite Schalteinrichtung (24b, 24e), die zwischen die erste Auswahlleitung (LWL(2j)) und ein Potential entsprechend dem deakti­ vierten Zustand gekoppelt ist und leitend gemacht wird, wenn das er­ ste Subauswahlsignal deaktiviert ist, aufweist, und
die zweite Dekoderschaltkreiseinrichtung (LD(2j+1)) eine dritte Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn das zweite Subauswahlsignal aktiviert ist, um das zweite Aus­ wahlsignal an die zweite Auswahlleitung (LWL(2j+1)) anzulegen, und eine vierte Schalteinrichtung (24b, 24e), die zwischen die zweite Auswahlleitung (LWL(2j+1)) und das Potential entsprechend dem deak­ tivierten Zustand gekoppelt ist und leitend gemacht wird, wenn das zweite Subauswahlsignal deaktiviert ist, aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch eine Treibereinrichtung (24c, R, 24f, 17) zum Treiben des Potentials auf der ersten Auswahlleitung (LWL(2j)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens das erste Subaus­ wahlsignal oder das zweite Auswahlsignal deaktiviert ist, und zum Treiben des Potentials auf der zweiten Auswahlleitung (LWL(2j+1)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens das zweite Subauswahlsignal oder das zweite Auswahlsignal deaktiviert ist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Treibereinrichtung (24c, R, 24f, 17) eine fünfte Schalteinrichtung (24c), die leitend gemacht wird, wenn das erste Subauswahlsignal aktiviert wird, um das zweite Auswahlsi­ gnal an die erste Auswahlleitung (LWL(2j)) anzulegen, und eine sechste Schalteinrichtung (24c), die leitend gemacht wird, wenn das zweite Subauswahlsignal aktiviert wird, um das zweite Auswahlsi­ gnal an die zweite Auswahlleitung (LWL(2j+1)) anzulegen, aufweist.

4. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Treibereinrichtung (24c, R, 24f, 17)
eine erste Widerstandseinrichtung (R, 24f), die zwischen die erste Auswahlleitung (LWL(2j)) und das einem deaktivierten Zustand ent­ sprechende Potential gekoppelt ist, und
eine zweite Widerstandseinrichtung (R, 24f), die zwischen die zweite Auswahlleitung (LWL(2j+1)) und das einem deaktivierten Zustand ent­ sprechende Potential gekoppelt ist, aufweist.

5. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Treibereinrichtung (24c, R, 24f, 17) eine Signal­ erzeugereinrichtung (17) aufweist, zum Erzeugen eines Signals, um die zweite und vierte Schalteinrichtung (24b, 24e) vor dem Betrieb des Dekoders (LD0-LD31) einmal gleichzeitig leitend zu machen.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekenn­ zeichnet, daß
das erste Subauswahlsignal erste und zweite zueinander komplementäre Signale und
das zweite Subauswahlsignal dritte und vierte zueinander komplemen­ täre Signale aufweist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrich­ tung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistorein­ richtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistorein­ richtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom drit­ ten Signal abhängig ist,
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistorein­ richtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom dritten Signal abhängig ist,
die fünfte Schalteinrichtung (24c) eine fünfte Transistoreinrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Si­ gnal abhängig ist, und
die sechste Schalteinrichtung (24c) eine sechste Transistoreinrich­ tung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom vierten Signal abhängig ist.

8. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrich­ tung (24a) aufweist, die vom zweiten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistorein­ richtung (24b) desselben Leitfähigkeitstyps wie die erste Transi­ storeinrichtung aufweist, die vom ersten Signal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistorein­ richtung (24c) aufweist, die vom vierten Signal abhängig ist,
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistorein­ richtung (24b) desselben Leitfähigkeitstyps wie die dritte Transi­ storeinrichtung aufweist, die vom dritten Signal abhängig ist,
die fünfte Schalteinrichtung (24c) eine fünfte Transistoreinrichtung (24c) desselben Leitfähigkeitstyps wie die erste und zweite Transi­ storeinrichtung aufweist, die vom zweiten Signal abhängig ist, und
die sechste Schalteinrichtung (24c) eine sechste Transistoreinrich­ tung (24c) desselben Leitfähigkeitstyps wie die erste und zweite Transistoreinrichtung aufweist, die vom vierten Signal abhängig ist.

9. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrich­ tung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistorein­ richtung (24e) des ersten Leitfähigkeitstyps aufweist, die vom zwei­ ten Signal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistorein­ richtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom drit­ ten Signal abhängig ist,
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistorein­ richtung (24e) des ersten Leitfähigkeitstyps aufweist, die vom vier­ ten Signal abhängig ist,
die fünfte Schalteinrichtung (24c) eine fünfte Transistoreinrichtung (24c) eines zweiten Leitfähigkeitstyps aufweist, die vom zweiten Si­ gnal abhängig ist, und
die sechste Schalteinrichtung (24c) eine sechste Transistoreinrich­ tung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom vierten Signal abhängig ist.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekenn­ zeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrich­ tung (24d) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Subauswahlsignal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistorein­ richtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Subauswahlsignal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistorein­ richtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom zwei­ ten Subauswahlsignal abhängig ist, und
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistorein­ richtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom zweiten Subauswahlsignal abhängig ist.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekenn­ zeichnet, daß
das erste Subauswahlsignal erste und zweite zueinander komplementäre Signale aufweist,
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrich­ tung (24d) aufweist, die vom ersten Signal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistorein­ richtung (24b) desselben Leitfähigkeitstyps wie die erste Transi­ storeinrichtung aufweist, die vom zweiten Signal abhängig ist,
das zweite Subauswahlsignal dritte und vierte zueinander komplemen­ täre Signale aufweist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistorein­ richtung (24a) aufweist, die vom dritten Signal abhängig ist, und die vierte Schalteinrichtung (24b, 24e) eine vierte Transistorein­ richtung (24b, 24e) desselben Leitfähigkeitstyps wie die dritte Transistoreinrichtung (24a, 24d) aufweist, die vom vierten Signal abhängig ist.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekenn­ zeichnet, daß
die erste Schalteinrichtung (24a, 24d) eine erste Transistoreinrich­ tung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist,
die zweite Schalteinrichtung (24b, 24e) eine zweite Transistorein­ richtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom ersten Auswahlsignal abhängig ist,
die dritte Schalteinrichtung (24a, 24d) eine dritte Transistorein­ richtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom er­ sten Auswahlsignal abhängig ist, und
die vierte Schalteinrichtung (24b, 24e) eine vierte Transistorein­ richtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom er­ sten Auswahlsignal abhängig ist.

13. Halbleiterspeichereinrichtung mit einem ersten Speicherzellenfeldblock (BL(2j)) mit einer Mehrzahl von Speicherzellen (200) und einer Mehrzahl von Wortleitungen (LWL(2j)), die in einer Mehrzahl von Zeilen angeordnet sind,
einem zweiten Speicherzellenfeldblock (BL(2j+1)) mit einer Mehrzahl von Speicherzellen (200) und einer Mehrzahl von Wortleitungen (LWL(2j+1)), die in einer Mehrzahl von Zeilen angeordnet sind, wobei die Mehrzahl von lokalen Wortleitungen (LWL(2j)) im ersten Speicher­ zellenfeldblock (BL(2j)) und die Mehrzahl von lokalen Wortleitungen (LWL(2j+1)) im zweiten Speicherzellenfeldblock (BL(2j+1)) einander entsprechen, um eine Mehrzahl von lokalen Wortleitungspaaren (LWL(2j), LWL(2j+1)) zu bilden,
einer ersten Hauptwortleitung (MWLL, /MWLL), die entsprechend dem er­ sten Speicherzellenfeldblock (BL(2j)) gebildet ist,
einer zweiten Hauptwortleitung (MWLR, /MWLR), die entsprechend dem er­ sten Speicherzellenfeldblock (BL(2j)) gebildet ist,
einer ersten Auswahleinrichtung (6) zum Anlegen eines ersten Auswahl­ signals an eine der ersten und zweiten Hauptwortleitungen (MWLL, /MWLL oder MWLR, /MWLR),
einer Mehrzahl von Auswahlleitungen (ZL), die entsprechend der Mehr­ zahl von lokalen Wortleitungspaaren (LWL(2j), LWL(2j+1)) gebildet sind,
einer zweiten Auswahleinrichtung (18) zum Anlegen eines zweiten Aus­ wahlsignals an eine der Mehrzahl von Auswahlleitungen (ZL),
einer Mehrzahl von ersten Dekodereinrichtungen (LD(2j)), die entspre­ chend der Mehrzahl lokaler Wortleitungen (LWL(2j)) im ersten Speicherzellenfeldblock ((BL(2j)) gebildet sind, und
einer Mehrzahl von zweiten Dekodereinrichtungen (LD(2j+1)), die ent­ sprechend der Mehrzahl lokaler Wortleitungen (LWL(2j+1)) im zweiten Speicherzellenfeldblock ((BL(2j+1)) gebildet sind, wobei jede der ersten Dekodereinrichtungen (LD(2j)) die entsprechende der lokalen Wortleitungen (LWL(2j)) im ersten Speicherzellenfeldblock (BL(2j)) in Abhängigkeit vom ersten Auswahlsignal, das an die erste Hauptwortleitung (MWLL, /MWLL) angelegt ist, und vom zweiten Aus­ wahlsignal, das an die entsprechende Auswahlleitung (ZL) angelegt ist, aktiviert, und
jede der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) die ent­ sprechende der lokalen Wortleitungen (LWL(2j+1)) im zweiten Speicherzellenfeldblock (BL(2j+1)) in Abhängigkeit vom ersten Aus­ wahlsignal, das an die zweite Hauptwortleitung (MWLL, /MWLL) ange­ legt ist, und vom zweiten Auswahlsignal, das an die entsprechende Auswahlleitung (ZL) angelegt ist, aktiviert.

14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekenn­ zeichnet, daß
jede der Mehrzahl erster Dekodereinrichtungen (LD(2j)) eine erste Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn die erste Hauptwortleitung (MWLL, /MWLL) aktiviert ist, um das Signal auf der entsprechenden der Auswahlleitungen an die entspre­ chende der lokalen Wortleitungen (LWL(2j) im ersten Block (BL(2j)) anzulegen, und
eine zweite Schalteinrichtung (24b, 24e), die zwischen die entspre­ chende lokale Wortleitung (LWL(2j)) und ein Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn die erste Hauptwortleitung (MWLL, /MWLL) deaktiviert ist, auf­ weist, und
jede der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) eine dritte Schalteinrichtung (24a, 24b), die leitend gemacht wird, wenn die zweite Hauptwortleitung (MWLR, /MWLR) aktiviert ist, um das Signal auf der entsprechenden der Auswahlleitungen (ZL) an die ent­ sprechende der lokalen Wortleitungen (LWL(2j+1) im zweiten Block (BL(2j+1)) anzulegen, und
eine vierte Schalteinrichtung (24b, 24e), die zwischen die entspre­ chende lokale Wortleitung (LWL(2j+1)) und das Potential entsprechend dem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn die zweite Hauptwortleitung (MWLR, /MWLR) deaktiviert ist, auf­ weist.

15. Halbleiterspeichereinrichtung nach Anspruch 13 oder 14, dadurch gekenn­ zeichnet, daß
jede der Mehrzahl erster Dekodereinrichtungen (LD(2j)) eine erste Treibereinrichtung (24c, 24f, R) zum Treiben des Potentials auf der entsprechenden lokalen Wortleitung (LWL(2j)) auf das Potential, das einem deaktivierten Zustand entspricht, wenn wenigstens die er­ ste Hauptwortleitung (MWLL, /MWLL) oder die entsprechende der Aus­ wahlleitungen (ZL) deaktiviert ist, und
jede der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) eine zweite Treibereinrichtung (24c, 24f, R) zum Treiben des Potentials auf der entsprechenden lokalen Wortleitung (LWL(2j+1)) auf das Po­ tential, das einem deaktivierten Zustand entspricht, wenn wenigstens die zweite Hauptwortleitung (MWLR, /MWLR) oder die entsprechende der Auswahlleitungen (ZL) deaktiviert ist, aufweist.

16. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekenn­ zeichnet, daß
jede der ersten Treibereinrichtungen (24c, 24f, R) eine fünfte Schalteinrichtung (24c) aufweist, die leitend gemacht wird, wenn die erste Hauptwortleitung (MWLL, /MWLL) aktiviert wird, um das Signal auf der entsprechenden der Auswahlleitungen (ZL) an die entspre­ chende lokale Wortleitung (LWL(2j)) anzulegen, und
jede der zweiten Treibereinrichtungen (24c, 24f, R) eine sechste Schalteinrichtung (24c) aufweist, die leitend gemacht wird, wenn die zweite Hauptwortleitung (MWLR, /MWLR) aktiviert wird, um das Signal auf der entsprechenden der Auswahlleitungen (ZL) an die entspre­ chende lokale Wortleitung (LWL(2j+1)) anzulegen.

17. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekenn­ zeichnet, daß
jede der ersten Treibereinrichtungen (24c, 24f, R) eine erste Wider­ standseinrichtung (R, 24f) aufweist, die zwischen die entsprechende lokale Wortleitung (LWL(2j)) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist, und
jede der zweiten Treibereinrichtungen (24c, 24f, R) eine zweite Wi­ derstandseinrichtung (R, 24f) aufweist, die zwischen die entspre­ chende lokale Wortleitung (LWL(2j+1)) und das einem deaktivierten Zustand entsprechende Potential gekoppelt ist.

18. Halbleiterspeichereinrichtung nach Anspruch 15, gekennzeichnet durch eine Signalerzeugereinrichtung (17) zum Erzeugen eines Si­ gnals, um alle zweiten Schalteinrichtungen (24b, 24e) in der Mehrzahl erster Dekodereinrichtungen (LD(2j)) und alle vierten Schalteinrich­ tungen (24b, 24e) in der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) vor dem Betrieb der Mehrzahl von ersten Dekodereinrich­ tungen (LD(2j)) und der Mehrzahl von zweiten Dekodereinrichtungen (LD(2j+1)) gleichzeitig einmal leitend zu machen.

19. Halbleiterspeichereinrichtung nach einem der Ansprüche 13 bis 18, dadurch gekenn­ zeichnet, daß
das erste Auswahlsignal zueinander komplementäre erste und zweite Signale aufweist,
die erste Hauptwortleitung (MWLL, /MWLL) eine erste Signalleitung (/MWLL), die das erste Signal empfängt, und eine zweite Signallei­ tung (MWLL), die das zweite Signal empfängt, aufweist, und
die zweite Hauptwortleitung (MWLR, /MWLR) eine dritte Signalleitung (/MWLR), die das erste Signal empfängt, und eine vierte Signallei­ tung (MWLR), die das zweite Signal empfängt, aufweist.

20. Halbleiterspeichereinrichtung nach Anspruch 19, dadurch gekenn­ zeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transi­ storeinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Signalleitung (/MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transi­ storeinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Signalleitung (/MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transi­ storeinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der dritten Signalleitung (/MWLR) abhängig ist,
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transi­ storeinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der dritten Signalleitung (/MWLR) abhängig ist,
jede der fünften Schalteinrichtungen (24c) eine fünfte Transistor­ einrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist, und
jede der sechsten Schalteinrichtungen (24c) eine sechste Transistor­ einrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist.

21. Halbleiterspeichereinrichtung nach Anspruch 19, dadurch gekenn­ zeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transi­ storeinrichtung aufweist, die vom Signal auf der zweiten Signallei­ tung (MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transi­ storeinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom Signal auf der ersten Si­ gnalleitung (/MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transi­ storeinrichtung (24d) aufweist, die vom Signal auf der vierten Si­ gnalleitung (MWLR) abhängig ist,
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transi­ storeinrichtung (24b) desselben Leitfähigkeitstyps wie die dritte Transistoreinrichtung aufweist, die vom Signal auf der dritten Si­ gnalleitung (/MWLR) abhängig ist,
jede der fünften Schalteinrichtungen eine fünfte Transistoreinrich­ tung (24c) desselben Leitfähigkeitstyps wie die erste und zweite Transistoreinrichtung aufweist, die vom Signal auf der zweiten Si­ gnalleitung (MWLL) abhängig ist, und
jede der sechsten Schalteinrichtungen (24c) eine sechste Transistor­ einrichtung (24c) desselben Leitfähigkeitstyps wie die erste und zweite Transistoreinrichtung aufweist, die vom Signal auf der vier­ ten Signalleitung (MWLR) abhängig ist.

22. Halbleiterspeichereinrichtung nach Anspruch 19, dadurch gekenn­ zeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transi­ storeinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Signalleitung (/MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transi­ storeinrichtung (24e) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transi­ storeinrichtung (24a) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der dritten Signalleitung (/MWLR) abhängig ist,
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transi­ storeinrichtung (24e) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist,
jede der fünften Schalteinrichtungen eine fünfte Transistoreinrich­ tung (24c) aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist, und
jede der sechsten Schalteinrichtungen (24c) eine sechste Transistor­ einrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist.

23. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekenn­ zeichnet, daß
jede der Mehrzahl erster Dekodereinrichtungen (LD(2j)) eine erste Schalteinrichtung (24a, 24d), die leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) aktiviert ist, um das Signal auf der ersten Hauptwortleitung (MWLL, /MWLL) an die ent­ sprechende der lokalen Wortleitungen (LWL(2j)) im ersten Block anzu­ legen, und
eine zweite Schalteinrichtung (24b, 24e), die zwischen die entspre­ chende lokale Wortleitung (LWL(2j)) und ein Potential entsprechend einem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) deaktiviert ist, aufweist, und
jede der Mehrzahl zweiter Dekodereinrichtungen (LD(2j+1)) eine dritte Schalteinrichtung (24a, 24d), die leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) aktiviert ist, um das Signal auf der zweiten Hauptwortleitung (MWLR, /MWLR) an die entsprechende der lokalen Wortleitungen (LWL(2j+1)) im zweiten Block anzulegen, und
eine vierte Schalteinrichtung (24b, 24e), die zwischen die entspre­ chende lokale Wortleitung (LWL(2j+1)) und das Potential entsprechend einem deaktivierten Zustand gekoppelt ist und leitend gemacht wird, wenn die entsprechende der Auswahlleitungen (ZL) deaktiviert ist, aufweist.

24. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekenn­ zeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transi­ storeinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die erste Signalleitung (/MWLL) und die entsprechende der lokalen Wortleitungen (LWL(2j)) gekoppelt ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transi­ storeinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transi­ storeinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die dritte Signalleitung (/MWLR) und die entsprechende der lokalen Wortleitungen (LWL(2j+1)) gekoppelt ist,
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transi­ storeinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist,
jede der fünften Schalteinrichtungen (24c) eine fünfte Transistor­ einrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Signalleitung (MWLL) abhängig ist, und
jede der sechsten Schalteinrichtungen (24c) eine sechste Transistor­ einrichtung (24c) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der vierten Signalleitung (MWLR) abhängig ist.

25. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekenn­ zeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transi­ storeinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Hauptwortleitung (MWLL, /MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transi­ storeinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der ersten Hauptwortleitung (MWLL, /MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transi­ storeinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Hauptwortleitung (MWLR, /MWLR) abhängig ist, und
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transi­ storeinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der zweiten Hauptwortleitung (MWLR, /MWLR) abhängig ist.

26. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekenn­ zeichnet, daß
das erste Auswahlsignal zueinander komplementäre erste und zweite Signale aufweist,
die erste Hauptwortleitung (MWLL, /MWLL) eine erste Signalleitung (/MWLL), die das erste Signal empfängt, und eine zweite Signallei­ tung (MWLL), die das zweite Signal empfängt, aufweist,
die zweite Hauptwortleitung (MWLR, /MWLR) eine dritte Signalleitung (/MWLR), die das erste Signal empfängt, und eine vierte Signallei­ tung (MWLR), die das zweite Signal empfängt, aufweist,
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transi­ storeinrichtung (24a) aufweist, die vom Signal auf der ersten Si­ gnalleitung (/MWLL) abhängig ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transi­ storeinrichtung (24b) desselben Leitfähigkeitstyps wie die erste Transistoreinrichtung aufweist, die vom Signal auf der zweiten Si­ gnalleitung (MWLL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transi­ storeinrichtung (24c) aufweist, die vom Signal auf der dritten Si­ gnalleitung (/MWLR) abhängig ist, und
jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transi­ storeinrichtung (24b) desselben Leitfähigkeitstyps wie die dritte Transistoreinrichtung aufweist, die vom Signal auf der vierten Si­ gnalleitung (MWLR) abhängig ist.

27. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekenn­ zeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transi­ storeinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die erste Hauptwortleitung (MWLL, /MWLL) und die ent­ sprechende der lokalen Wortleitungen (LWL(2j)) geschaltet ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transi­ storeinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transi­ storeinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die zweite Hauptwortleitung (MWLR, /MWLR) und die ent­ sprechende der lokalen Wortleitungen (LWL(2j+1)) gekoppelt ist, und jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transi­ storeinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist.

28. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekenn­ zeichnet, daß
jede der ersten Schalteinrichtungen (24a, 24d) eine erste Transi­ storeinrichtung (24a) eines ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die erste Hauptwortleitung (MWLL, /MWLL) und die ent­ sprechende der lokalen Wortleitungen (LWL(2j)) geschaltet ist,
jede der zweiten Schalteinrichtungen (24b, 24e) eine zweite Transi­ storeinrichtung (24b) eines zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist,
jede der dritten Schalteinrichtungen (24a, 24d) eine dritte Transi­ storeinrichtung (24c) des ersten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig und zwischen die zweite Hauptwortleitung (MWLR, /MWLR) und die ent­ sprechende der lokalen Wortleitungen (LWL(2j+1)) gekoppelt ist, und jede der vierten Schalteinrichtungen (24b, 24e) eine vierte Transi­ storeinrichtung (24b) des zweiten Leitfähigkeitstyps aufweist, die vom Signal auf der entsprechenden der Auswahlleitungen (ZL) abhängig ist.