DE4211844C2 - Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrich­ tung, die auf einem Halbleitersubstrat gebildet ist.

Fig. 8 zeigt ein Layout des gesamten Chips eines herkömmlichen 4-Megabit-DRAM (Dynamischen Speichers mit wahlfreiem Zugriff).

Wie Fig. 8 zeigt, sind auf einem Halbleitersubstrat 1 zwei 2- MBit-Speicherarrayblöcke (auch Speicherzellenfeld genannt) 2A und 2B gebildet. Jeder der Speicherarrayblöcke 2A und 2B umfaßt 8 256-kBit-Subarrays (auch Unterzellenfeld genannt) 3. Ein Spaltendekoder 4 ist zwischen den Speicherarrayblöcken 2A und 2B angeordnet. Ein Zeilendekoder 5A und ein Zeilendekoder 5B sind jeweils an den Seiten der Speicherarrayblöcke 2A und 2B angeordnet. Stromversorgungsleitungen Vcc und Vss sind an der äußeren Kante des Halbleitersubstrates 1 angeordnet.

Fig. 9 zeigt den genauen Aufbau des Gebietes A in Fig. 8. Das Subarray (Unter-Array) 3 weist eine Mehrzahl von Bitleitungen BL und , eine Mehrzahl von die Bitleitungen kreuzenden Wort­ leitungen WL und eine Mehrzahl von an den Kreuzungspunkten der Mehrzahl von Bitleitungen BL und und der Mehrzahl von Wort­ leitungen WL angeordneten Speicherzellen MC auf. Die Mehrzahl von Bitleitungen bildet eine Mehrzahl von Bitleitungspaaren BL und .

Eine Mehrzahl von Leseverstärkern 6 ist entsprechend der Mehrzahl von Bitleitungspaaren BL und vorgesehen. Jeder Leseverstärker 6 ist mit einem entsprechenden Bitleitungspaar BL und verbunden. Die Mehrzahl von Leseverstärkern 6 ist in einer Richtung senkrecht zu den Bitleitungen BL und angeordnet und bildet einen Leseverstärker-Zug (eine Lesever­ stärkergruppe).

Die Mehrzahl von Leseverstärkern 6 ist mit Leseverstärker-An­ steuerleitungen SP und SN verbunden. Die Leseverstärker- Ansteuerleitung SP ist mit der sich parallel zu den Bitleitun­ gen BL und erstreckenden Stromversorgungsleitung Vcc über einen durch einen PMOS-Transistor gebildeten Ansteuertransi­ stor 7 verbunden. Die Leseverstärker-Ansteuerleitung SN ist mit der sich parallel zu den Bitleitungen BL und erstreckenden Stromversorgungsleitung Vss über einen durch einen NMOS-Transi­ stor gebildeten Ansteuertransistor 8 verbunden.

Das Gate des Ansteuertransistors 7 ist mit der Signalleitung verbunden und nimmt ein Leseverstärker-Aktivierungssignal auf. Das Gate des Ansteuertransistors 8 ist mit der Signalleitung SO verbunden und nimmt ein Leseverstärker-Aktivierungssignal auf.

Fig. 10 zeigt den genauen Aufbau der Leseverstärker. Der Lese­ verstärker 6 enthält NMOS-Transistoren 61 und 62 und PMOS-Tran­ sistoren 63 und 64.

Die Drain des Transistors 61 ist mit der Bitleitung BL verbunden, und die Drain des Transistors 62 ist mit der Bitlei­ tung verbunden. Beide Sources der Transistoren 61 und 62 sind mit dem Knoten n1 verbunden. Das Gate des Transistors 61 ist mit der Bitleitung verbunden, und das Gate des Transi­ stors 62 ist mit der Bitleitung BL verbunden. Die Drain des Transistors 63 ist mit der Bitleitung BL verbunden, und die Drain des Transistors 64 ist mit der Bitleitung verbunden. Die Sources der Transistoren 63 und 64 sind jeweils mit dem Knoten n2 verbunden. Das Gate des Transistors 63 ist mit der Bitleitung verbunden, und das Gate des Transistors 64 ist mit der Bitleitung BL verbunden. Der Knoten n1 ist mit der Leseverstärker-Ansteuerleitung SN verbunden, und der Knoten n2 ist mit der Leseverstärker-Ansteuerleitung SP verbunden.

Das Abfallen des Potentials der Leseverstärker-Ansteuerleitung SN auf niedrigen Pegel (logisch "low") bewirkt, daß das untere Potential der Bitleitungen BL und niedrigen Pegel annimmt. Ein Anstieg des Potentials der Leseverstärker-Ansteuerleitung SP auf hohen Pegel (logisch "high") bewirkt, daß das höhere Po­ tential der Bitleitungen BL und hohen Pegel annimmt. Damit wird die Potentialdifferenz zwischen den Bitleitungen BL und verstärkt.

Im folgenden wird der Betrieb des in den Fig. 8 und 9 gezeigten DRAM erklärt.

Die Zeilendekoder 5A und 5B wählen eine aus der Mehrzahl von Wortleitungen WL aus und ziehen das Potential jener Wortlei­ tung WL auf hohen Pegel. Dies schaltet die Transfergates in der Mehrzahl von mit der ausgewählten Wortleitung WL verbundenen Speicherzellen MC ein, wodurch Daten von den entsprechenden Speicherzellen MC auf die entsprechende Bitleitung BL und ausgelesen werden. Im Ergebnis dessen fließt eine Ladung auf die Bitleitungen BL oder und verändert deren Potential. Da­ mit wird eine Potentialdifferenz zwischen den Bitleitungen BL und jedes Paares erzeugt.

Wenn das an die Signalleitung SO angelegte Leseverstärker-Akti­ vierungssignal hohen Pegel annimmt, wird der Ansteuertransi­ stor 8 eingeschaltet. Dies bewirkt, daß das Stromversorgungspo­ tential auf niedrigem Pegel auf der Stromversorgungsleitung Vss an die Leseverstärker-Ansteuerleitung SN geliefert wird. Im Er­ gebnis dessen zieht jeder Leseverstärker 6 das untere Potential der Bitleitungen BL und auf niedrigen Pegel.

Wenn das an die Signalleitung angelegte Leseverstärker-Akti­ vierungssignal niedrigen Pegel annimmt, wird der Ansteuertran­ sistor 7 eingeschaltet. Dies bewirkt, daß das Stromversorgungs­ potential auf hohem Pegel auf der Stromversorgungsleitung Vcc an die Leseverstärker-Ansteuerleitung SP geliefert wird. Im Ergebnis dessen zieht jeder Leseverstärker 6 das höhere Poten­ tial der Bitleitungen BL und auf hohen Pegel. Damit wird ein Lesevorgang jedes Leseverstärkers 6 ausgeführt. Eine Erhöhung der Integrationsdichte und Kapazität eines DRAM führt zu einem Anwachsen der Anzahl der mit den Leseverstärker-Ansteuerlei­ tungen SP und SN verbundenen Leseverstärker 6 und einer Vergrößerung der Länge jeder Leseverstärker-Ansteuerleitung SP und SN.

Damit verlängert sich die Ansprech- bzw. Lesezeit der von den Ansteuertransistoren 7 und 8 entfernt gelegenen Leseverstärker 6. Eine von den Ansteuertransistoren 7 und 8 entfernte Lage hat den Nachteil, daß das Hoch- bzw. Herabziehen des Potentials der Leseverstärker-Ansteuerleitungen SP und SN nicht ausreichend ist. Dies bedeutet, daß ein entfernt von den Ansteuertransi­ storen 7 und 8 gelegener Leseverstärker 6 die Potentialdiffe­ renz auf den Bitleitungen BL und nicht hinreichend verstär­ ken kann. Dies kann zu einem fehlerhaften Betrieb führen.

Aus der EP 0 155 521 A2 ist eine Halbleiterspeichereinrichtung, die auf einem Halbleitersubstrat gebildet ist, bekannt. Sie weist ein Speicherzellenfeld mit einer Mehrzahl von Unterzellenfeldern, die entlang einer ersten Richtung angeordnet sind, eine Mehrzahl von Leseverstärkergruppen, eine Stromversorgungsvorrichtung zur Aufnahme eines vorbestimmten Stromversorgungspotentiales, eine Mehrzahl von entsprechend den Leseverstärkergruppen angeordneten Ansteuereinrichtungen, von denen jede das Stromversorgungspoten­ tial der Stromversorgungsvorrichtung empfängt, um eine entspre­ chende Leseverstärkergruppe anzusteuern, auf. Jedes Unterzellen­ feld weist eine Mehrzahl von Bitleitungen, die parallel zu der ersten Richtung angeordnet sind, eine Mehrzahl von die Bitlei­ tungen kreuzenden Wortleitungen und eine Mehrzahl von an den Kreuzungen vorgesehenen Speicherzellen auf. Jede Leseverstärker­ gruppe weist eine Mehrzahl von Leseverstärkern auf, die jeweils mit einer entsprechenden Bitleitung verbunden sind, wobei die Leseverstärker entlang einer zweiten Richtung senkrecht zu der ersten Richtung angeordnet sind. Die Stromversorgungsvorrichtung weist eine Hauptstromversorgungsleitung auf, die sich durch die Halbleiterspeichereinrichtung auf dem Halbleiterstubstrat er­ streckt. Von der Hauptstromversorgungsleitung erstrecken sich Stichleitungen zu den Ansteuereinrichtungen.

In der US 4 780 846 ist eine integrierte Schaltung beschrieben, bei der ein Gitter von Stromversorgungsleitungen auf freien Flächen eines logischen Blockes der integrierten Schaltung vor­ gesehen sind.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Halblei­ terspeichereinrichtung vorzusehen, bei der ein korrekter Betrieb der Leseverstärker gewährleistet ist und eine Verringerung der Ansprechzeit sowie eine Verbesserung der Empfindlichkeit der Leseverstärker zu erreichen ist.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrich­ tung mit den Merkmalen des Patentanspruches 1.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Eine derartige Halbleiterspeichereinrichtung hat den Vorteil, daß Abweichungen in der Ansprech- bzw. Lesezeit, die von der Lage des Leseverstärkers abhängen, vermieden werden und alle Leseverstär­ ker ausreichend auf ähnlichem Pegel angesteuert werden. Dies gewährleistet einen korrekten Lesebetrieb der Leseverstärker. Weiterhin kann dadurch eine Verringerung der Ansprech- bzw. Lesezeit und eine Verbesserung der Empfindlichkeit erreicht werden.

Dieses wird insbesondere dadurch erzielt, daß der Abstand zwi­ schen den Stromversorgungsleitungen und jedem Leseverstärker verringert wird und gleich ist. Daneben wird die effektive Anzahl von mit jeder Ansteuereinrichtung verbundenen Leseverstärkern verringert. Von der Lage des Leseverstärkers abhängende Schwan­ kungen bzw. Abweichungen in der Ansprech- bzw. Lesezeit werden vermieden.

Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Darstellung eines Chip-Layouts eines DRAM nach einer Ausführungsform der Erfindung,

Fig. 2 eine Detail-Darstellung des Aufbaues eines Teiles des in Fig. 1 gezeigten DRAM,

Fig. 3 eine teilweise Querschnittsdarstellung eines Subarrays nach Fig. 2,

Fig. 4 eine Detail-Darstellung eines Abschnittes eines DRAM nach einer zweiten Ausführungsform der Er­ findung,

Fig. 5 eine Detail-Darstellung eines Abschnittes eines DRAM nach einer dritten Ausführungsform der Er­ findung,

Fig. 6 eine teilweise Querschnittsdarstellung des in Fig. 5 gezeigten Subarrays,

Fig. 7 eine Darstellung eines anderen Beispieles für ein Chip-Layout,

Fig. 8 eine Darstellung eines Chip-Layouts eines her­ kömmlichen DRAM,

Fig. 9 eine Detail-Darstellung des Aufbaues eines Ab­ schnittes des DRAM nach Fig. 8 und

Fig. 10 ein Schaltbild, das den Aufbau eines Lesever­ stärkers darstellt.

(1) Erste Ausführungsform

Fig. 1 zeigt ein Layout des gesamten Chips eines 16-MBit-DRAM nach einer ersten Ausführungsform.

Wie Fig. 1 zeigt, sind 4-MBit-Speicherarrayblöcke 2a, 2b, 2c und 2d auf einem Halbleitersubstrat 1 gebildet. Jeder der Spei­ cherarrayblöcke 2a, 2b, 2c und 2d enthält sechzehn 256-kBit- Subarrays 3. Die Subarrays 3 sind längs einer Richtung (der ersten Richtung) parallel zu den Leitungen angeordnet.

Zwischen den Speicherarrayblöcken 2a und 2b, den Speicherarray­ blöcken 2c und 2d, den Speicherarrayblöcken 2a und 2c und den Speicherarrayblöcken 2b und 2d sind periphere logische Schal­ tungen zum Treiben und Steuern der Speicherarrayblöcke 2a, 2b, 2c und 2d und andere Schaltungen auf dem Halbleitersubstrat 1 angeordnet. Fig. 1 zeigt in den logischen peripheren Schaltun­ gen enthaltene Spaltendekoder 4a, 4b, 4c und 4d und Zeilendeko­ der 5A und 5B.

Die Spaltendekoder 4a und 4b sind zwischen den Speicherarray­ blöcken 2a und 2b angeordnet. Die Spaltendekoder 4c und 4d sind zwischen den Speicherarrayblöcken 2c und 2d angeordnet. Der Zeilendekoder 5A ist zwischen den Speicherarrayblöcken 2a und 2c angeordnet. Der Zeilendekoder 5B ist zwischen den Speicher­ arrayblöcken 2b und 2d angeordnet.

Eine Strom- bzw. Spannungsversorgungsleitung Vcc zur Aufnahme eines Stromversorgungspotentials entsprechend einem hohen Pegel und eine Strom- bzw. Spannungsversorgungsleitung Vss zur Auf­ nahme eines Stromversorgungspotentials entsprechend einem nie­ drigen Pegel sind im peripheren Kantenbereich auf dem Halblei­ tersubstrat 1 angeordnet. Eine Mehrzahl von Stromversorgungs­ leitungen Vcc2 und Vss2 sind so angeordnet, daß sie die Spei­ cherarrayblöcke 2a, 2b, 2c und 2d überspannen. Die einen Enden der Stromversorgungsleitungen Vcc2 und Vss2 sind mit den Stromversorgungsleitungen Vcc bzw. Vss verbunden. Die anderen Enden der Stromversorgungsleitungen Vcc2 und Vss2 sind mit den Stromversorgungsleitungen Vcc1 und Vss1, die die peripheren logischen Schaltungen unter Einschluß der Spaltendekoder 4a, 4b, 4c und 4d überkreuzen, verbunden.

Auf diese Weise ist eine Mehrzahl von Stromversorgungsleitungen sich durchgehend von der Stromversorgungsleitung Vcc auf der einen kürzeren Seite des Halbleitersubstrates 1 zur Stromver­ sorgungsleitung Vcc auf der anderen kurzen Seite des Halblei­ tersubstrates 1 erstreckend gebildet.

Analog ist eine Mehrzahl von sich durchgehend von der Stromver­ sorgungsleitung Vss auf einer der kurzen Seiten zur Stromver­ sorgungsleitung Vss auf der anderen kurzen Seite des Halblei­ tersubstrates 1 erstreckenden Stromversorgungsleitungen gebildet.

Die Stromversorgungsleitungen Vcc und Vcc1 und die Stromversor­ gungsleitungen Vss und Vss1 sind aus einer ersten Aluminium­ schicht gebildet, und die Stromversorgungsleitungen Vcc2 und Vss2 sind aus einer zweiten Aluminiumschicht gebildet.

Fig. 2 zeigt den genauen Aufbau des Gebietes B der Fig. 1.

Wie Fig. 2 zeigt, weist das Subarray 3 eine Mehrzahl von Bit­ leitungen BL und , eine Mehrzahl von Wortleitungen WL, die die Mehrzahl von Bitleitungen überkreuzen, und eine Mehrzahl dynamischer Speicherzellen MC, die an den Schnittpunkten der Mehrzahl der Bitleitungen BL und und der Mehrzahl der Wort­ leitungen WL vorgesehen sind, auf. Die Mehrzahl von Bitlei­ tungen bildet eine Mehrzahl von Bitleitungspaaren BL, .

Das Subarray 3 weist eine Mehrzahl von Nebenschluß- bzw. "Shunt"-Gebieten S, die sich parallel zu den Bitleitungen BL und erstrecken, auf. Das Subarray 3 ist durch diese Neben­ schlußgebiete S in eine Mehrzahl von Speicherzellgebieten MA geteilt.

Eine Mehrzahl von Leseverstärkern 6 ist entsprechend der Mehr­ zahl von Bitleitungspaaren BL und vorgesehen. Jeder Lesever­ stärker 6 ist mit einem Ende eines entsprechenden Bitleitungs­ paares BL und verbunden. Die Mehrzahl von Leseverstärkern 6 ist längs einer Richtung (zweiten Richtung) senkrecht zu den Bitleitungspaaren BL und angeordnet und bildet einen Lese­ verstärker-Zug bzw. eine Leseverstärkergruppe 60. Die Strom­ versorgungsleitungen Vcc1 und Vss1 sind längs einer Richtung senkrecht zu den Bitleitungspaaren BL und angeordnet. Die Stromversorgungsleitungen Vcc1 und Vss1 sind mit den Stromver­ sorgungsleitungen Vcc bzw. Vss verbunden.

Unter Nutzung der Nebenschlußgebiete S ist eine Mehrzahl von Stromversorgungsleitungen Vcc2 und eine Mehrzahl von Stromver­ sorgungsleitungen Vss2 abwechselnd parallel zu den Bitlei­ tungen BL und angeordnet. Die Stromversorgungsleitungen Vcc2 und Vss2 sind mit den entsprechenden Schnittpunkten der senk­ recht zu den Bitleitungen BL und angeordneten Stromversor­ gungsleitungen Vcc1 und Vss1 verbunden.

Zwei benachbarte Leseverstärker 6 sind miteinander durch ein Paar Leseverstärker-Ansteuerleitungen SP und SN, die in einer Richtung parallel zu den Bitleitungspaaren BL und ange­ ordnet sind, verbunden. Jedes Paar von Leseverstärker-Ansteuer­ leitungen SP und SN ist mit den Stromversorgungsleitungen Vcc1 bzw. Vss1 über einen durch einen PMOS-Transistor gebildeten An­ steuertransistor 7 bzw. einen durch einen NMOS-Transistor ge­ bildeten Ansteuertransistor 8 verbunden.

Das Gate jedes Ansteuertransistors 7 ist mit der Signalleitung verbunden und nimmt ein Leseverstärker-Aktivierungssignal auf. Das Gate jedes Ansteuertransistors 8 ist mit der Signal­ leitung SO verbunden und nimmt ein Leseverstärker-Aktivie­ rungssignal auf. Ähnlich wie die Stromversorgungsleitungen Vcc1 und Vss1 sind die Signalleitungen SO und in einer Richtung senkrecht zu den Bitleitungspaaren BL und angeordnet.

Fig. 3 zeigt eine teilweise Querschnittsdarstellung des Neben­ schlußgebietes S und einen Randbereich des Subarrays 3.

Wie Fig. 3 zeigt, ist in einem vorbestimmten Gebiet auf dem Halbleitersubstrat 1 eine LOCOS(Lokale Oxidation von Silizium)- Schicht gebildet. Eine Wortleitung WL aus einer Polysilizium­ schicht ist auf dem Halbleitersubstrat 1 gebildet. Bitleitungen BL und sind so angeordnet, daß sie die Wortleitungen WL rechtwinkelig kreuzen. Eine Nebenschlußverbindung WLS aus einer ersten Aluminiumschicht ist parallel zur Wortleitung WL angeordnet. Die Nebenschlußverbindung WLS ist mit der Wortlei­ tung WL an einer vorbestimmten Stelle verbunden.

Wie oben beschrieben, ist die Wortleitung WL aus einer Polysi­ liziumschicht mit - entsprechend der Kapazität eines Speichers - hohem Widerstand gebildet. Eine längere Wortleitung WL führt auch zu einem größeren Widerstand. Die Nebenschlußver­ bindung WLS aus der ersten Aluminiumschicht wird verwendet, um den Widerstand der Wortleitung WL zu verringern.

Das Gebiet zur Verbindung der Nebenschlußverbindung WLS mit der Wortleitung WL wird Nebenschlußgebiet S genannt. Das Gebiet außerhalb des Nebenschlußgebietes S wird das Speicherzellgebiet MA genannt.

Eine Mehrzahl von Spaltenauswahlleitungen CSL aus einer zweiten Aluminiumschicht ist parallel zu den Bitleitungen BL und über der Nebenschlußverbindung WLS angeordnet. Die Spaltenaus­ wahlleitungen CSL sind so angeordnet, daß sie die Mehrzahl von Subarrays 3 im Speicherarrayblock überkreuzen, so daß der Spaltendekoder (vgl. Fig. 1) eines aus der Mehrzahl der Bitleitungspaare BL und auswählen kann.

Die Stromversorgungsleitung Vcc2 (oder Vss2) aus der zweiten Aluminiumschicht ist über dem Nebenschlußgebiet S gebildet. Die Stromversorgungsleitung Vcc2 ist mit der Stromversorgungslei­ tung Vcc1 (vgl. Fig. 2) beispielsweise über ein Kontaktloch verbunden.

Wie in Fig. 2 gezeigt, erstrecken sich bei der Ausführungsform die Stromversorgungsleitungen Vcc1 und Vss1 parallel zum Lese­ verstärker-Zug 60, so daß die Entfernung zwischen den Stromver­ sorgungsleitungen Vcc1 und Vss1 zu jedem Verstärker verringert und gleich ist. Nur zwei Leseverstärker 6 sind mit einem Satz Steuertransistoren 7 und 8 und einem Satz Leseverstärker-An­ steuerleitungen SP und SN verbunden.

Damit werden Abweichungen in der Ansprechzeit in Abhängigkeit von der Lage des Leseverstärkers 6 vermieden, und das Hoch- bzw. Herabziehen der Potentiale der Leseverstärker-Ansteuer­ leitungen SP und SN durch die Ansteuer- bzw. Treibertransisto­ ren 7 und 8 kann sicher ausgeführt werden. Damit wird insgesamt ein korrekter Lesebetrieb gewährleistet.

Die Strom- bzw. Spannungsversorgungsleitungen Vcc2 und Vss2 sind unter Verwendung des Nebenschlußgebietes S angeordnet. Dies beseitigt die Notwendigkeit zusätzlicher Gebiete zum Anordnen der Stromversorgungsleitungen Vcc2 und Vss2 parallel zu den Bitleitungen BL und . Es ist auch möglich, die Breite der Stromversorgungsleitungen Vcc2 und Vss2 zu vergrößern. Dank der Stromversorgungsleitungen Vcc2 und Vss2 können die Poten­ tiale der Stromversorgungsleitungen Vcc1 und Vss1, die in einer Richtung senkrecht zu den Bitleitungen BL und angeordnet sind, hinreichend sicher bereitgestellt werden.

Obgleich die Stromversorgungsleitungen Vcc2 und Vss2 bei der beschriebenen Ausführungsform abwechselnd jeweils in einem Ne­ benschlußgebiet S angeordnet sind, ist die Anordnung der Strom­ versorgungsleitungen Vcc2 und Vss2 nicht auf das Nebenschluß­ gebiet S beschränkt. Sie können beispielsweise auch auf dem Speicherzellgebiet MA angeordnet sein. Es ist auch nicht not­ wendig, die Stromversorgungsleitung Vcc2 oder Vss2 in allen Ne­ benschlußgebieten S vorzusehen. Die Stromversorgungsleitung Vcc2 oder Vss2 kann in einem der Mehrzahl der Nebenschlußge­ biete angeordnet sein.

Es ist nicht erforderlich, die Stromversorgungsleitungen Vcc2 und Vss2 abwechselnd anzuordnen. Die Stromversorgungsleitungen Vcc2 und Vss2 können in beliebiger Weise kombiniert sein.

Obwohl bei der beschriebenen Ausführungsform zwei Leseverstär­ ker 6 mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sind, ist die Anzahl der mit dem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbundenen Lesever­ stärker 6 nicht auf zwei begrenzt. Mit dem Paar Leseverstärker- Ansteuerleitungen SP und SN kann eine beliebige Anzahl von Le­ severstärkern 6 verbunden sein, etwa 3 oder 4 Leseverstärker.

Es ist möglich, alle Leseverstärker 6, die einem Speicherzell­ gebiet MA entsprechen, mit einem Paar von Leseverstärker- Ansteuerleitungen SP und SN zu verbinden. Es ist auch möglich, alle Leseverstärker 6, die einem Subarray 3 entsprechen, mit dem Paar von Leseverstärker-Ansteuerleitungen SP und SN zu ver­ binden.

Obgleich bei der beschriebenen Ausführungsform ein Paar von Ansteuertransistoren 7 und 8 mit einem Paar von Leseverstärker- Ansteuerleitungen SP und SN verbunden ist, ist die Anzahl der mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbundenen Ansteuer- bzw. Treibertransistoren nicht beschränkt. Eine Mehrzahl von Paaren von Ansteuertransistoren 7 und 8 kann mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sein. Wenn alle Leseverstärker 6, die einem Speicherzellgebiet MA entsprechen, mit einem Paar von Lesever­ stärker-Ansteuerleitungen SP und SN verbunden sind, kann ein Paar Ansteuertransistoren 7 und 8 für jedes Speicherzellgebiet MA vorgesehen sein. Obwohl ein Paar Ansteuertransistoren 7 und 8 bei der beschriebenen Ausführungsform für jeweils zwei Lese­ verstärker vorgesehen ist, kann ein Paar von Ansteuertransi­ storen 7 und 8 direkt mit einem Leseverstärker 6 verbunden sein. In diesem Falle werden die Leseverstärker-Ansteuerlei­ tungen SP und SN nicht benötigt.

(2) Zweite Ausführungsform

Fig. 4 ist eine Darstellung, die genauer den Aufbau eines Ab­ schnittes eines 16-MBit-DRAM nach einer zweiten Ausführungsform der Erfindung zeigt. Das Layout des gesamten Chips des DRAM dieser Ausführungsform ist ähnlich zu dem in Fig. 1 gezeigten.

Wie Fig. 4 zeigt, ist der Aufbau der Subarrays 31 und 32 ähnlich zu dem des in Fig. 2 gezeigten Subarrays 3. In Fig. 4 sind die Wortleitung WL und die Speicherzelle MC nicht gezeigt.

Stromversorgungsleitungen Vcc1 und Vss1 sind gemeinsam für die Subarrays 31 und 32 vorgesehen. Die Stromversorgungsleitungen Vcc1 und Vss1 sind in einer Richtung senkrecht zu den Bitlei­ tungen BL und auf einer Seite des Subarrays 31 angeordnet. Die Stromversorgungsleitungen Vcc1 und Vss1 sind mit den Strom­ versorgungsleitungen Vcc bzw. Vss verbunden.

Ein Leseverstärker-Zug (eine Leseverstärkergruppe) 61 mit einer Mehrzahl von Leseverstärkern 6 ist in einer Richtung senkrecht zu den Bitleitungen BL und auf einer Seite des Subarrays 31 angeordnet. Ein Leseverstärker-Zug (eine Leseverstärkergruppe) 62, die aus einer Mehrzahl von Leseverstärkern 6 gebildet ist, ist längs einer Richtung senkrecht zu den Bitleitungen BL und angeordnet.

In den Leseverstärker-Zügen 61 und 62 sind alle einem Speicher­ zellgebiet MA entsprechenden Leseverstärker 6 durch ein Paar von Leseverstärker-Ansteuerleitungen SP und SN miteinander ver­ bunden. Ein Paar Ansteuertransistoren 7 und 8 ist jeweils für ein Speicherzellgebiet MA vorgesehen. Jedes Paar von Lesever­ stärker-Ansteuerleitungen SP und SN erstreckt sich in einer Richtung parallel zu den Bitleitungen BL und und ist über ein entsprechendes Paar Ansteuertransistoren 7 und 8 mit den Stromversorgungsleitungen Vcc1 und Vss1 verbunden.

Die Gates der Ansteuertransistoren 7 und 8, die dem Subarray 1 entsprechen, sind mit den Signalleitungen SO1 und verbun­ den, um jeweils Leseverstärker-Aktivierungssignale aufzunehmen. Die Gates der Ansteuertransistoren 7 und 8, die dem Subarray 32 entsprechen, sind mit den Signalleitungen SO2 und verbun­ den, um jeweils Leseverstärker-Aktivierungssignale aufzunehmen. Ähnlich wie die Stromversorgungsleitungen Vcc1 und Vss1 sind die Signalleitungen SO1, , SO2 und längs einer Richtung senkrecht zu den Bitleitungen BL und angeordnet. Obgleich dies in Fig. 4 nicht gezeigt ist, können die Stromversorgungs­ leitungen Vcc2 und Vss2 parallel zu den Bitleitungen BL und im Nebenschlußgebiet S angeordnet sein, wie bei der Ausfüh­ rungsform nach Fig. 2.

Bei der oben beschriebenen Ausführungsform erstrecken sich die Stromversorgungsleitungen Vcc1 und Vss1 parallel zur Mehrzahl der Leseverstärker 6, so daß die Entfernung von den Stromver­ sorgungsleitungen Vcc1 und Vss1 zu jedem der Leseverstärker 6 verringert und gleich ist. Weil nur diejenigen Leseverstärker 6, die einem Speicherzellgebiet MA entsprechen, mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sind, ist die Anzahl der mit einem Paar von Ansteuertransistoren 7 und 8 verbundenen Leseverstärker 6 verringert.

Damit werden von der Lage des Leseverstärkers 6 abhängende Schwankungen in der Ansprech- bzw. Lesezeit vermieden, und das Hoch- bzw. Herabziehen des Potentials der Leseverstärker-An­ steuerleitungen SP und SN durch die Ansteuertransistoren 7 und 8 kann sicher ausgeführt werden. Im Ergebnis dessen kann ein korrekter Auslesebetrieb gewährleistet werden.

Obwohl in der beschriebenen Ausführungsform eine Mehrzahl von Leseverstärker 6 entsprechend einem Speicherzellgebiet MA mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN ver­ bunden ist, ist die Anzahl der mit einem Paar von Lesever­ stärker-Ansteuerleitungen SP und SN verbundenen Leseverstärker 6 nicht beschränkt. Eine beliebige Anzahl von Leseverstärkern 6 kann mit dem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sein, etwa zwei oder drei Leseverstärker 6. In diesem Falle ist es erforderlich, die Anzahl der Ansteuertran­ sistoren 7 und 8 entsprechend der Zunahme der Anzahl von Lese­ verstärker-Ansteuerleitungen SP und SN zu erhöhen.

Bei der beschriebenen Ausführungsform sind die Leseverstärker- Ansteuerleitungen SP und SN entsprechend den Nebenschlußgebie­ ten S aufgeteilt. Das Nebenschlußgebiet S und das Gebiet zwi­ schen den Leseverstärkern 6, das dem Nebenschlußgebiet ent­ spricht, kann für andere Schaltungen verwendet werden. Alle in jedem Leseverstärker-Zug eingeschlossenen Leseverstärker 6, die einem Subarray entsprechen, können durch ein fortlaufendes Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sein. In diesem Falle ist es erforderlich, mindestens einen oder mehrere Ansteuertransistoren 7 und 8 für jedes Speicherzellge­ biet MA vorzusehen.

(3) Dritte Ausführungsform

Fig. 5 ist eine Darstellung, die den Aufbau eines Abschnittes eines 16-MBit-DRAM nach einer dritten Ausführungsform genauer zeigt. Das Layout des gesamten Chips des DRAM nach dieser Aus­ führungsform ist ähnlich dem der Fig. 1.

Wie Fig. 5 zeigt, ist der Aufbau des Subarrays 3 ähnlich dem des in Fig. 2 gezeigten Subarrays 3. In Fig. 5 sind die Wort­ leitung WL und die Speicherzelle MC nicht gezeigt.

Der Leseverstärker-Zug (die Leseverstärkergruppe) 60, der durch eine Mehrzahl von Leseverstärkern 6 gebildet ist, ist längs einer Richtung senkrecht zum Bitleitungspaar BL und auf einer Seite des Subarrays 3 angeordnet. Längs des Leseverstär­ ker-Zuges 60 sind Stromversorgungsleitungen Vcc1 und Vss1 ange­ ordnet. Die Stromversorgungsleitungen Vcc1 und Vss1 sind mit den Stromversorgungsleitungen Vcc bzw. Vss verbunden.

Alle in dem Leseverstärker-Zug 60 enthaltenen Leseverstärker sind durch ein Paar Leseverstärker-Ansteuerleitungen SP und SN verbunden. Die Leseverstärker-Ansteuerleitungen SP und SN sind über eine Mehrzahl von Paaren von Ansteuertransistoren 7 und 8 mit den Stromversorgungsleitungen Vcc1 bzw. Vss1 verbunden.

Die Gates der Ansteuertransistoren 7 und 8 sind mit Signal­ leitungen SO bzw. verbunden und empfangen Leseverstärker- Aktivierungssignale. Ähnlich wie die Stromversorgungsleitungen Vcc1 und Vss1 sind die Signalleitungen SO und in einer Rich­ tung senkrecht zu den Bitleitungspaaren BL und angeordnet.

Eine Mehrzahl von Spaltenauswahlleitungen CSL, die mit dem Spaltendekoder 4d verbunden sind, ist parallel zu den Bitlei­ tungspaaren BL und so angeordnet, daß sie das Subarray über­ kreuzen. Zwischen den Gebieten der Mehrzahl von Spaltenauswahl­ leitungen CSL ist eine Mehrzahl von Stromversorgungsleitungen Vcc2 und Vss2 abwechselnd so angeordnet, daß sie das Subarray 3 überkreuzen. Die Stromversorgungsleitungen Vcc2 und Vss2 sind an den Kreuzungspunkten mit den Stromversorgungsleitungen Vcc1 und Vss1 über ein Kontaktloch, Durchgangsloch o. ä. verbunden.

Fig. 6 zeigt eine teilweise Querschnittsdarstellung des Neben­ schlußgebietes S und seines Randgebietes des Subarrays 3 nach Fig. 5.

Wie Fig. 6 zeigt, sind die Stromversorgungsleitungen Vcc2 und Vss2 in dem Gebiet zwischen den Spaltenauswahlleitungen CSL auf dem Speicherzellgebiet MA angeordnet. Die Nebenschlußverbindung WLS ist aus einer ersten Aluminiumschicht gebildet, und die Spaltenauswahlleitung CSL und die Stromversorgungsleitungen Vcc2 und Vss2 sind aus einer zweiten Aluminiumschicht gebildet. Die Stromversorgungsleitungen Vcc1 und Vss1, die Leseverstär­ ker-Ansteuerleitungen SP und SN und die Signalleitungen SO und , wie in Fig. 5 gezeigt, sind aus einer ersten Aluminium­ schicht gebildet.

Bei der beschriebenen Ausführungsform erstrecken sich Stromver­ sorgungsleitungen Vcc1 und Vss1 parallel zum Leseverstärker-Zug 60, und ein Paar fortlaufender Leseverstärker-Ansteuerleitungen SP und SN ist mit den Stromversorgungsleitungen Vcc1 und Vss1 durch eine Mehrzahl von Paaren von Ansteuertransistoren 7 und 8 verbunden. Damit wird der Abstand zwischen den Stromversor­ gungsleitungen Vcc1 und Vss1 und jedem Leseverstärker 6 verrin­ gert und gleich. Die effektive Zahl der Leseverstärker 6, die mit jedem Ansteuertransistor 7 und 8 verbunden sind, wird ver­ ringert.

Damit werden Abweichungen in der Ansprech- bzw. Lesezeit in Ab­ hängigkeit von der Lage eines Leseverstärkers 6 vermieden, und das Hoch- bzw. Herabziehen des Potentials der Leseverstärker- Ansteuerleitungen SP und SN durch die Ansteuertransistoren 7 und 8 kann zufriedenstellend ausgeführt werden. Im Ergebnis dessen wird ein korrekter Lesebetrieb gewährleistet.

Ähnlich wie die Spaltenauswahlleitung CSL sind die Stromver­ sorgungsleitungen Vcc2 und Vss2 aus einer zweiten Aluminium­ schicht im Gebiet zwischen den Spaltenauswahlleitungen CSL ge­ bildet. Damit ist kein zusätzliches Gebiet für die Stromver­ sorgungsleitungen Vcc2 und Vss2 erforderlich, und die Breite der Stromversorgungsleitungen Vcc2 und Vss2 kann vergrößert werden. Dank dieser Stromversorgungsleitungen Vcc2 und Vss2 wird das Anlegen der Potentiale der Stromversorgungsleitungen Vcc1 und Vss2 gesichert.

(4) Weitere Ausführungsform des Chip-Layouts

Obgleich bei der oben beschriebenen ersten, zweiten und dritten Ausführungsform - wie Fig. 1 zeigt - auf dem Halbleitersub­ strat 1 vier Speicherarrayblöcke 2a, 2b, 2c und 2d angeordnet sind, ist die Anzahl der Speicherarrayblöcke nicht auf vier be­ grenzt, und viele Speicherarrayblöcke 2 können auf dem Halblei­ tersubstrat 1 angeordnet sein, wie in Fig. 7 gezeigt.

Bei der Ausführungsform nach Fig. 7 sind Stromversorgungslei­ tungen Vcc und Vss im Kantenbereich des Halbleitersubstrates 1 angeordnet. Eine Mehrzahl von Stromversorgungsleitungen paral­ lel zur Bitleitung (nicht gezeigt) überkreuzen bzw. -spannen die Mehrzahl von Speicherarrayblöcken 2 und die Mehrzahl der peripheren logischen Schaltungen und erstrecken sich durchge­ hend von der einen der kurzen Seiten der Stromversorgungslei­ tungen Vcc und Vss auf dem Halbleitersubstrat 1 zur anderen kurzen Seite der Stromversorgungsleitung Vcc und Vss auf dem Halbleitersubstrat 1.

Die aus einer zweiten Aluminiumschicht auf dem Speicherarray­ block 2 gebildeten Stromversorgungsleitungen Vcc2 und Vss2 sind mit den aus einer ersten Aluminiumschicht gebildeten Stromver­ sorgungsleitungen Vcc1 und Vss1 in der peripheren logischen Schaltung verbunden. Obgleich die sich durchgehend von der einen kurzen Seite zu der anderen kurzen Seite des Halbleiter­ substrates erstreckende Stromversorgungsleitung bei der Aus­ führungsform nach Fig. 7 aus unterschiedlichen Verbindungs­ materialien gebildet ist, kann diese Stromversorgungsleitung aus dem gleichen Verbindungsmaterial unter Verwendung des Rau­ mes auf der peripheren logischen Schaltung gebildet sein.

Bei der beschriebenen Ausführungsform wird zum Anlegen des Stromversorgungspotentials von der langen Seite der Stromver­ sorgungsleitungen Vcc und Vss des Halbleitersubstrates 1 an die Stromversorgungsleitung Vcc2 und Vss2, die jedes Speicherarray 2 überspannen, kein Leitungsdraht benötigt. Damit kann die für Leitungsverdrahtungen benötigte Fläche verringert werden.

Claims (11)

1. Halbleiterspeichereinrichtung, die auf einem Halbleitersub­ strat (1) gebildet ist, mit:
einem Speicherzellenfeld (2; 2a bis 2d) mit einer Mehrzahl von Unter­ zellenfeldern (3; 31, 32), die entlang einer ersten Richtung angeordnet sind;
einer Mehrzahl von Leseverstärkergruppen (60; 61, 62);
einer Stromversorgungsvorrichtung zur Aufnahme eines vorbestimm­ ten Stromversorgungspotentials;
einer Mehrzahl von entsprechend den Leseverstärkergruppen (60; 61, 62) angeordneten Ansteuereinrichtungen, von denen jede das Stromversorgungspotential der Stromversorgungsvorrichtung emp­ fängt, um eine entsprechende Leseverstärkergruppe (60; 61, 62) anzusteuern;
wobei jedes Unterzellenfeld (3; 31, 32) eine Mehrzahl von Bitleitungen (BL, ), die parallel zur ersten Richtung angeordnet sind, eine Mehrzahl von die Bitleitungen (BL, ) kreuzenden Wortleitungen (WL) und eine Mehrzahl von an den Kreuzungen der Bitleitungen (BL, ) und der Wortleitungen (WL) vorgesehenen Speicherzellen (MC) aufweist;
wobei jede Leseverstärkergruppe (60; 61, 62) eine Mehrzahl von Leseverstärkern (6), die jeweils mit einer entsprechenden Bit­ leitung (BL, ) verbunden sind, aufweist und die Leseverstärker (6) entlang einer zweiten Richtung senkrecht zur ersten Richtung angeordnet sind;
wobei die Stromversorgungsvorrichtung eine Hauptstromversor­ gungsleitung (Vcc, Vss) im Kantenbereich des Halbleitersubstrates von Subarrays (3) angeordnet ist, aufweist, wobei jeder der (1), eine Mehrzahl von ersten Verbindungsleitungen (Vcc1, Vss1), die entsprechend der Unterzellenfelder (3; 31, 32) und parallel zur zweiten Richtung an der Seite entsprechender Unterzellenfelder (3; 31, 32) anngeordnet sind, und eine zweite Verbindungsleitung (Vcc2, Vss2), die das Speicherzellenfeld (2; 2a bis 2d) entlang der ersten Richtung überspannt und mit der Hauptstromversorgungsleitung (Vcc, Vss) und den ersten Verbindungsleitungen (Vcc1, Vss1) verbunden ist, aufweist;
wobei jede Ansteuereinrichtung eine Ansteuerschaltung (7, 8), die zwischen Leseverstärker (6) in einer Leseverstärkergruppe (60; 61, 62) und eine erste Verbindungsleitung (Vcc1, Vss1) geschaltet ist, aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Mehrzahl von Ansteuerschaltungen (7, 8) mit einem Leseverstärker (6) in einer entsprechenden Leseverstärkergruppe (60) verbunden ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß jede der Mehrzahl von Ansteuerschaltungen (7, 8) mit einer vorbestimmten Anzahl oder allen der Leseverstärker (6) in einer entsprechenden Leseverstärkergruppe (60) über eine Ansteuerleitung (SP, SN) verbunden ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, bei der das Unterzellenfeld in eine Mehrzahl von Speicherzellgebieten (MA) aufgeteilt ist, die längs einer zweiten Richtung senkrecht zur ersten Richtung an­ geordnet sind,
jede Leseverstärkergruppe (61, 62) eine Mehrzahl von Leseverstärkern (6), die mit der Mehrzahl von Bit­ leitungen (BL, ) in einem entsprechenden Unterzellenfeld (31, 32) verbunden sind, aufweist und die Leseverstärker (6) längs der zweiten Richtung angeordnet sind,
der erste Ver­ bindungsabschnitt (Vcc1, Vss1) gemeinsam für die Unterzellenfelder (31, 32) vorgesehen ist,
jede Ansteuereinrichtung eine Mehrzahl von Ansteuerschaltungen (7, 8), die entsprechend einer Mehrzahl von Speicherzellgebieten (MA) in einem entsprechenden Unterzellenfeld (31, 32) angeordnet sind, aufweist und
jede Ansteuerschaltung (7, 8) mit der Mehrzahl von mit einem entsprechenden Speicherzellgebiet (MA) verbundenen Leseverstärkern (6) und dem ersten Verbindungsab­ schnitt (Vcc1, Vss1) verbunden ist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Bitleitungen in den Unterzellenfeldern (3; 31, 32) durch eine Mehrzahl von Bitleitungspaaren (BL, ) gebildet ist, wobei jeder Leseverstärker (6) in den Leseverstär­ kergruppen (60; 61, 62) mit einem Bitleitungspaar (BL, ) ver­ bunden ist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
eine Mehrzahl von Nebenschlußverbindungen (WLS), die entspre­ chend den Wortleitungen (WL) vorgesehen sind und von denen jede entlang einer entsprechenden Wortleitung (WL) angeordnet ist,
wobei jedes Unterzellenfeld (3; 31, 32) in eine Mehrzahl von Speicherzellgebieten (MA), die längs der zweiten Richtung angeordnet sind, aufgeteilt ist, wodurch ein vorbe­ stimmtes Gebiet (S), das sich längs der ersten Richtung er­ streckt, zwischen der Mehrzahl von Speicherzellgebieten (MA) gebildet ist,
jede der Nebenschlußverbindungen (WLS) mit einer entsprechenden Wortleitung (WL) in dem vorbestimmten Ge­ biet (S) verbunden ist und
der zweite Verbindungsabschnitt (Vcc2, Vss2) in dem vor­ bestimmten Gebiet (S) angeordnet ist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Nebenschlußverbindungen (WLS) und die ersten Verbindungsabschnitte (Vcc1, Vss1) aus einer ersten Metallschicht und die zweiten Verbin­ dungsabschnitte (Vcc2, Vss2) aus einer zweiten Metallschicht gebildet sind.

8. Halbleiterspeichereinrichtung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die zweiten Verbindungsabschnitte (Vcc2, Vss2, Vcc1, Vss1) aus einer ersten Metallschicht in einer Mehrzahl von Speicherzellenfeldern (2a bis 2d) und aus einer ersten Metallschicht in peripheren logischen Schaltungseinrichtungen (4a bis 4d) gebildet sind.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch
eine Mehrzahl von Spaltenauswahlleitungen (CSL), die parallel zur ersten Richtung so angeordnet sind, daß sie die Unterzellen­ felder (3; 31, 32) überspannen, zum Auswählen einer aus der Mehrzahl von Bitleitungen (BL, ) in den Unterzellenfeldern (3, 31, 32),
wobei der zweite Verbindungsabschnitt (Vcc2, Vss2) zwischen der Mehrzahl von Spaltenauswahlleitungen (CSL) angeordnet ist und die ersten Verbindungsabschnit­ te (Vcc1, Vss1) bevorzugt aus einer ersten Metallschicht und die Spaltenauswahlleitungen (CSL) und der zweite Ver­ bindungsabschnitt (Vcc2, Vss2) aus einer zweiten Metallschicht gebildet sind.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch ge­ kennzeichnet, daß der zweite Verbindungsabschnitt in der Mehr­ zahl von Speicherzellenfelfdern (2a bis 2d) aus der zweiten Metallschicht und in der peripheren logischen Schaltungsein­ richtung (4a bis 4d) aus der ersten Metallschicht gebildet ist.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß jede der Mehrzahl von An­ steuerschaltungen einen MOS-Transistor (7, 8) aufweist.