JPH023147A

JPH023147A - 半導体記憶装置

Info

Publication number: JPH023147A
Application number: JP63334491A
Authority: JP
Inventors: Hironori Akamatsu; 寛範赤松; Tsuyoshi Shiragasawa; 白ケ澤　強; Junko Matsushima; 松嶋　順子
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-12-28
Filing date: 1988-12-28
Publication date: 1990-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は半導体記憶装置に関するものである。

従来の技術従来の半導体記憶装置を第１２図、第１３図。

第１４図を用いて説明する。第１２図は、従来のダイナ
ミックＲＡＭ（以下ＤＲＡＭ）の構成図であシ、第１３
図は、従来のＤＲＡＭにおいてピーク電流低減化を図っ
た、センスアンプ電源制御回路の回路図であシ、第１４
図は通常のセンスアンプ電源制御回路の回路図である。

ＭＡはメインアンプ、５ＡＲｎ、５ＡＬｎはセンスアン
プ、ｂｎ、ｂｎはビット線対、Ｄ、Ｄはデータ線対、Ｗ
ｎはワード線、ＰＬＣｎは、センスアンプの電源制御回
路、ＳＷｎはスイッチ素子、５ＷＣｎはスイッチ制御回
路、Ｃｏはコラムデコーダである。

先ず、データの読み出し動作について説明する。

第１２図においてビット線対す、ｂはセンスアンプ回路
ＳＡに接続されている。ここで複数のワード線の中から
、−木のワード線、例えばＷｌが選択されハイレベルに
なると、このワード線によシ選択された記憶セ／ｌ／Ｃ
１〜Ｃｎの情報がビット線すに読み出される。この後、
選択記憶セルが接続されるセンスアンプ回路Ｓ　Ａ　Ｒ
１−５ＡＲｎの電源線■１及びグランド線Ｇ１がセンス
アンプ電源制御回路ＰＬＣＲによってアクティブとなシ
、５ＡＲ１〜５ＡＲｎはセンヌ動作を開始する。これら
のセンスアンプ回路によシ選択記憶セルの記憶情報が充
分増幅されたのち、スイッチ素子ＳＷの制御線ＳＷＣ（
５ＷＣ１〜ｎ）がコラムデコーダｃｏにょシ選択されて
ハイレベルとなシ、５ＡＲ１〜５ＡＲｎの各センスアン
プ回路の相補出力の中から１つが選択されデータ線対り
、Ｄに転送される。データ線対り、Ｄに転送される。デ
ータ線対り、Ｄに転送された記憶情報は、メインアンプ
ＭＡによって更に増幅され出力回路に転送される。

ここで、センスアンプの電源線をアクティブにするセン
スアンプ電源制御回路ＰＬＣ１は、第１４図に示すもの
が一般的であシ、その動作は、あるワード線が選択され
、ハイレベルになった後、Ｐｂ４．ＮＬｌがソレソれロ
ウレベル、ハイレベルになり、センスアンプの電源線ｖ
１．Ｇ１に電流を供給し、選択されたワード線に対応す
るセンスアンプがすべてが同時に活性化されると云うも
のである。この方式ではＤＲＡＭの記憶容量が大きくな
り、１本のワード線に接続されている記憶セルが多くな
ると、アクティブになるセンスアンプ回路も多くなる為
、センスアンプ回路の動作によるピーク電流が多くなる
。これを解決すを為に、ピーク電流の低減化を図ったセ
ンスアンプ電源制御回路があるが、それを第１３図に示
し動作を説明する。

イレベルになシ、センスアンプの電源線Ｖ１．　Ｇ１に
電流を供給する。その後、ＰＬｌ、Ｐｂ０．Ｐｂ０があ
る時間の間隔をおいて順にロウレベルになり、センスア
ンプの電源線■１に供給する電流量を増加させる。以上
に示した様な方法で、ピーク電流の低減化を図っておシ
、ピーク電流低減化を図ったものと、一般的なセンスア
ンプ電源制御回路のピーク電流の比較を行ったものの例
を第１６図に示す。第１５図を見ると、従来の半導体記
憶装置において、ピーク電流の低減化を図ったものは、
一般的なものと比べて約１／２のピーク電流になってい
るのがわかる。

発明が解決しようとする課題この第１３図の方式ではある程度の改善はなされでいる
。しかし、これまでの１Ｍ４トクラスまでのメモリーで
は、列アドレスの数が２５６〜１０ｏＯピッ１−であり
、同時に駆動するセンスアンプの数は２５６〜１０００
ケであるので、容認されるピークの値であった。

しかし、将来、４Ｍ、１６Ｍビットと半導体メモリが大
容量化されるに伴ない、同時に駆動しなければならな−
センスアンプの数は２に〜４にケと誕端に増加する。し
たがってもはや、従来例に示したセンスアンプ制御の方
法では、ピーク電流が極めて大きくなり、通常の設計で
は動作可能なメモリーを得ることはできない。

ＤＲＡＭの特殊なタイプであるビデオメモリなどの様に
入出力ピンの数が多ビットになると、入カバッファ、出
カバソファでのピーク電流も大きくなり、さらに、入力
バノファ、出力バッファでは、ンリアルのデータを間断
なく扱つため、常に大きなピーク電流がビデオメモリの
動作中には存在する。また、出力バッファは、規格によ
り外部のある程度の負荷容量（１５ｐＦ〜１ｏｏｐＦ）
を駆動せねばならず、入カパッフアにおいてもメモリ容
量が増加し、チップサイズが大きくなると、駆動しなけ
ればならない容量が、大きくなる。したがって、これ以
上のピーク電流の低減化を行なうのは困難であり、他の
回路のピーク電流の低減化を図る必要がでてくる。

また、ピーク電流の増加は、それ自体問題であるが、電
源配線における電圧降下による誤動作。

動作マージンの劣化の原因ともなると共に、ダウンコン
バータなどのＴ源回路の設計にも悪影響を与える為、よ
り以上のピーク電流の低減化を進めていかなければなら
ない。

本発明は、以上の様な問題点を解決しようとするもので
ある。

課題を解決するだめの手段本発明は、マトリックス状にメモリセルが配置されたメ
モリアレイ部、前記メモリアレイ部ノ外側に配置された
センスアンプ回路を有し、前記メモリアレイ部には、コ
ラムアドレスを選択する複数のビット線対とロウアドレ
スを選択する複数のワード線が配置され、前記複数のビ
ット線対には、それぞれ前記センスアンプ回路が接続さ
れ、コラム方向に配置されており、前記コラムアドレス
の選択に応じて、この選択されたコラムアドレスに対応
した前記センスアンプ回路を選択的に駆動して電力供給
を行なう半導体記憶装置を提供するものである。

また、本発明は、センスアンプ回路を、スイッチ手段を
介して電源とグランド間に接続し、前記スイッチ手段を
コラムアドレスの選択時に開状態として、前記センスア
ンプ回路に前記電源とグランドを接続し、前記センスア
ンプ回路を駆動して電力供給する。

また本発明は、前記センスアンプ回路を第２のスイッチ
手段を介して前記電源と前記グランド間に接続し、前記
ロウアドレスにより選択される前記ワード線に対応する
前記ビット線対に接続されている前記センスアンプ回路
について、前記ワード線選択時に前記第２のスイッチ手
段を開状態として、前記電源とグランドを接し、前記セ
ンスアンプ回路を駆動して電力供給する構成を提供する
。

さらに、また本発明は、前記ビット線と前記センスアン
プ回路に電力供給する電源線とグランド線が平行配置さ
れている構成を提供する。また、本発明は、ビデオメモ
リの様な順次アクセスを行うメモリに適用する構成を提
供する。

さらに、本発明は、上述した構成のブロックを複数設け
、ブロックの選択をロウアドレスの一部にて行う構成を
提供する。

本発明半導体記憶装置は、上記基本構成により、並列動
作するセンスアンプ回路の数を極端に減少する事が可能
とな虱センスアンプ回路動作時のピーク電流を大幅に減
少せしめる事が可能となる。

本発明の半導体記憶装置は、同時に並列動作するセンス
アンプ回路の数を極端に減する事が可能となり、これに
より低消費電力の大容量半導体記憶装置を実現できる。

作　　用上記手段によシ、本発明半導体記憶装置は、並列同作す
るセンスアンプ回路の数を極端に減少させ、ピーク電流
を大幅に減少させる事ができる。

実施例本発明の半導体記憶装置の一実施例を第１図。

第２図を用いて説明する。第１図において、ＭＡはメイ
ンアンプ、ＳＡ１〜ＳＡｎ　はセンスアンプ、ＭＣはメ
モリセル、ｂ１１ｂ１〜ｂｎ、ｂｎはビット線対、Ｄ、
Ｄはデータ線対、ＳＷ１〜ＳＷｎはスイッチ素子、５Ｗ
Ｃ１〜５ＷＣｎはスイッチ制御線、５ＰＬ１〜５ＰＬｎ
　はセンスアンプ電源線、５ＮＬ１〜５ＮＬｎはセンス
アンプグランド線、ＣＯはコラムデコーダ、ＰＬＣ１〜
ＰＬＣｎは電源制御回路、Ｗ〜ｗ４．、、、、、はワー
ド線、ＣＯ１〜ｃｏｎはコラムデコーダ出力、φ５ｗは
スイッチ開閉信号線、ＡＤはアドレス信号パス、ＶＣＣ
は電源線、ＶＳ３はグランド線、エユはインバータ、Ｍ
Ｐｌ、２はＰ形ＭＯ９）、ｙｙレジスタＭＮ、２はＮ形
ＭＯ５）７ンジスタ、ＭＰＳｌ、２はＰ形ＭＯ８）ラン
ジスタ、ＭＮＳ、、２はＮ形ＭＯ３）ランジスタである
。

第１図において、ビット線対ｂ１．ｂ１〜ｂｎ、ｂｎは
センスアンプ回路ＳＡ１〜５ＡｎＫ接続され、センスア
ンプ回路の相補出力はスイッチ素子ＳＷ１〜ＳＷｎを介
して、ビット線対ｂ１．ｂ１〜ｂｎ、ｂｎと直交配置さ
れたデータ線り、Ｄに接続される。

データ線り、ＤはメインアンプＭＡの入力となっている
。スイッチ素子ＳＷ１〜ＳＷｎは制御線ＳＷＣ。

〜５ＷＣｎによって開閉制御される。この制御線５ＷＣ
１〜５ＷＣｎは、コラムデコーダＣｏの出力に接続され
る。また、センスアンプ回路の電源線５ＰＬ１〜５ＰＬ
ｎ、グランド線５ＮＬ１〜５ＮＬｎは本実施例では、電
源制御回路ＰＬＣ１〜ＰＬＣｎＫよって制御される。

次に本実施例半導体記憶装置の動作について説明する。

データの読み出しは各ビット線をプリチャージし、ｂｌ
、ｂ１〜ｂｎ、ｂｎをそれぞれ同じレベルにする。次に
複数のワード線の中から特定のワード線、例えばＷｌが
選択されハイレベルになると選択された記憶セルの情報
は記憶セルが接続されるビット線に読み出される。

ここで仮にコラムアドレスの１が選択されるとすると、
前記ワード線Ｗ１に対応する前記ビット線対ｂ１．ｂ１
に接続されているセンスアンプＳＡ１が電源制御回路Ｐ
ＬＣ１によって活性化され、前記ビット線対す、、ｂｌ
に読み出されたデータを増幅する。増幅されたデータは
、コラムデコーダＣＯによって選択されたスイッチング
素子ＳＷ１を介してデータ線対り、Ｄに転送され、メイ
ンアンプＭＡによシ更に増幅される。

また、センスアンプ回路は、第２図に示す様な構成にな
っておシ、ＳＰＬ、、５ＮＬ１に電力が供給されること
により、ＭＮＳｌん、、ＭＰ８１〜２かもなるセンスア
ンプが活性化されて、ビット線対ｂ１゜ｂｌに読み出さ
れたデータが増幅されて、スイッチ素子ＳＷ１を通して
データ線対に転送される。

活性化されるセンスアンプ回路は、ＳＡ１だけであり　
、ＳＡ２〜ＳＡｎは活性化されていない。仮にｎが１０
００とすると、従来ならば１ｏｏｏコのセンスアンプ回
路を同時に活性化していたが、本発明においては、１コ
のセンスアンプ回路のみヲ活性化している為、単純に考
えて、ピーク電流は１／１００ｏに低減される事になシ
、大幅なピーク電流の低減化が実現できる。

第３図は、第１図の電源制御回路ＰＴ、Ｃ及１〜ｎびコラムデコーダＣＯの回路構成を示すものである。第
３図において、工、〜ｎはインバータ、ＭＰ１〜ｎはＰ
形ＭＯ９）ランジスタ、ＭＮｌ、、はＮ形ＭＯ８）ラン
ジスタ、ＣＯＣは１コラム１〜ｎアドレス単位の制御回路、ＣＤ１〜ｎはＮ本のアドレス
信号からコラムデコーダ出力ＣＯ１〜ｎを作る回路であ
る。第３図の動作を述べると、センスアンプ回路ＳＡ１
〜ｎは、電源線ＶＣＣ及びグランド線ｖＳＳとは、コラ
ムデコーダＣＯＫより制御されるＭＰ１〜ｎ、ＭＮ、〜
ｎからなる電源線制御回路ＰＬＣ１〜ｎを介して接続さ
れており、コラムアドレス１が選択されるとすると、コ
ラムデコーダ出力中のＣＯＣｌによシ選択されたコラム
アドレスの電源制御回路ＰＬＣ１のみが動作し、センス
アンプ回路の電源線５ＰＬ１及び、グランド線５ＮＬ１
に電力を供給する。コラムデコーダＣｏは、１コラムア
ドレス単位の制御回路ＣｏＣ１〜ｎのｎ個から成ってお
シ、アドレス信号パスＡＤの信号とスイッチ開閉信号線
φ８ｗの信号にょシ、コラムアドレスの選択と、スイッ
チ素子ＳＷの開閉をコントロルしている。

４８ｗは、１読み出し、あるいは書き込みサイクルごと
にある期間Ｈ状態になる信号であり、本発明の半導体記
憶装置内にあるタイミング発生回路において作られ、コ
ラムデコーダまで送られてくる。また、ＣＯＣｌ〜ｎ内
にあるＣＤ１〜ｎは、Ｎ木のアドレス信号パスを通る信
号からある１つのコラムアドレスを選択する回路であり
、Ｎ＝４とした場合、たとえば、°第４図に示す様な構
成をとる事により４Ｘ３Ｘ２Ｘ１＝２４通りのコラムア
ドレスを選択できる。（すなわちｎ＝２４）第４図にお
いてＡＮＡは４人力ＮＡＮＤ　、ＩＮＶはインバータで
ある。

第５図は、第３図における電源制御回路Ｐ　ＬＯ１〜ｎ
の改良を施したもので、選択ワード線の非選コラムアド
レスのデータ破壊を防ぐ事を目的としている。ＰＬＳは
制御信号線、ＭＰＳ１〜ｎはＰ形ＭＯＳ）ランジスタ、
ＭＮＳ１〜ｎＶ！、Ｎ形ＭＯＳトランジスタ、ＩＳ　　
　はインバータである。

１〜ｎ第５図の動作を述べるとセンスアンプ回路ＳＡ１〜ｎは
電源線ＶＣＣ及びグランド線ｖＳＳとは、コラムデコー
ダＣｏによシ制御されるＭＰｌ、’ＭＮ１〜ｎからなる
電源線制御回路ＰＬＯ１〜ｎを介して接続されており、
コラムアドレスの１が選択されるとするとコラムデコー
ダＣｏにより選択されたコラムアドレスの電源線制御回
路ＰＬＣ１のみが動作し、センスアンプ回路の電源線５
ＰＬ１及びグランド線ＳＮＬ　１に電力を供給する。コ
ラムデコーダＣ○は、１コラムアドレス単位の制御回路
ＣＯＣｌ〜ｎのｎ個からなっており、アドレス信号バス
ＡＤの信号とスイッチ開閉信号φｓｗの信号により、コ
ラムアドレスの選択と、スイッチ素子ｓｗの開閉をコン
トロールしている。

なお、選択ワード線の非選択コラムアドレスのデータ破
壊を防ぐ為、制御信号線ＰＬＳはセンスアンプ制御回路
ＰＬＯ１〜ｎを制御する信号が通る信号線であり、本発
明の半導体記憶装置内のタイミング発生回路において、
ワード線を選択する信号を遅延させて作っており、ワー
ド線が選択され、ハイレベルとなるときハイレベルとな
シ、ＭＯＳトランジスタＭＰＳ　　　、ＭＮＳ１〜ｎを
すべてＯＮ１〜ｎさせ、センスアンプ電源線５ＰＬ１〜ｎ及びＳＮＬ　　
　　に電力を供給し、選択ワード線に対応１〜ｎするセンスアンプ回路ＳＡ　　　をすべて活性化さ１〜
ｎせる。ＭＰＳ　　　ＭＮＳ１〜ｎはそれぞれＭＰ１〜ｎ
。

１〜ｎ′ ＭＮ１〜ｎに比べて充分にトランジスタ幅が狭い為、供
給する電力はわずかなものであり、大部分のセンスアン
プ回路が消費する電流はわずかである。

したがってピーク電流は、第６図に示す様に低く抑える
事が可能となシ、従来の例と比較すると１／４程度のピ
ーク電流となる。また、コラムアドレスの１が選択され
るとすると選択されたコラムアドレスにおいては、ＭＰ
ｌ、　ＭＮｌから電力が供給されるが１．実施例１で示
した様に従来のものと比較すると極めて少なく、第６図
において図に表われてこない。

第７図は第１図で示した半導体記憶装置を集積回路化し
ビット線分割を行なった場合の構成図であシ、ＷＬ１〜
ｎ、ＷＲ１〜ｎはワード線である。

ここで本実施例は、データ線対Ｄ１．Ｄ１〜Ｄ２．Ｄ２
及び、ワード線ＷＬ１〜ｎ、ＷＲ１〜ｎとビット線対ｂ
１．ｂ１〜ｂｎ、　ｂｎとを直交配置し、〜さらにセン
スアンプ回路の電源線５ＰＬ１〜ｎ及びグランド線５Ｎ
Ｌ１〜ｎをビット線対ｂ１．　ｂｌ、ｂｎ、　ｂｎと平
行に配置して込る。例えば、ビット線対ｂ１．ｂ１〜ｂ
ｎ、ｂｎをポリサイド、ワード線及び、データ線対Ｄ１
．Ｄ、〜Ｄ２．Ｄ２を１層目のアルミ、センスアンプの
電源線５ＰＬ１〜ｎ及びグランド線５ＮＬ１〜ｎを２層
目のアルミで配線すると、非常に効率的なレイアウトが
可能になシ、また同一のコラムアドレスを有スるセンス
アンプ回路ＳＡ、〜ｎの電源線５ＰＬ１〜ｎ、５ＮＬ１
〜ｎを共通にする事が出来る。したがってセンスアンプ
回路ＳＡ１コに対し、センスアンプ電源制御回路ＰＬＯ
を１コずつ配置する事なく、同一コラムアドレスを有す
るセンスアン１回路Ｓ　Ａ　ＶＣ対してはセンスアンプ
電源線御ＰＬＯは１コでよくなシ、効率的なレイアウト
を行なう事も可能となる。

第８図は、第７図で示した半導体記憶装置をＤＲＡＭの
特殊なタイプであるビデオメモリに適用した場合の構成
図であシ、Ｐ／Ｓはパラレルシリアル変換回路を付加し
たものである。

また、−膜内なりＲＡＭにおいては、あるロウアドレス
を選択し、その選択されたロウアドレスのあるコラムア
ドレスを選択してデータを出力あるいは、入力するとい
う事を１つのサイクルとし、アドレスの選択をランダム
に行なっており、この１つのサイクル内で、破壊読み出
しを行なっているＤＲＡＭは、選択されたロウアドレス
に対応する残シの非選択のコラムアドレスのデータの再
書き込みという動作を行なっている。本発明の構成にお
いては、選択されたロウアドレスに対応する非選択のコ
ラムアドレスのセンスアンプ回路にはわずかな電力しか
供給されない為、データの再書き込みを行なうには非常
に時間がかかる。一般のＤＲＡＭにおいては、サイクル
タイムの短縮が１つのファクターとなっておシ、本発明
の構成を一般のＤＲＡＭに適用するのは、難しい点もあ
る。

しかし、ＤＲＡＭの特殊なタイプであるビデオメモリな
どの様に選択されたロウアドレスに対応するコラムアド
レスのデータを順次、出力あるいは入力していく様なも
のに関しては、上記サイクルタイムによる問題がまった
く関係ない為、本発明を用いてのピーク電流の低減化は
、ビデオメモリなどに非常に有効となる。

第９図は、第１図で示した半導体記憶装置をメモリブロ
ックＭＢとして、メモリブロックＭＢ１．４の４つのブ
ロックを用いて、メモリ内部を４つに分割した構成のメ
モリを実現したものである。第１０図は、第９図中に示
しであるブロック選択回路・ｓｅの回路構成図である。

ＭＢ１〜４はメモリフロック、Ｉｌｏは出力バッファ、
ＡＤ１〜４はブロック選択信号線、ＡＤＨはアドレス人
カバソファ、Ｐｒはロウプリデコーダエ　　　はインバ
ータ、ｎ１〜４Ｄはデータ線、ＮＡ、〜４はＮＡＮＤ回路である。

第９図において、入力されたｎビットロウアドレスは、
アドレスバッフ、ＡＤＢを通してロウプリデコーダに送
られそこでプリデコードされる。

ロウプリデコーダＰｒは、アドレス人力バッフＩＡＤＨ
からのアドレス信号をメモリフロックＭＢ等に直接送ら
ずに、デコードしやすい信号に変換する回路であシ、具
体的には、第１１図に示す様な回路である。すなわち、
入力されたアドレスがｅｂｔｔであるとし、２ｂｉｔを
ブロック選択回路に直接送ったとするとあるアドレスを
選択する場合には４木のアドレス信号線が必要であるが
、ロウプリデコーダを使用する事によシ、２木で済ませ
る事が可能になシ、メモリブロック内でのデコードが簡
単に行なえる様になる。つまシ、プリデコードされたア
ドレス信号線ｘ１１〜Ｘ１４から１本、Ｘ２１〜ｘ２４
から１本ずツテ、合計１６のロウアドレスの選択を行な
う事が可能である。

第９図においては、ロウプリデコーダＰｒは、アドレス
信号のうち２　ｂｉｔを直接ブロック選択回路に送シ、
残シのｎ−２ｂｉｔを使ってｍ　＝　２　（ｎ−２）ｂ
ｉｔのプリデコード信号をメモリブロックに送シ、メモ
リブロック内にあるロウデコーダを用いてロウアドレス
の選択を行なう。

ここで、ブロック選択回路に送られた２ビツトのプリデ
コードされたロウアドレスは、ブロック選択回路８ｅに
おいてブロック選択信号に変換され、４つのメモリブロ
ックＭＢｎのうち１コのメモリブロックを選択し、選択
されたメモリブロックのデータは入出力バノフ、　Ｉ　
１０に転送され出力される。

ここでブロック選択回路は第９図に示す様な構成になっ
ており、２ビツトのプリデコードされたロウアドレスか
ら４つメモリブロックの選択信号を作っている。

上記構成をとる事によシ、メモリ容量が増加しても、ブ
ロック数を増加させる事によシ、メモリ内部のレイアウ
トの自由度を上げる事が可能となシ、メモリの設計が短
縮される。

発明の効果本発明の半導体記憶装置は、同時に並列動作するセンス
アンプ回路の数を極端に減する事が可能となシ、これに
よシ、ピーク電流を大幅に低減させた大容量の半導体記
憶装置を実現する事ができる。

また、ピーク電流を大幅に低減させていることから、動
作マージンが大きくなると共に、ダウンコンバータなど
の電源回路の設計も楽になる為、半導体記憶装置の設計
も楽になり、設計期間も短縮できる。

【図面の簡単な説明】

第１図は本発明半導体記憶装置の第１の実施例構成図、
第２図は本発明半導体記憶装置のセンスアンプ回路とそ
の周辺の回路図、第３図は本発明半導体記憶装置のセン
スアンプ電源制御回路ＰＬＯ。コラムデコーダＣｏの回路図、第４図は本発明半導体記
憶装置のコラムアドレス選択回路の回路図、第５図は本
発明半導体記憶装置の改善を加えたセンスアンプ電源制
御回路ＰＬＯ，コラムデコーダＣ○の回路図、第６図は
従来の半導体記憶装置のピーク電流と本発明の改善を加
えたセンスアンプ電源制御回路によるピーク電流とを比
較した図、第７図は本発明半導体記憶装置の第２の実施
例構成図、第８図は本発明半導体記憶装置の第３の実施
例構成図、第９図は本発明半導体記憶装置の第４の実施
例構成図、第１０図は本発明半導体記憶装置のブロック
選択回路の回路図、第１１図は本発明半導体記憶装置の
ロウプリデコーダ回路の回路図、第１２図は従来の半導
体記憶装置の構成図、第１３図は従来の半導体記憶装置
におけるピーク電流低減化を図ったセンスアンプ電源制
御回路の回路図、第１４図は従来の半導体記憶装置の一
般の電源制御回路図、第１５図は従来の半導体記憶装置
におけるピーク電流低減化を図ったものと一般のものと
のピーク電流の比較を行なった図である。ＭＣ・・・・・メモリーセ）ｖ、　Ｗｎ＝・０９．ワー
ド線、ＳＡｎ　・・・・・・センスアンプ、ＳＷ　−・
・・・・スイッチ素子、５ＷＣｎ・・・・・・スイッチ
制御線、ＰＬＣｎ・・・・・・センスアンプ電源制御回
路。代理人の氏名　弁理士　粟　野　重　孝　ほか１名鴎図第図第図ｔ→ 第１０図づリテコードされたロウアドレスＮＡｎ−−−Ｎ　　Ａ　　Ｎ　　Ｄ　　ＩＥＩ　　％ｆ
ｎｎ−−インバー９第１１図アトしス第３図第１４図

Claims

【特許請求の範囲】

（１）マトリックス状にメモリセルが配置されたメモリ
アレイ部、前記メモリアレイ部の外側に配置されたセン
スアンプ回路を有し、前記メモリアレイ部には、コラム
アドレスを選択する複数のビット線対とロウアドレスを
選択する複数のワード線が配置され、前記複数のビット
線対には、それぞれ前記センスアンプ回路が接続され、
コラム方向に配置されており、前記コラムアドレスの選
択に応じて、この選択されたコラムアドレスに対応した
前記センスアンプ回路を選択的に駆動して電力供給を行
なう事を特徴とする半導体記憶装置。
（２）センスアンプ回路を、スイッチ手段を介して電源
とグランド間に接続し、前記スイッチ手段をコラムアド
レスの選択時に開状態として、前記センスアンプ回路に
前記電源とグランドを接続し、前記センスアンプ回路を
駆動して電力供給する事を特徴とする特許請求の範囲第
１項記載の半導体記憶装置。
（３）センスアンプ回路を第２のスイッチ手段を介して
前記電源と前記グランド間に接続し、ロウアドレスによ
り選択されるワード線に対応するビット線対に接続され
ている前記センスアンプ回路について、前記ワード線選
択時に前記第２のスイッチ手段を開状態として、前記電
源とグランドを接し、前記センスアンプ回路を駆動して
電力供給する事を特徴とする特許請求の範囲第２項記載
の半導体記憶装置。
（４）ビット線とセンスアンプ回路に電力供給する電源
線とグランド線が平行配置されていることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。
（５）順次アクセスを行なうメモリに適用する事を特徴
とする特許請求の範囲第４項記載の半導体記憶装置。
（６）マトリックス状にメモリセルが配置されたメモリ
アレイ部、前記メモリアレイ部の外側に配置されたセン
スアンプ回路を有し、前記メモリアレイ部には、コラム
アドレスを選択する複数のビット線対とロウアドレスを
選択する複数のワード線が配置され、前記複数のビット
線対には、それぞれ前記センスアンプ回路が接続され、
コラム方向に配置されており、前記コラムアドレスの選
択に応じて、この選択されたコラムアドレスに対応した
前記センスアアンプ回路を選択的に駆動して電力供給を
行なう構成のブロックを複数個設け、前記ブロックの選
択を前記ロウアドレスの一部にて行なう事を特徴とする
半導体記憶装置。