JPH0785659A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0785659A JPH0785659A JP5229224A JP22922493A JPH0785659A JP H0785659 A JPH0785659 A JP H0785659A JP 5229224 A JP5229224 A JP 5229224A JP 22922493 A JP22922493 A JP 22922493A JP H0785659 A JPH0785659 A JP H0785659A
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- power supply
- activation signal
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Abstract
(57)【要約】
【目的】本発明はセルフリフレッシュ動作時における電
源ノイズの発生を抑制し得る半導体記憶装置を提供する
ことを目的とする。 【構成】ワード線ＷＬの選択に基づいて選択された記憶
セルＣからセル情報がビット線ＢＬ，バーＢＬに読み出
され、ビット線ＢＬ，バーＢＬに接続されたセンスアン
プ１が活性化信号φに基づいて動作する活性化回路２で
活性化され、ビット線ＢＬ，バーＢＬに読み出されたセ
ル情報がセンスアンプ１で記憶セルＣに対し書き込まれ
てセルフリフレッシュ動作が行われる。センスアンプ１
の活性化回路２には、該センスアンプ１の動作電流のピ
ーク値を抑制する抑制回路３が備えられる。
源ノイズの発生を抑制し得る半導体記憶装置を提供する
ことを目的とする。 【構成】ワード線ＷＬの選択に基づいて選択された記憶
セルＣからセル情報がビット線ＢＬ，バーＢＬに読み出
され、ビット線ＢＬ，バーＢＬに接続されたセンスアン
プ１が活性化信号φに基づいて動作する活性化回路２で
活性化され、ビット線ＢＬ，バーＢＬに読み出されたセ
ル情報がセンスアンプ１で記憶セルＣに対し書き込まれ
てセルフリフレッシュ動作が行われる。センスアンプ１
の活性化回路２には、該センスアンプ１の動作電流のピ
ーク値を抑制する抑制回路３が備えられる。
Description
【０００１】
【産業上の利用分野】この発明は、大容量化された半導
体記憶装置に関するものである。近年、半導体記憶装置
は大容量化が益々進んでいる。このような半導体記憶装
置では、書き込みモード、読み出しモード及びセル情報
のセルフリフレッシュモードにおいて、同時に動作する
回路が増大して、電源ノイズが増大する傾向にある。そ
こで、電源ノイズの増大を防止しながら、記憶容量の大
容量化を図ることが必要となっている。
体記憶装置に関するものである。近年、半導体記憶装置
は大容量化が益々進んでいる。このような半導体記憶装
置では、書き込みモード、読み出しモード及びセル情報
のセルフリフレッシュモードにおいて、同時に動作する
回路が増大して、電源ノイズが増大する傾向にある。そ
こで、電源ノイズの増大を防止しながら、記憶容量の大
容量化を図ることが必要となっている。
【０００２】
【従来の技術】半導体記憶装置の一種類であるＤＲＡＭ
では、多数対のビット線に多数の記憶セルが接続され、
各記憶セルにはワード線が接続される。そして、ロウデ
コーダ（図示しない）によりワード線が選択されると、
当該ワード線に接続されている各記憶セルからセル情報
がビット線に読み出される。
では、多数対のビット線に多数の記憶セルが接続され、
各記憶セルにはワード線が接続される。そして、ロウデ
コーダ（図示しない）によりワード線が選択されると、
当該ワード線に接続されている各記憶セルからセル情報
がビット線に読み出される。
【０００３】前記各ビット線にはセンスアンプが接続さ
れている。前記センスアンプは、セル情報の読み出しモ
ード時にはビット線に読み出されたセル情報を増幅して
ラッチし、当該ビット線がコラム選択信号により選択さ
れると、センスアンプのラッチデータがデータバスに出
力される。
れている。前記センスアンプは、セル情報の読み出しモ
ード時にはビット線に読み出されたセル情報を増幅して
ラッチし、当該ビット線がコラム選択信号により選択さ
れると、センスアンプのラッチデータがデータバスに出
力される。
【０００４】また、セル情報のセルフリフレッシュモー
ド時には各記憶セルは一定周期で選択され、当該記憶セ
ルからビット線に読み出されたセル情報は、当該ビット
線に接続されているセンスアンプでラッチされる。そし
て、センスアンプのラッチデータに基づいて、選択され
た記憶セルに書き込み動作が行われることにより、セル
フリフレッシュ動作が行われる。
ド時には各記憶セルは一定周期で選択され、当該記憶セ
ルからビット線に読み出されたセル情報は、当該ビット
線に接続されているセンスアンプでラッチされる。そし
て、センスアンプのラッチデータに基づいて、選択され
た記憶セルに書き込み動作が行われることにより、セル
フリフレッシュ動作が行われる。
【０００５】
【発明が解決しようとする課題】上記のようなＤＲＡＭ
では、例えば全記憶セルに対し、それぞれ１回のセルフ
ーリフレッシュ動作を行うために、１０２４サイクルの
セルフリフレッシュ動作が行われ、その１０２４サイク
ルを１２８ｍｓの時間内で行っている。すなわち、各記
憶セルは１２８ｍｓの時間間隔でセルフリフレッシュ動
作が行われる。
では、例えば全記憶セルに対し、それぞれ１回のセルフ
ーリフレッシュ動作を行うために、１０２４サイクルの
セルフリフレッシュ動作が行われ、その１０２４サイク
ルを１２８ｍｓの時間内で行っている。すなわち、各記
憶セルは１２８ｍｓの時間間隔でセルフリフレッシュ動
作が行われる。
【０００６】このようなＤＲＡＭの記憶容量が例えば１
Ｍビットであれば、１サイクル当たり約１０００ビット
の記憶セルが同時にセルフリフレッシュ動作が行われる
ため、約１０００個のセンスアンプが同時に活性化され
て動作する。
Ｍビットであれば、１サイクル当たり約１０００ビット
の記憶セルが同時にセルフリフレッシュ動作が行われる
ため、約１０００個のセンスアンプが同時に活性化され
て動作する。
【０００７】また、記憶容量が４Ｍビットであれば、１
サイクル当たり約４０００ビットの記憶セルが同時にセ
ルフリフレッシュ動作が行われるため、約４０００個の
センスアンプが同時に活性化されて動作する。
サイクル当たり約４０００ビットの記憶セルが同時にセ
ルフリフレッシュ動作が行われるため、約４０００個の
センスアンプが同時に活性化されて動作する。
【０００８】従って、記憶容量が増大するにつれて、同
時に動作するセンスアンプの個数が増大する。この結
果、同時に動作する各センスアンプと電源との間で流れ
る電流のピーク値が高くなり、電源ノイズの原因となる
という問題点がある。
時に動作するセンスアンプの個数が増大する。この結
果、同時に動作する各センスアンプと電源との間で流れ
る電流のピーク値が高くなり、電源ノイズの原因となる
という問題点がある。
【０００９】この発明の目的は、セルフリフレッシュ動
作時における電源ノイズの発生を抑制し得る半導体記憶
装置を提供することにある。
作時における電源ノイズの発生を抑制し得る半導体記憶
装置を提供することにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ワード線ＷＬの選択に基づいて選
択された記憶セルＣからセル情報がビット線ＢＬ，バー
ＢＬに読み出され、前記ビット線ＢＬ，バーＢＬに接続
されたセンスアンプ１が活性化信号φに基づいて動作す
る活性化回路２で活性化され、ビット線ＢＬ，バーＢＬ
に読み出されたセル情報が前記センスアンプ１で前記記
憶セルＣに対し書き込まれてセルフリフレッシュ動作が
行われる。前記センスアンプ１の活性化回路２には、該
センスアンプ１の動作電流のピーク値を抑制する抑制回
路３が備えられる。
図である。すなわち、ワード線ＷＬの選択に基づいて選
択された記憶セルＣからセル情報がビット線ＢＬ，バー
ＢＬに読み出され、前記ビット線ＢＬ，バーＢＬに接続
されたセンスアンプ１が活性化信号φに基づいて動作す
る活性化回路２で活性化され、ビット線ＢＬ，バーＢＬ
に読み出されたセル情報が前記センスアンプ１で前記記
憶セルＣに対し書き込まれてセルフリフレッシュ動作が
行われる。前記センスアンプ１の活性化回路２には、該
センスアンプ１の動作電流のピーク値を抑制する抑制回
路３が備えられる。
【００１１】また、前記抑制回路は前記活性化信号φに
基づいて動作して、前記センスアンプ１に対し、ピーク
値を抑制した動作電流を供給するトランジスタで構成さ
れる。
基づいて動作して、前記センスアンプ１に対し、ピーク
値を抑制した動作電流を供給するトランジスタで構成さ
れる。
【００１２】
【作用】セルフリフレッシュモード時に活性化されるセ
ンスアンプ１は、活性化回路２に備えられる抑制回路３
によりその動作電流のピーク値が抑制される。
ンスアンプ１は、活性化回路２に備えられる抑制回路３
によりその動作電流のピーク値が抑制される。
【００１３】
【実施例】図２〜図４は本発明を具体化した第一の実施
例を示す。図３に示す４ＭビットのＤＲＡＭは８個のブ
ロックＢ１〜Ｂ８から構成され、各ブロックＢ１〜Ｂ８
はそれぞれ５１２Ｋビットのメモリセルアレイで構成さ
れる。
例を示す。図３に示す４ＭビットのＤＲＡＭは８個のブ
ロックＢ１〜Ｂ８から構成され、各ブロックＢ１〜Ｂ８
はそれぞれ５１２Ｋビットのメモリセルアレイで構成さ
れる。
【００１４】各ブロックＢ１〜Ｂ８を構成するメモリセ
ルアレイの具体的構成を図２に従って説明する。ビット
線ＢＬ，バーＢＬには多数の記憶セルＣが接続される。
なお、メモリセルアレイはこのようなビット線ＢＬ，バ
ーＢＬを多数対並設して設けられる。
ルアレイの具体的構成を図２に従って説明する。ビット
線ＢＬ，バーＢＬには多数の記憶セルＣが接続される。
なお、メモリセルアレイはこのようなビット線ＢＬ，バ
ーＢＬを多数対並設して設けられる。
【００１５】前記各記憶セルＣにはワード線ＷＬが接続
され、ロウデコーダ（図示しない）により同ワード線Ｗ
Ｌが選択されると、各記憶セルＣに格納されているセル
情報がビット線ＢＬ，バーＢＬに読み出される。
され、ロウデコーダ（図示しない）により同ワード線Ｗ
Ｌが選択されると、各記憶セルＣに格納されているセル
情報がビット線ＢＬ，バーＢＬに読み出される。
【００１６】前記ビット線ＢＬ，バーＢＬに接続された
ＮチャネルＭＯＳトランジスタＴr1〜Ｔr4は、ビット線
ＢＬ，バーＢＬのセル情報非読出し時に同ビット線Ｂ
Ｌ，バーＢＬの電位をリセット電位ＶＰＲにリセットす
るものである。
ＮチャネルＭＯＳトランジスタＴr1〜Ｔr4は、ビット線
ＢＬ，バーＢＬのセル情報非読出し時に同ビット線Ｂ
Ｌ，バーＢＬの電位をリセット電位ＶＰＲにリセットす
るものである。
【００１７】そして、各トランジスタＴr1〜Ｔr4のゲー
トにＨレベルのリセット信号ＢＲＳＺが入力されると、
各トランジスタＴr1〜Ｔr4がオンされて、各ビット線Ｂ
Ｌ，バーＢＬの電位が例えば１／２Ｖccのリセット電位
ＶＰＲにリセットされる。
トにＨレベルのリセット信号ＢＲＳＺが入力されると、
各トランジスタＴr1〜Ｔr4がオンされて、各ビット線Ｂ
Ｌ，バーＢＬの電位が例えば１／２Ｖccのリセット電位
ＶＰＲにリセットされる。
【００１８】前記ビット線ＢＬ，バーＢＬにはセンスア
ンプ１が接続されている。前記センスアンプ１は、セン
スアンプ活性化信号に基づいて、高電位側電源ＰＳＧ
と、低電位側電源ＮＳＧとが供給されて活性化される。
そして、その活性化に基づいてビット線ＢＬ，バーＢＬ
に読み出されたセル情報を増幅し、ラッチする。
ンプ１が接続されている。前記センスアンプ１は、セン
スアンプ活性化信号に基づいて、高電位側電源ＰＳＧ
と、低電位側電源ＮＳＧとが供給されて活性化される。
そして、その活性化に基づいてビット線ＢＬ，バーＢＬ
に読み出されたセル情報を増幅し、ラッチする。
【００１９】前記ビット線ＢＬ，バーＢＬはコラムゲー
トＴr5，Ｔr6を介してデータバスＤＢ，バーＤＢに接続
される。前記コラムゲートＴr5，Ｔr6にはコラムデコー
ダ（図示しない）からコラム選択信号ＣＬが入力され
る。
トＴr5，Ｔr6を介してデータバスＤＢ，バーＤＢに接続
される。前記コラムゲートＴr5，Ｔr6にはコラムデコー
ダ（図示しない）からコラム選択信号ＣＬが入力され
る。
【００２０】前記コラム選択信号ＣＬがＨレベルとなる
と、前記コラムゲートＴr5，Ｔr6がオンされ、前記セン
スアンプ１で増幅されたセル情報がデータバスＤＢ，バ
ーＤＢに出力される。
と、前記コラムゲートＴr5，Ｔr6がオンされ、前記セン
スアンプ１で増幅されたセル情報がデータバスＤＢ，バ
ーＤＢに出力される。
【００２１】セルフーリフレッシュ動作時には、ワード
線ＷＬが選択されると、当該ワード線に接続されている
記憶セルＣからセル情報がビット線ＢＬ，バーＢＬに読
み出され、ビット線ＢＬ，バーＢＬに僅かな電位差が生
じる。
線ＷＬが選択されると、当該ワード線に接続されている
記憶セルＣからセル情報がビット線ＢＬ，バーＢＬに読
み出され、ビット線ＢＬ，バーＢＬに僅かな電位差が生
じる。
【００２２】そして、この状態でセンスアンプ１が活性
化されてビット線ＢＬ，バーＢＬの電位差が拡大され、
その拡大された電位差に基づいて当該記憶セルへのセル
情報の書き込みが行われて、セルフリフレッシュ動作が
行われる。
化されてビット線ＢＬ，バーＢＬの電位差が拡大され、
その拡大された電位差に基づいて当該記憶セルへのセル
情報の書き込みが行われて、セルフリフレッシュ動作が
行われる。
【００２３】上記のようなセルフリフレッシュ動作は、
前記従来例では例えばブロックＢ１，Ｂ２というよう
に、２ブロックずつ活性化され、同時に活性化されるセ
ンスアンプ１の数は４０９６個である。
前記従来例では例えばブロックＢ１，Ｂ２というよう
に、２ブロックずつ活性化され、同時に活性化されるセ
ンスアンプ１の数は４０９６個である。
【００２４】そして、図４（ａ）に示すようにセルフー
リフレッシュ動作の１サイクルの時間間隔ｔ１は、１２
５μｓであり、各サイクルで４０９６個のセンスアンプ
１が同時に活性化されて書き込み動作を行うとき、電源
と各記憶セルとの間で各サイクル毎に流れる電流のピー
ク値はＩp1である。
リフレッシュ動作の１サイクルの時間間隔ｔ１は、１２
５μｓであり、各サイクルで４０９６個のセンスアンプ
１が同時に活性化されて書き込み動作を行うとき、電源
と各記憶セルとの間で各サイクル毎に流れる電流のピー
ク値はＩp1である。
【００２５】本実施例では、ブロックＢ１〜Ｂ８を１ブ
ロックずつ活性化して、同時に活性化されるセンスアン
プ１の個数を２０４８個とし、図４（ｂ）に示すように
１サイクルの時間間隔ｔ２を６２μｓとする。
ロックずつ活性化して、同時に活性化されるセンスアン
プ１の個数を２０４８個とし、図４（ｂ）に示すように
１サイクルの時間間隔ｔ２を６２μｓとする。
【００２６】このような動作により、同時に活性化され
るセンスアンプ１は２０４８個となり、各サイクル毎に
流れる電流のピーク値はＩp2となる。そして、ピーク値
Ｉp2は前記ピーク値Ｉp1の半分程度となる。また、全記
憶セルは従来例と同様に１２８ｍｓで一通りリフレッシ
ュされる。
るセンスアンプ１は２０４８個となり、各サイクル毎に
流れる電流のピーク値はＩp2となる。そして、ピーク値
Ｉp2は前記ピーク値Ｉp1の半分程度となる。また、全記
憶セルは従来例と同様に１２８ｍｓで一通りリフレッシ
ュされる。
【００２７】従って、電源と各記憶セルとの間で各サイ
クル毎に流れる電流のピーク値を半分程度に抑制するこ
とができるので、電源ノイズを低減することができる。
次に、この発明を具体化した第二の実施例を図５〜図７
に従って説明する。図５において、各センスアンプ１は
前記実施例のセンスアンプと同一構成である。前記セン
スアンプ１に供給される高電位側電源ＰＳＧは、電源Ｖ
ccからＰチャネルＭＯＳトランジスタＴr7を介して供給
され、同トランジスタＴr7のゲートには活性化信号φｓ
が入力される。
クル毎に流れる電流のピーク値を半分程度に抑制するこ
とができるので、電源ノイズを低減することができる。
次に、この発明を具体化した第二の実施例を図５〜図７
に従って説明する。図５において、各センスアンプ１は
前記実施例のセンスアンプと同一構成である。前記セン
スアンプ１に供給される高電位側電源ＰＳＧは、電源Ｖ
ccからＰチャネルＭＯＳトランジスタＴr7を介して供給
され、同トランジスタＴr7のゲートには活性化信号φｓ
が入力される。
【００２８】前記センスアンプ１に供給される低電位側
電源ＮＳＧは、電源ＶssからＮチャネルＭＯＳトランジ
スタＴr8を介して供給され、同トランジスタＴr8のゲー
トには前記活性化信号φｓの相補信号である活性化信号
バーφｓが入力される。
電源ＮＳＧは、電源ＶssからＮチャネルＭＯＳトランジ
スタＴr8を介して供給され、同トランジスタＴr8のゲー
トには前記活性化信号φｓの相補信号である活性化信号
バーφｓが入力される。
【００２９】なお、前記トランジスタＴr7，Ｔr8は各セ
ンスアンプ１に十分な動作電流を供給し得るサイズで構
成される。上記のようなセンスアンプ１の活性化回路で
は、図６に示すように活性化信号φｓがＨレベルからＬ
レベルに急激に立ち下がると、活性化信号バーφｓはＬ
レベルからＨレベルに急激に立ち上がる。
ンスアンプ１に十分な動作電流を供給し得るサイズで構
成される。上記のようなセンスアンプ１の活性化回路で
は、図６に示すように活性化信号φｓがＨレベルからＬ
レベルに急激に立ち下がると、活性化信号バーφｓはＬ
レベルからＨレベルに急激に立ち上がる。
【００３０】すると、電源ＶccからトランジスタＴr7を
介して各センスアンプ１に供給される動作電流Ｉccは急
激に立ち上がり、電源ノイズの原因となる。そこで、図
７に示すように活性化信号φｓを緩やかに立ち下げると
ともに、活性化信号バーφｓを緩やかに立ち上げると、
動作電流Ｉccも緩やかに立ち上がる。従って、電源ノイ
ズの発生を抑制することができる。
介して各センスアンプ１に供給される動作電流Ｉccは急
激に立ち上がり、電源ノイズの原因となる。そこで、図
７に示すように活性化信号φｓを緩やかに立ち下げると
ともに、活性化信号バーφｓを緩やかに立ち上げると、
動作電流Ｉccも緩やかに立ち上がる。従って、電源ノイ
ズの発生を抑制することができる。
【００３１】次に、この発明を具体化した第三の実施例
を図８に従って説明する。各センスアンプ１に供給され
る高電位側電源ＰＳＧは電源ＶccからそれぞれＰチャネ
ルＭＯＳトランジスタＴr11 〜Ｔr1n を介して供給され
る。そして、各トランジスタＴr11 〜Ｔr1n のゲートに
前記活性化信号φｓが入力される。
を図８に従って説明する。各センスアンプ１に供給され
る高電位側電源ＰＳＧは電源ＶccからそれぞれＰチャネ
ルＭＯＳトランジスタＴr11 〜Ｔr1n を介して供給され
る。そして、各トランジスタＴr11 〜Ｔr1n のゲートに
前記活性化信号φｓが入力される。
【００３２】各センスアンプ１に供給される低電位側電
源ＮＳＧは電源ＶssからそれぞれＮチャネルＭＯＳトラ
ンジスタＴr21 〜Ｔr2n を介して供給される。そして、
各トランジスタＴr21 〜Ｔr2n のゲートに前記活性化信
号バーφｓが入力される。
源ＮＳＧは電源ＶssからそれぞれＮチャネルＭＯＳトラ
ンジスタＴr21 〜Ｔr2n を介して供給される。そして、
各トランジスタＴr21 〜Ｔr2n のゲートに前記活性化信
号バーφｓが入力される。
【００３３】上記のようなセンスアンプ１の活性化回路
では、活性化信号φｓを緩やかに立ち下げるとともに、
活性化信号バーφｓを緩やかに立ち上げると、動作電流
Ｉccも緩やかに立ち上がる。従って、電源ノイズの発生
を抑制することができる。
では、活性化信号φｓを緩やかに立ち下げるとともに、
活性化信号バーφｓを緩やかに立ち上げると、動作電流
Ｉccも緩やかに立ち上がる。従って、電源ノイズの発生
を抑制することができる。
【００３４】次に、この発明を具体化した第四の実施例
を図９に従って説明する。各センスアンプ１に供給され
る高電位側電源ＰＳＧは電源ＶccからＰチャネルＭＯＳ
トランジスタＴr1A , Ｔr1B を介して供給される。そし
て、トランジスタＴr1A のゲートに活性化信号φｓａが
入力され、トランジスタＴr1B のゲートに活性化信号φ
ｓｂが入力される。
を図９に従って説明する。各センスアンプ１に供給され
る高電位側電源ＰＳＧは電源ＶccからＰチャネルＭＯＳ
トランジスタＴr1A , Ｔr1B を介して供給される。そし
て、トランジスタＴr1A のゲートに活性化信号φｓａが
入力され、トランジスタＴr1B のゲートに活性化信号φ
ｓｂが入力される。
【００３５】前記トランジスタＴr1B の能力は、トラン
ジスタＴr1A より大きい能力で構成される。各センスア
ンプ１に供給される低電位側電源ＮＳＧは電源Ｖssから
それぞれＮチャネルＭＯＳトランジスタＴr2A , Ｔr2B
を介して供給される。そして、トランジスタＴr2A のゲ
ートに活性化信号バーφｓａが入力され、トランジスタ
Ｔr2B のゲートに前記活性化信号バーφｓｂが入力され
る。
ジスタＴr1A より大きい能力で構成される。各センスア
ンプ１に供給される低電位側電源ＮＳＧは電源Ｖssから
それぞれＮチャネルＭＯＳトランジスタＴr2A , Ｔr2B
を介して供給される。そして、トランジスタＴr2A のゲ
ートに活性化信号バーφｓａが入力され、トランジスタ
Ｔr2B のゲートに前記活性化信号バーφｓｂが入力され
る。
【００３６】前記トランジスタＴr2B の能力は、トラン
ジスタＴr2A より大きい能力で構成される。上記のよう
なセンスアンプ１の活性化回路では、例えば読み出し動
作時には活性化信号φｓａ，φｓｂをＬレベル、活性化
信号バーφｓａ，バーφｓｂをＨレベルとする。
ジスタＴr2A より大きい能力で構成される。上記のよう
なセンスアンプ１の活性化回路では、例えば読み出し動
作時には活性化信号φｓａ，φｓｂをＬレベル、活性化
信号バーφｓａ，バーφｓｂをＨレベルとする。
【００３７】すると、トランジスタＴr1A ，Ｔr1B ，Ｔ
r2A ，Ｔr2B がオンされ、各センスアンプ１に充分な動
作電流が供給される。また、セルフリフレッシュモード
時においては、活性化信号φｓａをＬレベル、活性化信
号バーφｓａをＨレベルのままとするとともに、活性化
信号φｓｂをＨレベル、活性化信号バーφｓｂをＬレベ
ルのままとする。
r2A ，Ｔr2B がオンされ、各センスアンプ１に充分な動
作電流が供給される。また、セルフリフレッシュモード
時においては、活性化信号φｓａをＬレベル、活性化信
号バーφｓａをＨレベルのままとするとともに、活性化
信号φｓｂをＨレベル、活性化信号バーφｓｂをＬレベ
ルのままとする。
【００３８】すると、トランジスタＴr1A ，Ｔr2A がオ
ンされるとともに、トランジスタＴr1B ，Ｔr2B がオフ
され、同トランジスタＴr1A ，Ｔr2A を介して各センス
アンプ１に高電位側電源ＰＳＧと、低電位側電源ＮＳＧ
とが供給される。
ンされるとともに、トランジスタＴr1B ，Ｔr2B がオフ
され、同トランジスタＴr1A ，Ｔr2A を介して各センス
アンプ１に高電位側電源ＰＳＧと、低電位側電源ＮＳＧ
とが供給される。
【００３９】この結果、セルフリフレッシュモード時に
は各センスアンプ１に対する電流供給量を制限して、動
作電流Ｉccの急激な立ち上がりを防止することができ
る。従って、電源ノイズの発生を抑制することができ
る。
は各センスアンプ１に対する電流供給量を制限して、動
作電流Ｉccの急激な立ち上がりを防止することができ
る。従って、電源ノイズの発生を抑制することができ
る。
【００４０】次に、この発明を具体化した第五の実施例
を図１０に従って説明する。各センスアンプ１に供給さ
れる高電位側電源ＰＳＧは電源ＶccからそれぞれＰチャ
ネルＭＯＳトランジスタＴr11A〜Ｔr1nAと、Ｐチャネル
ＭＯＳトランジスタＴr11B〜Ｔr1nBを介して供給され
る。
を図１０に従って説明する。各センスアンプ１に供給さ
れる高電位側電源ＰＳＧは電源ＶccからそれぞれＰチャ
ネルＭＯＳトランジスタＴr11A〜Ｔr1nAと、Ｐチャネル
ＭＯＳトランジスタＴr11B〜Ｔr1nBを介して供給され
る。
【００４１】前記トランジスタＴr11A〜Ｔr1nAのゲート
に活性化信号φｓａが入力され、前記トランジスタＴr1
1B〜Ｔr1nBのゲートに活性化信号φｓｂが入力される。
そして、トランジスタＴr11B〜Ｔr1nBの能力はトランジ
スタＴr11A〜Ｔr1nAの能力より大きく設定されている。
に活性化信号φｓａが入力され、前記トランジスタＴr1
1B〜Ｔr1nBのゲートに活性化信号φｓｂが入力される。
そして、トランジスタＴr11B〜Ｔr1nBの能力はトランジ
スタＴr11A〜Ｔr1nAの能力より大きく設定されている。
【００４２】各センスアンプ１に供給される低電位側電
源ＮＳＧは電源ＶssからそれぞれＮチャネルＭＯＳトラ
ンジスタＴr21A〜Ｔr2nAと、ＮチャネルＭＯＳトランジ
スタＴr21B〜Ｔr2nBを介して供給される。
源ＮＳＧは電源ＶssからそれぞれＮチャネルＭＯＳトラ
ンジスタＴr21A〜Ｔr2nAと、ＮチャネルＭＯＳトランジ
スタＴr21B〜Ｔr2nBを介して供給される。
【００４３】前記トランジスタＴr21A〜Ｔr2nAのゲート
に活性化信号バーφｓａが入力され、前記トランジスタ
Ｔr21B〜Ｔr2nBのゲートに活性化信号バーφｓｂが入力
される。
に活性化信号バーφｓａが入力され、前記トランジスタ
Ｔr21B〜Ｔr2nBのゲートに活性化信号バーφｓｂが入力
される。
【００４４】そして、トランジスタＴr21B〜Ｔr2nBの能
力は、トランジスタＴr21A〜Ｔr2nAの能力より大きく設
定されている。上記のようなセンスアンプ１の活性化回
路では、例えば読み出し動作時には活性化信号φｓａ，
φｓｂをＬレベル、活性化信号バーφｓａ，バーφｓｂ
をＨレベルとする。
力は、トランジスタＴr21A〜Ｔr2nAの能力より大きく設
定されている。上記のようなセンスアンプ１の活性化回
路では、例えば読み出し動作時には活性化信号φｓａ，
φｓｂをＬレベル、活性化信号バーφｓａ，バーφｓｂ
をＨレベルとする。
【００４５】すると、トランジスタＴr11A〜Ｔr1nA，Ｔ
r11B〜Ｔr1nB，Ｔr21A〜Ｔr2nA，Ｔr21B〜Ｔr2nBがオン
され、各センスアンプ１に充分な動作電流が供給され
る。また、セルフリフレッシュモード時においては、活
性化信号φｓａをＬレベル、活性化信号バーφｓａをＨ
レベルのままとするとともに、活性化信号φｓｂをＨレ
ベル、活性化信号バーφｓｂをＬレベルのままとする。
r11B〜Ｔr1nB，Ｔr21A〜Ｔr2nA，Ｔr21B〜Ｔr2nBがオン
され、各センスアンプ１に充分な動作電流が供給され
る。また、セルフリフレッシュモード時においては、活
性化信号φｓａをＬレベル、活性化信号バーφｓａをＨ
レベルのままとするとともに、活性化信号φｓｂをＨレ
ベル、活性化信号バーφｓｂをＬレベルのままとする。
【００４６】すると、トランジスタＴr11A〜Ｔr1nA，Ｔ
r21A〜Ｔr2nAがオンされるとともに、トランジスタＴr1
1B〜Ｔr1nB，Ｔr21B〜Ｔr2nBがオフされ、同トランジス
タＴr11A〜Ｔr1nA，Ｔr21A〜Ｔr2nAを介して各センスア
ンプ１に高電位側電源ＰＳＧと、低電位側電源ＮＳＧと
が供給される。
r21A〜Ｔr2nAがオンされるとともに、トランジスタＴr1
1B〜Ｔr1nB，Ｔr21B〜Ｔr2nBがオフされ、同トランジス
タＴr11A〜Ｔr1nA，Ｔr21A〜Ｔr2nAを介して各センスア
ンプ１に高電位側電源ＰＳＧと、低電位側電源ＮＳＧと
が供給される。
【００４７】この結果、セルフリフレッシュモード時に
は各センスアンプ１に対する電流供給量を制限して、動
作電流Ｉccの急激な立ち上がりを防止することができ
る。従って、電源ノイズの発生を抑制することができ
る。
は各センスアンプ１に対する電流供給量を制限して、動
作電流Ｉccの急激な立ち上がりを防止することができ
る。従って、電源ノイズの発生を抑制することができ
る。
【００４８】図１１は第六の実施例を示す。１Ｍビット
のメモリセルアレイを複数のブロックＢａ〜Ｂｄに分割
し、各ブロックＢａ〜Ｂｄのセンスアンプを活性化信号
φｓ１，バーφｓ１〜φｓ４，バーφｓ４でそれぞれ駆
動する。
のメモリセルアレイを複数のブロックＢａ〜Ｂｄに分割
し、各ブロックＢａ〜Ｂｄのセンスアンプを活性化信号
φｓ１，バーφｓ１〜φｓ４，バーφｓ４でそれぞれ駆
動する。
【００４９】そして、セルフリフレッシュモード時には
活性化信号φｓ１，バーφｓ１〜φｓ４，バーφｓ４の
入力に時間差を設けて、各ブロックＢａ〜Ｂｄのセンス
アンプを順次活性化する。このようにすれば、センスア
ンプの動作電流の重なり合いによる急激な立ち上がりを
防止して、電源ノイズの発生を抑制することができる。
活性化信号φｓ１，バーφｓ１〜φｓ４，バーφｓ４の
入力に時間差を設けて、各ブロックＢａ〜Ｂｄのセンス
アンプを順次活性化する。このようにすれば、センスア
ンプの動作電流の重なり合いによる急激な立ち上がりを
防止して、電源ノイズの発生を抑制することができる。
【００５０】
【発明の効果】以上詳述したように、この発明はセルフ
リフレッシュ動作時における電源ノイズの発生を抑制し
得る半導体記憶装置を提供することができる優れた効果
を発揮する。
リフレッシュ動作時における電源ノイズの発生を抑制し
得る半導体記憶装置を提供することができる優れた効果
を発揮する。
【図１】本発明の原理説明図である。
【図２】ＤＲＡＭを示す回路図である。
【図３】メモリセルアレイの概要を示す説明図である。
【図４】セルフーリフレッシュ動作を示す波形図であ
る。
る。
【図５】第二の実施例を示す回路図である。
【図６】第二の実施例の動作を示す波形図である。
【図７】第二の実施例の動作を示す波形図である。
【図８】第三の実施例を示す回路図である。
【図９】第四の実施例を示す回路図である。
【図１０】第五の実施例を示す回路図である。
【図１１】第六の実施例を示す説明図である。
１ センスアンプ ２ 活性化回路 ３ 抑制回路 Ｃ 記憶セル ＢＬ，バーＢＬ ビット線 ＷＬ ワード線 φ 活性化信号
Claims (2)
- 【請求項１】 ワード線（ＷＬ）の選択に基づいて選択
された記憶セル（Ｃ）からセル情報をビット線（ＢＬ，
バーＢＬ）に読み出し、前記ビット線（ＢＬ，バーＢ
Ｌ）に接続されたセンスアンプ（１）を活性化信号
（φ）に基づいて動作する活性化回路（２）で活性化し
て、ビット線（ＢＬ，バーＢＬ）に読みだされたセル情
報を前記センスアンプ（１）で前記記憶セル（Ｃ）に対
し書き込み動作を行うセルフリフレッシュモードを備え
た半導体記憶装置であって、前記センスアンプ（１）の
活性化回路（２）には、該センスアンプ（１）の動作電
流のピーク値を抑制する抑制回路（３）を備えたことを
特徴とする半導体記憶装置。 - 【請求項２】 前記抑制回路は前記活性化信号（φ）に
基づいて動作して、前記センスアンプ（１）に対し、ピ
ーク値を抑制した動作電流を供給するトランジスタで構
成したことを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229224A JPH0785659A (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
| US08/305,722 US5508965A (en) | 1993-09-14 | 1994-09-14 | Semiconductor memory device |
| KR1019940023159A KR0137084B1 (ko) | 1993-09-14 | 1994-09-14 | 반도체 메모리 장치 |
| US08/584,471 US5619465A (en) | 1993-09-14 | 1996-01-11 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229224A JPH0785659A (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785659A true JPH0785659A (ja) | 1995-03-31 |
Family
ID=16888781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229224A Pending JPH0785659A (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068073A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体装置 |
| US6795328B2 (en) | 2002-05-29 | 2004-09-21 | Fujitsu Limited | Semiconductor memory device |
| JP2007062481A (ja) * | 2005-08-30 | 2007-03-15 | Denso Corp | 車載用電子機器の接続システム |
-
1993
- 1993-09-14 JP JP5229224A patent/JPH0785659A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068073A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体装置 |
| US6795328B2 (en) | 2002-05-29 | 2004-09-21 | Fujitsu Limited | Semiconductor memory device |
| JP2007062481A (ja) * | 2005-08-30 | 2007-03-15 | Denso Corp | 車載用電子機器の接続システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010109 |