JPH0785669A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0785669A JPH0785669A JP5231869A JP23186993A JPH0785669A JP H0785669 A JPH0785669 A JP H0785669A JP 5231869 A JP5231869 A JP 5231869A JP 23186993 A JP23186993 A JP 23186993A JP H0785669 A JPH0785669 A JP H0785669A
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- sense amplifier
- amplifier
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Abstract
(57)【要約】
【目的】本発明は書き込み速度を向上させ、かつ消費電
力を低減し得る半導体記憶装置を提供することを目的と
する。 【構成】ワード線ＷＬの選択に基づいて選択された記憶
セルＣからセル情報がビット線ＢＬ，バーＢＬに読み出
される。ビット線ＢＬ，バーＢＬに読み出されたセル情
報がセンスアンプＳＡでラッチされ、センスアンプでラ
ッチされたセル情報がコラム選択信号φY に基づいてデ
ータバスＤＢ，バーＤＢに出力される。データバスＤ
Ｂ，バーＤＢにはライトアンプ活性化信号φW に基づい
て、選択された記憶セルＣに対し書き込みデータを出力
するライトアンプ３が接続される。センスアンプＳＡに
は、ライトアンプ活性化信号φW に基づいて、該センス
アンプＳＡを不活性化する不活性化回路８が接続され
る。
力を低減し得る半導体記憶装置を提供することを目的と
する。 【構成】ワード線ＷＬの選択に基づいて選択された記憶
セルＣからセル情報がビット線ＢＬ，バーＢＬに読み出
される。ビット線ＢＬ，バーＢＬに読み出されたセル情
報がセンスアンプＳＡでラッチされ、センスアンプでラ
ッチされたセル情報がコラム選択信号φY に基づいてデ
ータバスＤＢ，バーＤＢに出力される。データバスＤ
Ｂ，バーＤＢにはライトアンプ活性化信号φW に基づい
て、選択された記憶セルＣに対し書き込みデータを出力
するライトアンプ３が接続される。センスアンプＳＡに
は、ライトアンプ活性化信号φW に基づいて、該センス
アンプＳＡを不活性化する不活性化回路８が接続され
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置の記
憶セルに対しデータの書き込み動作及び読み出し動作を
行うための書き込み及び読み出し装置に関するものであ
る。
憶セルに対しデータの書き込み動作及び読み出し動作を
行うための書き込み及び読み出し装置に関するものであ
る。
【０００２】近年、半導体記憶装置は動作速度の高速化
が益々要求されている。また、動作速度の高速化を図る
ために、消費電力の低減を図る必要がある。そこで、セ
ル情報の書き込み及び読み出し装置においても、消費電
力の低減と、動作速度の高速化を図る必要がある。
が益々要求されている。また、動作速度の高速化を図る
ために、消費電力の低減を図る必要がある。そこで、セ
ル情報の書き込み及び読み出し装置においても、消費電
力の低減と、動作速度の高速化を図る必要がある。
【０００３】
【従来の技術】半導体記憶装置の一種類であるＤＲＡＭ
の一例を図７に従って説明する。ビット線ＢＬ，バーＢ
Ｌには多数の記憶セルＣが接続される。なお、メモリセ
ルアレイはこのようなビット線ＢＬ，バーＢＬを多数対
並設して設けられる。
の一例を図７に従って説明する。ビット線ＢＬ，バーＢ
Ｌには多数の記憶セルＣが接続される。なお、メモリセ
ルアレイはこのようなビット線ＢＬ，バーＢＬを多数対
並設して設けられる。
【０００４】前記各記憶セルＣにはワード線ＷＬが接続
され、ロウデコーダ（図示しない）により同ワード線Ｗ
Ｌが選択されると、各記憶セルＣに格納されているセル
情報がビット線ＢＬ，バーＢＬに読み出される。
され、ロウデコーダ（図示しない）により同ワード線Ｗ
Ｌが選択されると、各記憶セルＣに格納されているセル
情報がビット線ＢＬ，バーＢＬに読み出される。
【０００５】前記ビット線ＢＬ，バーＢＬにはセンスア
ンプ１が接続されている。前記センスアンプ１は、セン
スアンプ駆動回路２から供給される駆動信号φA ，φB
に基づいて活性化される。
ンプ１が接続されている。前記センスアンプ１は、セン
スアンプ駆動回路２から供給される駆動信号φA ，φB
に基づいて活性化される。
【０００６】前記センスアンプ駆動回路２は、センスア
ンプ活性化信号φS に基づいて前記駆動信号φA ，φB
を出力する。前記ビット線ＢＬ，バーＢＬはコラムゲー
トＴr1，Ｔr2を介してデータバスＤＢ，バーＤＢに接続
される。前記コラムゲートＴr1，Ｔr2にはコラムデコー
ダ（図示しない）からコラム選択信号φY が入力され、
同コラム選択信号φY がＨレベルとなると、前記コラム
ゲートＴr1，Ｔr2がオンされる。
ンプ活性化信号φS に基づいて前記駆動信号φA ，φB
を出力する。前記ビット線ＢＬ，バーＢＬはコラムゲー
トＴr1，Ｔr2を介してデータバスＤＢ，バーＤＢに接続
される。前記コラムゲートＴr1，Ｔr2にはコラムデコー
ダ（図示しない）からコラム選択信号φY が入力され、
同コラム選択信号φY がＨレベルとなると、前記コラム
ゲートＴr1，Ｔr2がオンされる。
【０００７】そして、読み出し動作時には、前記センス
アンプ１で増幅されたセル情報がデータバスＤＢ，バー
ＤＢに読み出され、同データバスＤＢ，バーＤＢに読み
出されたセル情報は出力バッファ回路（図示しない）か
ら出力データＤout として出力される。
アンプ１で増幅されたセル情報がデータバスＤＢ，バー
ＤＢに読み出され、同データバスＤＢ，バーＤＢに読み
出されたセル情報は出力バッファ回路（図示しない）か
ら出力データＤout として出力される。
【０００８】前記データバスＤＢ，バーＤＢにはライト
アンプ３が接続され、同ライトアンプ３には書き込みデ
ータφDATAと、ライトアンプ活性化信号φW が入力され
ている。
アンプ３が接続され、同ライトアンプ３には書き込みデ
ータφDATAと、ライトアンプ活性化信号φW が入力され
ている。
【０００９】そして、書き込み動作時にはライトアンプ
活性化信号φW に基づいて書き込みデータφDATAがライ
トアンプ３から前記データバスＤＢ，バーＤＢ、前記コ
ラムゲートＴr1，Ｔr2及びビット線ＢＬ，バーＢＬを介
して、選択された記憶セルＣに書き込まれる。
活性化信号φW に基づいて書き込みデータφDATAがライ
トアンプ３から前記データバスＤＢ，バーＤＢ、前記コ
ラムゲートＴr1，Ｔr2及びビット線ＢＬ，バーＢＬを介
して、選択された記憶セルＣに書き込まれる。
【００１０】前記センスアンプ１及びセンスアンプ駆動
回路２の構成を図８に従って説明する。前記センスアン
プ駆動回路２はインバータ回路４ａ〜４ｄと、Ｐチャネ
ルＭＯＳトランジスタＴr3及びＮチャネルＭＯＳトラン
ジスタＴr4，Ｔr5とから構成される。
回路２の構成を図８に従って説明する。前記センスアン
プ駆動回路２はインバータ回路４ａ〜４ｄと、Ｐチャネ
ルＭＯＳトランジスタＴr3及びＮチャネルＭＯＳトラン
ジスタＴr4，Ｔr5とから構成される。
【００１１】前記センスアンプ活性化信号φS はインバ
ータ回路４ａに入力され、同インバータ回路４ａの出力
信号はインバータ回路４ｂ，４ｃに入力されるととも
に、前記トランジスタＴr4のゲートに入力される。
ータ回路４ａに入力され、同インバータ回路４ａの出力
信号はインバータ回路４ｂ，４ｃに入力されるととも
に、前記トランジスタＴr4のゲートに入力される。
【００１２】前記インバータ回路４ｃの出力信号はイン
バータ回路４ｄを介して前記トランジスタＴr3のゲート
に入力され、前記インバータ回路４ｂの出力信号は前記
トランジスタＴr5のゲートに入力されている。
バータ回路４ｄを介して前記トランジスタＴr3のゲート
に入力され、前記インバータ回路４ｂの出力信号は前記
トランジスタＴr5のゲートに入力されている。
【００１３】そして、前記トランジスタＴr3のソースは
電源Ｖccに接続され、同トランジスタＴr3のドレインは
前記トランジスタＴr4のドレインに接続される。前記ト
ランジスタＴr4のソースは前記トランジスタＴr5のドレ
インに接続され、同トランジスタＴr5のソースは電源Ｖ
ssに接続される。
電源Ｖccに接続され、同トランジスタＴr3のドレインは
前記トランジスタＴr4のドレインに接続される。前記ト
ランジスタＴr4のソースは前記トランジスタＴr5のドレ
インに接続され、同トランジスタＴr5のソースは電源Ｖ
ssに接続される。
【００１４】前記トランジスタＴr3のドレインから前記
駆動信号φA が出力され、前記トランジスタＴr5のドレ
インから前記駆動信号φB が出力される。このような構
成により、センスアンプ活性化信号φS がＨレベルとな
ると、トランジスタＴr3，Ｔr5がオンされるとともに、
トランジスタＴr4がオフされる。
駆動信号φA が出力され、前記トランジスタＴr5のドレ
インから前記駆動信号φB が出力される。このような構
成により、センスアンプ活性化信号φS がＨレベルとな
ると、トランジスタＴr3，Ｔr5がオンされるとともに、
トランジスタＴr4がオフされる。
【００１５】すると、駆動信号φA はほぼ電源Ｖccレベ
ルとなり、駆動信号φB はほぼグランドＧＮＤレベルと
なる。一方、センスアンプ活性化信号φS がＬレベルと
なると、トランジスタＴr3，Ｔr5がオフされるととも
に、トランジスタＴr4がオンされる。すると、駆動信号
φA ，φB はほぼ同一レベルとなる。
ルとなり、駆動信号φB はほぼグランドＧＮＤレベルと
なる。一方、センスアンプ活性化信号φS がＬレベルと
なると、トランジスタＴr3，Ｔr5がオフされるととも
に、トランジスタＴr4がオンされる。すると、駆動信号
φA ，φB はほぼ同一レベルとなる。
【００１６】前記センスアンプ１はフリップフロップ構
成の公知の回路であるので、その詳細な説明を省略す
る。そして、センスアンプ１は駆動信号φA がほぼ電源
Ｖccレベルとなるとともに、駆動信号φB がほぼ電源Ｖ
ssレベルとなると活性化されて、ビット線ＢＬ，バーＢ
Ｌの微小な電位差を拡大するように動作する。また、駆
動信号φA ，φB がほぼ同一レベルとなると、センスア
ンプ１は不活性化されてその動作が停止する。
成の公知の回路であるので、その詳細な説明を省略す
る。そして、センスアンプ１は駆動信号φA がほぼ電源
Ｖccレベルとなるとともに、駆動信号φB がほぼ電源Ｖ
ssレベルとなると活性化されて、ビット線ＢＬ，バーＢ
Ｌの微小な電位差を拡大するように動作する。また、駆
動信号φA ，φB がほぼ同一レベルとなると、センスア
ンプ１は不活性化されてその動作が停止する。
【００１７】前記ライトアンプ３の構成を図９に従って
説明する。ライトアンプ３はインバータ回路４ｅ〜４ｇ
と、ＮチャネルＭＯＳトランジスタで構成される転送ゲ
ートＴr6，Ｔr7とから構成される。
説明する。ライトアンプ３はインバータ回路４ｅ〜４ｇ
と、ＮチャネルＭＯＳトランジスタで構成される転送ゲ
ートＴr6，Ｔr7とから構成される。
【００１８】前記ライトアンプ活性化信号φW は前記転
送ゲートＴr6，Ｔr7のゲートに入力される。従って、ラ
イトアンプ活性化信号φW がＨレベルとなると、転送ゲ
ートＴr6，Ｔr7がオンされる。
送ゲートＴr6，Ｔr7のゲートに入力される。従って、ラ
イトアンプ活性化信号φW がＨレベルとなると、転送ゲ
ートＴr6，Ｔr7がオンされる。
【００１９】前記書き込みデータφDATAは前記インバー
タ回路４ｅ，４ｆを介して転送ゲートＴr6に出力される
とともに、前記インバータ回路４ｇを介して転送ゲート
Ｔr7に出力される。
タ回路４ｅ，４ｆを介して転送ゲートＴr6に出力される
とともに、前記インバータ回路４ｇを介して転送ゲート
Ｔr7に出力される。
【００２０】従って、ライトアンプ活性化信号φW がＨ
レベルとなった状態で、書き込みデータφDATAがＨレベ
ルとなると、データバスＤＢにＨレベルのデータが出力
され、データバスＤＢバーにＬレベルのデータが出力さ
れる。
レベルとなった状態で、書き込みデータφDATAがＨレベ
ルとなると、データバスＤＢにＨレベルのデータが出力
され、データバスＤＢバーにＬレベルのデータが出力さ
れる。
【００２１】また、ライトアンプ活性化信号φW がＨレ
ベルとなった状態で、書き込みデータφDATAがＬレベル
となると、データバスＤＢにＬレベルのデータが出力さ
れ、データバスＤＢバーにＨレベルのデータが出力され
る。
ベルとなった状態で、書き込みデータφDATAがＬレベル
となると、データバスＤＢにＬレベルのデータが出力さ
れ、データバスＤＢバーにＨレベルのデータが出力され
る。
【００２２】上記のように構成されたＤＲＡＭの書き込
み動作を図１０に従って説明する。通常、ＤＲＡＭはセ
ル情報の記憶保持動作を行うために、読み出し動作時以
外にもセンスアンプ１を動作させている。そして、セン
スアンプ活性化信号φS は書き込み動作時においてもＨ
レベルとなり、センスアンプ１が活性化されている。
み動作を図１０に従って説明する。通常、ＤＲＡＭはセ
ル情報の記憶保持動作を行うために、読み出し動作時以
外にもセンスアンプ１を動作させている。そして、セン
スアンプ活性化信号φS は書き込み動作時においてもＨ
レベルとなり、センスアンプ１が活性化されている。
【００２３】この状態で、ライトアンプ活性化信号φW
がＨレベルとなると、ライトアンプ３に入力された書き
込みデータφDATAがデータバスＤＢ，バーＤＢに出力さ
れ、データバスＤＢ，バーＤＢに出力された書き込みデ
ータがコラム選択信号φY で選択されたビット線ＢＬ，
バーＢＬに出力される。そして、ビット線ＢＬ，バーＢ
Ｌに出力された書き込みデータがワード線ＷＬにより選
択された記憶セルに書き込まれる。
がＨレベルとなると、ライトアンプ３に入力された書き
込みデータφDATAがデータバスＤＢ，バーＤＢに出力さ
れ、データバスＤＢ，バーＤＢに出力された書き込みデ
ータがコラム選択信号φY で選択されたビット線ＢＬ，
バーＢＬに出力される。そして、ビット線ＢＬ，バーＢ
Ｌに出力された書き込みデータがワード線ＷＬにより選
択された記憶セルに書き込まれる。
【００２４】
【発明が解決しようとする課題】上記のようなＤＲＡＭ
では、書き込み動作時にもセンスアンプ１が活性化され
ている。従って、センスアンプ１のラッチデータとライ
トアンプ３から出力される書き込みデータとが相補関係
にある場合には、ライトアンプ３によりセンスアンプ１
のラッチデータを強制的に反転させて、当該書き込みデ
ータを選択された記憶セルに書き込んでいる。
では、書き込み動作時にもセンスアンプ１が活性化され
ている。従って、センスアンプ１のラッチデータとライ
トアンプ３から出力される書き込みデータとが相補関係
にある場合には、ライトアンプ３によりセンスアンプ１
のラッチデータを強制的に反転させて、当該書き込みデ
ータを選択された記憶セルに書き込んでいる。
【００２５】従って、ライトアンプ３によりセンスアン
プ１のラッチデータを反転させるために要する書き込み
時間がｔ１が長くなり、書き込み速度が低下する。ま
た、センスアンプ１のラッチデータをセンスアンプが活
性状態のまま反転させるためには、同センスアンプ１に
おいて貫通電流が発生するとともに、ライトアンプ３か
らビット線ＢＬ，バーＢＬへの出力電流が増大して、消
費電力が増大するという問題点がある。
プ１のラッチデータを反転させるために要する書き込み
時間がｔ１が長くなり、書き込み速度が低下する。ま
た、センスアンプ１のラッチデータをセンスアンプが活
性状態のまま反転させるためには、同センスアンプ１に
おいて貫通電流が発生するとともに、ライトアンプ３か
らビット線ＢＬ，バーＢＬへの出力電流が増大して、消
費電力が増大するという問題点がある。
【００２６】この発明の目的は、書き込み速度を向上さ
せ、かつ消費電力を低減し得る半導体記憶装置を提供す
ることにある。
せ、かつ消費電力を低減し得る半導体記憶装置を提供す
ることにある。
【００２７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ワード線ＷＬの選択に基づいて選
択された記憶セルＣからセル情報がビット線ＢＬ，バー
ＢＬに読み出され、前記ビット線ＢＬ，バーＢＬに読み
出されたセル情報がセンスアンプＳＡでラッチされ、前
記センスアンプでラッチされたセル情報がコラム選択信
号φY に基づいてデータバスＤＢ，バーＤＢに出力さ
れ、データバスＤＢ，バーＤＢにはライトアンプ活性化
信号φW に基づいて、選択された記憶セルＣに対し書き
込みデータを出力するライトアンプ３が接続される。前
記センスアンプＳＡには、前記ライトアンプ活性化信号
φW に基づいて、該センスアンプＳＡを不活性化する不
活性化回路８が接続される。
図である。すなわち、ワード線ＷＬの選択に基づいて選
択された記憶セルＣからセル情報がビット線ＢＬ，バー
ＢＬに読み出され、前記ビット線ＢＬ，バーＢＬに読み
出されたセル情報がセンスアンプＳＡでラッチされ、前
記センスアンプでラッチされたセル情報がコラム選択信
号φY に基づいてデータバスＤＢ，バーＤＢに出力さ
れ、データバスＤＢ，バーＤＢにはライトアンプ活性化
信号φW に基づいて、選択された記憶セルＣに対し書き
込みデータを出力するライトアンプ３が接続される。前
記センスアンプＳＡには、前記ライトアンプ活性化信号
φW に基づいて、該センスアンプＳＡを不活性化する不
活性化回路８が接続される。
【００２８】また、図２に示すように前記不活性化回路
は、前記ライトアンプ活性化信号φW に基づいてセンス
アンプ１への駆動信号φA ，φB の供給を停止するセン
スアンプ駆動回路５である。
は、前記ライトアンプ活性化信号φW に基づいてセンス
アンプ１への駆動信号φA ，φB の供給を停止するセン
スアンプ駆動回路５である。
【００２９】また、図６に示すように前記不活性化回路
は、前記ライトアンプ活性化信号φW に基づいて、前記
センスアンプ７と、該センスアンプ７に駆動信号φA ，
φBを供給するセンスアンプ駆動回路２との接続を遮断
するスイッチ回路Ｔr13 ，Ｔr14 である。
は、前記ライトアンプ活性化信号φW に基づいて、前記
センスアンプ７と、該センスアンプ７に駆動信号φA ，
φBを供給するセンスアンプ駆動回路２との接続を遮断
するスイッチ回路Ｔr13 ，Ｔr14 である。
【００３０】
【作用】書き込み動作時にはライトアンプ活性化信号φ
W によりライトアンプ３が活性化され、書き込みデータ
がコラム選択信号φY に基づいて選択されたビット線Ｂ
Ｌ，バーＢＬに出力される。このとき、センスアンプＳ
Ａはライトアンプ活性化信号φW に基づいて動作する不
活性化回路８により不活性化される。
W によりライトアンプ３が活性化され、書き込みデータ
がコラム選択信号φY に基づいて選択されたビット線Ｂ
Ｌ，バーＢＬに出力される。このとき、センスアンプＳ
Ａはライトアンプ活性化信号φW に基づいて動作する不
活性化回路８により不活性化される。
【００３１】また、図２においてはライトアンプ活性化
信号φW に基づいて、センスアンプ駆動回路５がセンス
アンプ１への駆動信号φA ，φB の供給を停止すること
により、センスアンプ１が不活性化される。
信号φW に基づいて、センスアンプ駆動回路５がセンス
アンプ１への駆動信号φA ，φB の供給を停止すること
により、センスアンプ１が不活性化される。
【００３２】また、図６においてはライトアンプ活性化
信号φW に基づいて、スイッチ回路Ｔr13 ，Ｔr14 が開
路されて、センスアンプ７が不活性化される。
信号φW に基づいて、スイッチ回路Ｔr13 ，Ｔr14 が開
路されて、センスアンプ７が不活性化される。
【００３３】
【実施例】図２は本発明を具体化した第一の実施例を示
す。なお、前記従来例と同一構成部分は同一符号を付し
てその説明を省略する。
す。なお、前記従来例と同一構成部分は同一符号を付し
てその説明を省略する。
【００３４】センスアンプ駆動回路５には前記センスア
ンプ活性化信号φS が入力されるとともに、前記ライト
アンプ活性化信号φW が入力される。前記センスアンプ
駆動回路５の具体的構成を図３に従って説明する。この
センスアンプ駆動回路５は、前記従来例のセンスアンプ
駆動回路２からインバータ回路４ａを削除し、インバー
タ回路４ｈ，４ｉと、ＮＡＮＤ回路６ａ，６ｂとを加え
た構成となっている。
ンプ活性化信号φS が入力されるとともに、前記ライト
アンプ活性化信号φW が入力される。前記センスアンプ
駆動回路５の具体的構成を図３に従って説明する。この
センスアンプ駆動回路５は、前記従来例のセンスアンプ
駆動回路２からインバータ回路４ａを削除し、インバー
タ回路４ｈ，４ｉと、ＮＡＮＤ回路６ａ，６ｂとを加え
た構成となっている。
【００３５】前記ライトアンプ活性化信号φW はインバ
ータ回路４ｈを介して前記ＮＡＮＤ回路６ａ，６ｂの一
方の入力端子に入力されている。ＮＡＮＤ回路６ａの他
方の入力端子には前記センスアンプ活性化信号φS が入
力されている。
ータ回路４ｈを介して前記ＮＡＮＤ回路６ａ，６ｂの一
方の入力端子に入力されている。ＮＡＮＤ回路６ａの他
方の入力端子には前記センスアンプ活性化信号φS が入
力されている。
【００３６】前記ＮＡＮＤ回路６ａの出力信号はインバ
ータ回路４ｃ，４ｂ及びＮＡＮＤ回路６ｂの入力端子に
入力されている。前記ＮＡＮＤ回路６ｂの出力信号は、
インバータ回路４ｉを介して前記トランジスタＴr4のゲ
ートに入力されている。
ータ回路４ｃ，４ｂ及びＮＡＮＤ回路６ｂの入力端子に
入力されている。前記ＮＡＮＤ回路６ｂの出力信号は、
インバータ回路４ｉを介して前記トランジスタＴr4のゲ
ートに入力されている。
【００３７】このように構成されたセンスアンプ駆動回
路５は、ライトアンプ活性化信号φW がＨレベルとなる
と、ＮＡＮＤ回路６ａ，６ｂの出力信号がＨレベルとな
る。従って、トランジスタＴr3，Ｔr5がオフされるとと
もに、トランジスタＴr4もオフ状態に維持される。従っ
て、駆動信号φA ，φB はフローティングレベルとな
る。
路５は、ライトアンプ活性化信号φW がＨレベルとなる
と、ＮＡＮＤ回路６ａ，６ｂの出力信号がＨレベルとな
る。従って、トランジスタＴr3，Ｔr5がオフされるとと
もに、トランジスタＴr4もオフ状態に維持される。従っ
て、駆動信号φA ，φB はフローティングレベルとな
る。
【００３８】また、ライトアンプ活性化信号φW がＬレ
ベルであれば、センスアンプ駆動回路５はセンスアンプ
活性化信号φS に基づいて、前記従来例と同様に動作す
る。上記センスアンプ駆動回路５はメモリセルアレイを
構成する複数のブロック毎に設けられ、各センスアンプ
駆動回路５にはそれぞれ多数のセンスアンプ１が接続さ
れている。
ベルであれば、センスアンプ駆動回路５はセンスアンプ
活性化信号φS に基づいて、前記従来例と同様に動作す
る。上記センスアンプ駆動回路５はメモリセルアレイを
構成する複数のブロック毎に設けられ、各センスアンプ
駆動回路５にはそれぞれ多数のセンスアンプ１が接続さ
れている。
【００３９】さて、このように構成されたＤＲＡＭの書
き込み動作を図４に従って説明する。通常、ＤＲＡＭは
セル情報の記憶保持動作を行うために、センスアンプ１
を常時一定周期で動作させている。そして、センスアン
プ活性化信号φS は書き込み動作時においても一定周期
でＨレベルとなり、センスアンプ１が活性化されてい
る。
き込み動作を図４に従って説明する。通常、ＤＲＡＭは
セル情報の記憶保持動作を行うために、センスアンプ１
を常時一定周期で動作させている。そして、センスアン
プ活性化信号φS は書き込み動作時においても一定周期
でＨレベルとなり、センスアンプ１が活性化されてい
る。
【００４０】この状態で、ライトアンプ活性化信号φW
がＨレベルとなると、センスアンプ駆動回路５から出力
される駆動信号φA ，φB がフローティングレベルとな
るため、センスアンプ１は不活性状態となる。
がＨレベルとなると、センスアンプ駆動回路５から出力
される駆動信号φA ，φB がフローティングレベルとな
るため、センスアンプ１は不活性状態となる。
【００４１】一方、Ｈレベルのライトアンプ活性化信号
φW に基づいて、ライトアンプ３に入力された書き込み
データφDATAがデータバスＤＢ，バーＤＢに出力され、
データバスＤＢ，バーＤＢに出力された書き込みデータ
がコラム選択信号φY で選択されたビット線ＢＬ，バー
ＢＬに出力される。そして、ビット線ＢＬ，バーＢＬに
出力された書き込みデータがワード線ＷＬにより選択さ
れた記憶セルに書き込まれる。
φW に基づいて、ライトアンプ３に入力された書き込み
データφDATAがデータバスＤＢ，バーＤＢに出力され、
データバスＤＢ，バーＤＢに出力された書き込みデータ
がコラム選択信号φY で選択されたビット線ＢＬ，バー
ＢＬに出力される。そして、ビット線ＢＬ，バーＢＬに
出力された書き込みデータがワード線ＷＬにより選択さ
れた記憶セルに書き込まれる。
【００４２】このとき、センスアンプ１は不活性状態で
あるので、ビット線ＢＬ，バーＢＬに読み出されている
セル情報と、ライトアンプ３から出力される書き込みデ
ータとが相補関係にある場合にも、ライトアンプ３によ
りビット線ＢＬ，バーＢＬの電位が速やかに反転され
て、当該書き込みデータが選択された記憶セルに書き込
まれる。
あるので、ビット線ＢＬ，バーＢＬに読み出されている
セル情報と、ライトアンプ３から出力される書き込みデ
ータとが相補関係にある場合にも、ライトアンプ３によ
りビット線ＢＬ，バーＢＬの電位が速やかに反転され
て、当該書き込みデータが選択された記憶セルに書き込
まれる。
【００４３】従って、ライトアンプ３によりビット線Ｂ
Ｌ，バーＢＬの電位を反転させるために要する書き込み
時間ｔ２は例えば約２〜３ｎｓとなって、前記従来例の
書き込み時間ｔ１に対し半分程度となる。
Ｌ，バーＢＬの電位を反転させるために要する書き込み
時間ｔ２は例えば約２〜３ｎｓとなって、前記従来例の
書き込み時間ｔ１に対し半分程度となる。
【００４４】以上のようにこのＤＲＡＭでは、書き込み
動作時にはセンスアンプ１を不活性状態とすることがで
きるので、書き込み速度を向上させることができる。ま
た、センスアンプ１のラッチデータをセンスアンプ活性
状態のまま反転させる必要もないので、消費電力を低減
することができる。
動作時にはセンスアンプ１を不活性状態とすることがで
きるので、書き込み速度を向上させることができる。ま
た、センスアンプ１のラッチデータをセンスアンプ活性
状態のまま反転させる必要もないので、消費電力を低減
することができる。
【００４５】次に、この発明を具体化した第二の実施例
を図５及び図６に従って説明する。この実施例では、セ
ンスアンプ駆動回路２は前記従来例と同一構成であり、
ライトアンプ活性化信号φW と、コラム選択信号φY が
センスアンプ７に入力されている。
を図５及び図６に従って説明する。この実施例では、セ
ンスアンプ駆動回路２は前記従来例と同一構成であり、
ライトアンプ活性化信号φW と、コラム選択信号φY が
センスアンプ７に入力されている。
【００４６】前記センスアンプ７の具体的構成を図６に
従って説明すると、ＰチャネルＭＯＳトランジスタＴr
8，Ｔr9と、ＮチャネルＭＯＳトランジスタＴr10 ，Ｔr
11 とは、前記従来例と同様なフリップフロップ構成の
センスアンプを構成する。
従って説明すると、ＰチャネルＭＯＳトランジスタＴr
8，Ｔr9と、ＮチャネルＭＯＳトランジスタＴr10 ，Ｔr
11 とは、前記従来例と同様なフリップフロップ構成の
センスアンプを構成する。
【００４７】前記トランジスタＴr8，Ｔr9のソースに
は、前記駆動信号φA がＰチャネルＭＯＳトランジスタ
Ｔr12 ，Ｔr13 を介して入力され、前記トランジスタＴ
r10 ，Ｔr11 のソースにはＮチャネルＭＯＳトランジス
タＴr14 ，Ｔr15 を介して前記駆動信号φB が入力され
る。
は、前記駆動信号φA がＰチャネルＭＯＳトランジスタ
Ｔr12 ，Ｔr13 を介して入力され、前記トランジスタＴ
r10 ，Ｔr11 のソースにはＮチャネルＭＯＳトランジス
タＴr14 ，Ｔr15 を介して前記駆動信号φB が入力され
る。
【００４８】前記トランジスタＴr12 のゲートには、前
記コラム選択信号φY を反転させた信号φY バーが入力
され、前記トランジスタＴr13 のゲートには、前記ライ
トアンプ活性化信号φW が入力される。
記コラム選択信号φY を反転させた信号φY バーが入力
され、前記トランジスタＴr13 のゲートには、前記ライ
トアンプ活性化信号φW が入力される。
【００４９】前記トランジスタＴr15 のゲートには、前
記コラム選択信号φY が入力され、前記トランジスタＴ
r14 のゲートには、前記ライトアンプ活性化信号φW を
反転させた信号φW バーが入力される。
記コラム選択信号φY が入力され、前記トランジスタＴ
r14 のゲートには、前記ライトアンプ活性化信号φW を
反転させた信号φW バーが入力される。
【００５０】このように構成されたＤＲＡＭでは、書き
込み動作時以外ではライトアンプ活性化信号φW がＬレ
ベルとなる。この状態で、Ｈレベルのコラム選択信号φ
Y で選択されたセンスアンプ７では、トランジスタＴr1
2 ，Ｔr13 ，Ｔr14 ，Ｔr15がすべてオンされ、同セン
スアンプ７が活性化される。
込み動作時以外ではライトアンプ活性化信号φW がＬレ
ベルとなる。この状態で、Ｈレベルのコラム選択信号φ
Y で選択されたセンスアンプ７では、トランジスタＴr1
2 ，Ｔr13 ，Ｔr14 ，Ｔr15がすべてオンされ、同セン
スアンプ７が活性化される。
【００５１】従って、選択された記憶セルからビット線
ＢＬ，バーＢＬに読み出されたセル情報は、センスアン
プ７で増幅され、ラッチされる。一方、書き込み動作時
にはライトアンプ活性化信号φW がＨレベルとなる。こ
の状態で、Ｈレベルのコラム選択信号φY で選択された
センスアンプ７では、トランジスタＴr13 ，Ｔr14 がオ
フされ、駆動信号φA ，φB の供給が遮断される。
ＢＬ，バーＢＬに読み出されたセル情報は、センスアン
プ７で増幅され、ラッチされる。一方、書き込み動作時
にはライトアンプ活性化信号φW がＨレベルとなる。こ
の状態で、Ｈレベルのコラム選択信号φY で選択された
センスアンプ７では、トランジスタＴr13 ，Ｔr14 がオ
フされ、駆動信号φA ，φB の供給が遮断される。
【００５２】従って、書き込み動作時にコラム選択信号
φY で選択されたセンスアンプ７を不活性状態とするこ
とができるので、ライトアンプ３により書き込み速度を
向上させ、かつ消費電力を低減することができる。
φY で選択されたセンスアンプ７を不活性状態とするこ
とができるので、ライトアンプ３により書き込み速度を
向上させ、かつ消費電力を低減することができる。
【００５３】
【発明の効果】以上詳述したように、この発明は書き込
み速度を向上させ、かつ消費電力を低減し得る半導体記
憶装置を提供することができる優れた効果を発揮する。
み速度を向上させ、かつ消費電力を低減し得る半導体記
憶装置を提供することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】第一の実施例のＤＲＡＭを示すブロック図であ
る。
る。
【図３】センスアンプ駆動回路を示す回路図である。
【図４】第一の実施例の書き込み動作を示す波形図であ
る。
る。
【図５】第二の実施例を示すブロック図である。
【図６】第二の実施例のセンスアンプを示す回路図であ
る。
る。
【図７】従来例を示すブロック図である。
【図８】従来例のセンスアンプ及びセンスアンプ駆動回
路を示す回路図である。
路を示す回路図である。
【図９】ライトアンプを示す回路図である。
【図１０】従来例の書き込み動作を示す波形図である。
３ ライトアンプ ８ 不活性化回路 Ｃ 記憶セル φY コラム選択信号 ＢＬ，バーＢＬ ビット線 ＤＢ，バーＤＢ データバス ＷＬ ワード線 ＳＡ センスアンプ φW ライトアンプ活性化信号
Claims (3)
- 【請求項１】 ワード線（ＷＬ）の選択に基づいて選択
された記憶セル（Ｃ）からセル情報をビット線（ＢＬ，
バーＢＬ）に読み出し、前記ビット線（ＢＬ，バーＢ
Ｌ）に読み出されたセル情報をセンスアンプ（ＳＡ）で
ラッチし、前記センスアンプ（ＳＡ）でラッチされたセ
ル情報をコラム選択信号（φY ）に基づいてデータバス
（ＤＢ，バーＤＢ）に出力し、データバス（ＤＢ，バー
ＤＢ）にはライトアンプ活性化信号（φW ）に基づい
て、選択された記憶セル（Ｃ）に対し書き込みデータを
出力するライトアンプ（３）を接続した半導体記憶装置
であって、 前記センスアンプ（ＳＡ）には、前記ライトアンプ活性
化信号（φW ）に基づいて、該センスアンプ（ＳＡ）を
不活性化する不活性化回路（８）を接続したことを特徴
とする半導体記憶装置。 - 【請求項２】 前記不活性化回路は、前記ライトアンプ
活性化信号（φW ）に基づいて前記センスアンプ（１）
への駆動信号（φA ，φB ）の供給を停止するセンスア
ンプ駆動回路（５）であることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記不活性化回路は、前記ライトアンプ
活性化信号（φW ）に基づいて、前記センスアンプ
（７）と、該センスアンプ（７）に駆動信号（φA ，φ
B ）を供給するセンスアンプ駆動回路（２）との接続を
遮断するスイッチ回路（Ｔr13 ，Ｔr14 ）であることを
特徴とする請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23186993A JP3305449B2 (ja) | 1993-09-17 | 1993-09-17 | 半導体記憶装置 |
| US08/305,880 US5555210A (en) | 1993-09-17 | 1994-09-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23186993A JP3305449B2 (ja) | 1993-09-17 | 1993-09-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785669A true JPH0785669A (ja) | 1995-03-31 |
| JP3305449B2 JP3305449B2 (ja) | 2002-07-22 |
Family
ID=16930299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23186993A Expired - Lifetime JP3305449B2 (ja) | 1993-09-17 | 1993-09-17 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5555210A (ja) |
| JP (1) | JP3305449B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016169A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
| JP2008152876A (ja) | 2006-12-19 | 2008-07-03 | Nec Electronics Corp | 半導体装置 |
| WO2012029233A1 (ja) * | 2010-09-02 | 2012-03-08 | パナソニック株式会社 | データ伝送回路及びそれを備えた半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898595A (en) * | 1995-05-26 | 1999-04-27 | Lsi Logic Corporation | Automated generation of megacells in an integrated circuit design system |
| JPH09213078A (ja) * | 1996-02-01 | 1997-08-15 | Hitachi Ltd | 半導体メモリ、デバイス、信号の増幅方法、パストランジスタを制御するための方法および装置 |
| US5822262A (en) * | 1996-05-25 | 1998-10-13 | Texas Instruments Incorporated | Apparatus and method for a dynamic random access memory data sensing architecture |
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| KR100223675B1 (ko) * | 1996-12-30 | 1999-10-15 | 윤종용 | 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로 |
| KR100295048B1 (ko) * | 1998-07-23 | 2001-07-12 | 윤종용 | 기입시간을최소화하는메모리장치및데이터기입방법 |
| KR100343383B1 (ko) * | 2000-01-05 | 2002-07-15 | 윤종용 | 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법 |
| JP4627103B2 (ja) * | 2000-01-18 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその制御方法 |
| JP4822604B2 (ja) * | 2001-04-10 | 2011-11-24 | 富士通セミコンダクター株式会社 | 半導体集積回路装置 |
| JP3967693B2 (ja) | 2003-05-23 | 2007-08-29 | 株式会社東芝 | 半導体メモリ |
| CN100555375C (zh) * | 2004-09-17 | 2009-10-28 | 日本电气株式会社 | 半导体器件、使用该器件的电路和显示设备及其驱动方法 |
| JP4370526B2 (ja) * | 2005-05-19 | 2009-11-25 | エルピーダメモリ株式会社 | 半導体装置 |
| KR100924343B1 (ko) * | 2007-10-29 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940003836B1 (ko) * | 1991-03-06 | 1994-05-03 | 현대전자산업 주식회사 | 데이타 감지회로 |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
| US5303196A (en) * | 1992-05-22 | 1994-04-12 | International Business Machines Corporation | Open bit line memory devices and operational method |
-
1993
- 1993-09-17 JP JP23186993A patent/JP3305449B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-15 US US08/305,880 patent/US5555210A/en not_active Expired - Lifetime
Cited By (4)
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| WO2012029233A1 (ja) * | 2010-09-02 | 2012-03-08 | パナソニック株式会社 | データ伝送回路及びそれを備えた半導体記憶装置 |
| US8897082B2 (en) | 2010-09-02 | 2014-11-25 | Panasonic Corporation | Data transmission circuit and semiconductor memory device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3305449B2 (ja) | 2002-07-22 |
| US5555210A (en) | 1996-09-10 |
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