JPH0660658A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は半導体記憶装置のデータバスの電位を
リセットするＤＣ−ＬＯＡＤ回路と、同ＤＣ−ＬＯＡＤ
回路を制御する制御回路を形成するために要する回路面
積を縮小することを目的とする。 【構成】ライトアンプ１４は、データバスＤＢ，バーＤ
Ｂに接続されるトランジスタＴpu，Ｔpdと、書き込み若
しくは読出しモードを設定する二値信号である制御信号
φ３と、同じく二値信号である書き込みデータＤとに基
づいて各トランジスタＴpu，Ｔpdを駆動する論理回路部
１６とから構成され、論理回路部１６は読出しモードを
設定する制御信号φ３に基づいてトランジスタＴpuをオ
ンさせると同時にトランジスタＴpdをオフさせてデータ
バスの電位を同一電位にリセットし、書き込みモードを
設定する制御信号φ３と書き込みデータＤとに基づいて
各トランジスタＴpu，Ｔpdからデータバスに相補信号を
出力させるように動作する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は書き込み機能を備えた
半導体記憶装置に関するものである。近年の半導体記憶
装置は益々大規模化及び大容量化が進み、その回路面積
も増大する傾向にある。そのため、大規模化及び大容量
化を図りながら回路面積の増大を抑制することが要請さ
れている。

【０００２】

【従来の技術】従来のＤＲＡＭの一例を図８に従って説
明すると、多数対のビット線ＢＬ，バーＢＬは転送ゲー
トＴrgを介してデータバスＤＢ，バーＤＢに接続されて
いる。

【０００３】前記転送ゲートＴrgには前記ビット線Ｂ
Ｌ，バーＢＬの各対毎にコラムデコーダ１からのコラム
選択信号ＣＬが入力され、そのコラム選択信号ＣＬによ
りいずれかの対のビット線ＢＬ，バーＢＬが前記データ
バスＤＢ，バーＤＢに接続される。

【０００４】前記データバスＤＢ，バーＤＢにはセンス
バッファ２が接続され、同データバスＤＢ，バーＤＢに
読み出されたセル情報はセンスバッファ２で増幅されて
出力される。

【０００５】前記データバスＤＢ，バーＤＢにはＤＣ−
ＬＯＡＤ回路３が接続されている。すなわち、そのＤＣ
−ＬＯＡＤ回路３はＮチャネルＭＯＳトランジスタＴr
1，Ｔr2のソースが前記データバスＤＢ，バーＤＢに接
続され、同トランジスタＴr1，Ｔr2のドレインは電源Ｖ
ccに接続されている。

【０００６】前記トランジスタＴr1，Ｔr2のゲートには
制御回路４から制御信号φ１が入力される。そして、同
制御信号φ１がＨレベルとなると、前記両トランジスタ
Ｔr1，Ｔr2がオンされてデータバスＤＢ，バーＤＢが電
源Ｖccから同トランジスタＴr1，Ｔr2のしきい値分低下
したレベルにリセットされる。

【０００７】前記データバスＤＢ，バーＤＢにはライト
アンプ５が接続されている。そのライトアンプ５に前記
制御回路４から前記制御信号φ１とは相補関係の制御信
号φ２が入力されるとともに、外部から書き込みデータ
Ｄが入力される。

【０００８】すなわち、前記制御信号φ２はＮＡＮＤ回
路６ａ，６ｂの一方の入力端子に入力され、同ＮＡＮＤ
回路６ａの他方の入力端子には前記書き込みデータＤが
入力されている。また、ＮＡＮＤ回路６ｂの他方の入力
端子には前記書き込みデータＤがインバータ回路７ａで
反転されて入力されている。

【０００９】前記ＮＡＮＤ回路６ａの出力信号はインバ
ータ回路７ｂを介してＮチャネルＭＯＳトランジスタＴ
r3，Ｔr6のゲートに入力され、ＮＡＮＤ回路６ｂの出力
信号はインバータ回路７ｃを介してＮチャネルＭＯＳト
ランジスタＴr4，Ｔr5のゲートに入力されている。

【００１０】前記トランジスタＴr3，Ｔr4は電源Ｖccと
電源Ｖssとの間で直列に接続され、前記トランジスタＴ
r5，Ｔr6は電源Ｖccと電源Ｖssとの間で直列に接続され
ている。また、前記トランジスタＴr3，Ｔr4間が前記デ
ータバスＤＢに接続され、前記トランジスタＴr5，Ｔr6
間がデータバス・バーＤＢに接続されている。

【００１１】従って、前記制御信号φ２がＬレベルとな
るとインバータ回路７ｂ，７ｃの出力信号はともにＬレ
ベルとなってトランジスタＴr3〜Ｔr6はオフされる。ま
た、前記制御信号φ２がＨレベルとなった状態で、前記
書き込みデータＤがＨレベルとなると、インバータ回路
７ｂの出力信号がＨレベルとなるとともにインバータ回
路７ｃの出力信号がＬレベルとなる。

【００１２】すると、トランジスタＴr3，Ｔr6がオンさ
れるとともにトランジスタＴr4，Ｔr5がオフされるた
め、データバスＤＢはＨレベル、データバス・バーＤＢ
はＬレベルとなる。

【００１３】また、前記制御信号φ２がＨレベルとなっ
た状態で、前記書き込みデータＤがＬレベルとなると、
データバスＤＢはＬレベル、データバス・バーＤＢはＨ
レベルとなる。

【００１４】前記制御回路４の構成を図９に従って説明
すると、このＤＲＡＭの動作を制御する基準制御信号Ｒ
ＡＳバーはインバータ回路７ｄに入力される。基準制御
信号ＣＡＳバーはインバータ回路７ｅに入力され、書き
込み制御信号ＷＥバーはＮＯＲ回路８ａの一方の入力端
子に入力されている。

【００１５】前記インバータ回路７ｄ，７ｅの出力信号
はＮＡＮＤ回路６ｃに入力され、同ＮＡＮＤ回路６ｃの
出力信号は前記ＮＯＲ回路８ａの他方の入力端子に入力
されている。

【００１６】前記ＮＯＲ回路８ａの出力信号はＡＮＤ回
路９ａ及びＮＯＲ回路８ｂの一方の入力端子に入力さ
れ、ＡＮＤ回路９ａ及びＮＯＲ回路８ｂの他方の入力端
子には前記ＮＯＲ回路８ａの出力信号がインバータ回路
７ｆ，７ｇを介して入力されている。

【００１７】そして、前記ＡＮＤ回路９ａから前記制御
信号φ２が出力され、前記ＮＯＲ回路８ｂから前記制御
信号φ１が出力されている。前記各ビット線ＢＬ，バー
ＢＬに接続される回路群を図１０に従って説明すると、
ビット線ＢＬ，バーＢＬ間にはＣＭＯＳ構成のフリップ
フロップ回路によるセンスアンプＳＡが接続され、同セ
ンスアンプＳＡには電源Ｖ１，Ｖ２が供給される。

【００１８】そして、前記センスアンプＳＡが活性化さ
れる場合は前記電源Ｖ２として電源Ｖccが供給されると
同時に電源Ｖ１として電源Ｖssが供給され、両電源Ｖ
１，Ｖ２がともに１／２Ｖccレベルとなると、同センス
アンプＳＡが不活性状態となる。

【００１９】前記ビット線ＢＬ，バーＢＬと多数本のワ
ード線ＷＬ０〜ＷＬｎとの間には多数の記憶セルＣが接
続される。ロウデコーダ（図示しない）によりワード線
ＷＬ０〜ＷＬn+1 の中からいずれか一本のワード線が選
択されて同ワード線の電位がＨレベルとなると、選択さ
れたワード線に接続されている記憶セルＣに対し、ビッ
ト線ＢＬ，バーＢＬを介してセル情報の書き込みあるい
は読出し動作が行われる。

【００２０】前記ビット線ＢＬ，バーＢＬにはＮチャネ
ルＭＯＳトランジスタで構成されるリセットトランジス
タＴr7，Ｔr8を介してリセット電位である１／２Ｖccが
供給される。両ビット線ＢＬ，バーＢＬは同じくＮチャ
ネルＭＯＳトランジスタで構成されるリセットトランジ
スタＴr9を介して接続されている。

【００２１】そして、書き込み及び読出し動作に先立つ
ビット線ＢＬ，バーＢＬのリセット動作時には、各トラ
ンジスタＴr7〜Ｔr9にＨレベルのリセット信号Ａが入力
されて各トランジスタＴr7〜Ｔr9がオンされることによ
り、両ビット線ＢＬ，バーＢＬの電位が１／２Ｖccにリ
セットされる。

【００２２】次に、上記のように構成されたＤＲＡＭの
セル情報の書き込み動作を図１１に従って説明する。書
き込み動作に先立って、Ｈレベルとなっている書き込み
制御信号ＷＥバーにより制御回路４から出力される制御
信号φ１はＨレベル、同φ２はＬレベルとなる。

【００２３】すると、ＤＣ−ＬＯＡＤ回路３のトランジ
スタＴr1，Ｔr2はオンされて、データバスＤＢ，バーＤ
Ｂは電源Ｖccから前記トランジスタＴr1，Ｔr2のしきい
値分低下したレベルにリセットされている。

【００２４】この状態で、前記基準制御信号ＲＡＳバー
のＬレベルへの立ち下がりに基づいて前記リセット信号
ＡがＨレベルからＬレベルに引き下げられ、次いで例え
ばワード線ＷＬｎが選択されてその電位がＨレベルに引
き上げられる。

【００２５】すると、当該ワード線ＷＬｎに接続されて
いる記憶セルＣに格納されているセル情報に基づいて当
該ビット線ＢＬ，バーＢＬに僅かな電位差が生じる。こ
こで、センスアンプＳＡに電源Ｖ１として電源Ｖssが供
給され、電源Ｖ２として電源Ｖccが供給されて、同セン
スアンプＳＡが活性化されてビット線ＢＬ，バーＢＬの
電位差が拡大される。

【００２６】次いで、前記コラムデコーダ１から出力さ
れるコラム選択信号ＣＬにより当該ビット線ＢＬ，バー
ＢＬに接続された転送ゲートＴrgがオンされ、同ビット
線ＢＬ，バーＢＬに読み出されたセル情報がデータバス
ＤＢ，バーＤＢに伝達される。

【００２７】すると、当該ビット線ＢＬ，バーＢＬに読
み出されたセル情報に基づいてデータバスＤＢ，バーＤ
Ｂに僅かな電位差が生じ、図１１に示すように例えばデ
ータバスＤＢの電位がデータバス・バーＤＢの電位より
僅かに低下する。

【００２８】次いで、書き込み制御信号ＷＥバーと基準
制御信号ＣＡＳバーがＬレベルとなると書き込みモード
となり、前記制御回路４から出力される制御信号φ２は
Ｈレベル、同φ１はＬレベルとなる。従って、ＤＣ−Ｌ
ＯＡＤ回路３のトランジスタＴr1，Ｔr2はオフされる。

【００２９】ここで、例えばライトアンプ５にＨレベル
の書き込みデータＤが入力されると、ライトアンプ５の
トランジスタＴr3，Ｔr6がオンされるとともに、トラン
ジスタＴr4，Ｔr5がオフされる。

【００３０】すると、データバスＤＢはＨレベル、すな
わち電源ＶccからトランジスタＴr3のしきい値分低下し
た電位に引き上げられる。また、データバス・バーＤＢ
はＬレベル、すなわち電源Ｖssレベルに引き下げられ、
これにともなってビット線ＢＬがＨレベル、ビット線・
バーＢＬがＬレベルとなってセンスアンプＳＡの動作も
反転され、前記書き込みデータＤに基づくセル情報が当
該記憶セルに書き込まれる。

【００３１】次いで、コラム選択信号ＣＬがＬレベルと
なって前記ビット線ＢＬ，バーＢＬとデータバスＤＢ，
バーＤＢとが切り離される。すると、前記制御回路２か
ら出力される制御信号φ２はＬレベル、制御信号φ１は
Ｈレベルとなって、ライトアンプ５の各トランジスタＴ
r3〜Ｔr6はオフされ、ＤＣ−ＬＯＡＤ回路３の各トラン
ジスタＴr1，Ｔr2はオンされる。

【００３２】従って、データバスＤＢ，バーＤＢは電源
Ｖccから各トランジスタＴr1，Ｔr2のしきい値分だけ低
下した電位にリセットされる。次いで、選択されていた
ワード線ＷＬｎがＬレベルに復帰し、センスアンプＳＡ
に供給される電源Ｖ１，Ｖ２が１／２Ｖccにリセットさ
れて同センスアンプＳＡが不活性化される。

【００３３】さらに、リセット信号ＡがＨレベルに立ち
上げられてビット線ＢＬ，バーＢＬが１／２Ｖccのレベ
ルにリセットされて次の動作を待つ状態となる。一方、
前記ＤＲＡＭのセル情報の読出し動作を説明すると、前
記書き込み動作のリセット信号Ａの立ち下がりからコラ
ム選択信号ＣＬの立ち上がりまでの動作は読出し動作で
も同様である。

【００３４】そして、基準制御信号ＲＡＳバー、ＣＡＳ
バーがＬレベルとなり、かつ書き込み制御信号ＷＥバー
がＨレベルに維持されるため、図１２に示すように制御
回路４から出力される制御信号φ２はＬレベルに維持さ
れ、制御信号φ１はＨレベルに維持される。

【００３５】従って、ＤＣ−ＬＯＡＤ回路３のトランジ
スタＴr1，Ｔr2がオンされて、データバスＤＢ，バーＤ
Ｂは電源Ｖccから同トランジスタＴr1，Ｔr2のしきい値
分だけ低下した電位に維持される。

【００３６】この状態で、選択された記憶セルからビッ
ト線ＢＬ，バーＢＬにセル情報が読み出されて同ビット
線ＢＬ，バーＢＬ間に僅かな電位差が生じ、その電位差
がセンスアンプＳＡで増幅される。

【００３７】そして、そのセンスアンプＳＡの出力信号
に基づいて図１２に示すようにデータバスＤＢ，バーＤ
Ｂに電位差が生じ、その電位差をセンスバッファ２で増
幅してセル情報として出力する。

【００３８】次いで、コラム選択信号ＣＬにより別の対
のビット線ＢＬ，バーＢＬを選択して同様な動作により
セル情報を読み出す。

【００３９】

【発明が解決しようとする課題】ところが、上記のよう
なＤＲＡＭでは読出し動作時にはデータバスＤＢ，バー
ＤＢを電源Ｖccに近いレベルにリセットして読出し動作
の高速化を図るためのＤＣ−ＬＯＡＤ回路３とライトア
ンプ５とが別個に必要となる。さらに、そのＤＣ−ＬＯ
ＡＤ回路３とライトアンプ５の動作を制御するための制
御回路４が必要となる。

【００４０】そのため、ＤＣ−ＬＯＡＤ回路３とライト
アンプ５を制御するための制御回路４が複雑化するとと
もに、制御回路４及びＤＣ−ＬＯＡＤ回路３を設けるた
めに要する面積が増大するという問題点がある。

【００４１】この発明の目的は、半導体記憶装置のデー
タバスの電位をリセットするＤＣ−ＬＯＡＤ回路と、同
ＤＣ−ＬＯＡＤ回路を制御する制御回路を形成するため
に要する回路面積を縮小することにある。

【００４２】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、データバスＤＢ，バーＤＢにライ
トアンプ１４を接続し、書き込みモード時には前記ライ
トアンプ１４から出力される相補信号に基づいて、選択
された記憶セルにセル情報を書き込み、読出しモード時
には読出し動作に先立ってデータバスＤＢ，バーＤＢを
同一電位にリセットする半導体記憶装置で、前記ライト
アンプ１４は、前記データバスＤＢ，バーＤＢにそれぞ
れ接続されるプルアップ用トランジスタＴpu及びプルダ
ウントランジスタＴpdと、書き込みモード若しくは読出
しモードのいずれかを設定する二値信号である制御信号
φ３と、同じく二値信号である書き込みデータＤとに基
づいて前記各トランジスタＴpu，Ｔpdを駆動する論理回
路部１６とから構成され、前記論理回路部１６は読出し
モードを設定する前記制御信号φ３に基づいて前記プル
アップ用トランジスタＴpuをオンさせると同時に前記プ
ルダウン用トランジスタＴpdをオフさせて前記データバ
スＤＢ，バーＤＢの電位を同一電位にリセットし、書き
込みモードを設定する前記制御信号φ３と前記書き込み
データＤとに基づいて前記各トランジスタＴpu，Ｔpdか
ら前記データバスＤＢ，バーＤＢに相補信号を出力させ
るように動作する。

【００４３】また、図３に示すように前記論理回路部
は、書き込みモード時にＨレベル、読出しモード時にＬ
レベルとなる前記制御信号φ３がＮＡＮＤ回路６ｄ，６
ｅの一方の入力端子に入力され、前記ＮＡＮＤ回路６ｄ
の他方の入力端子にはインバータ回路７ｈを介して前記
書き込みデータＤが入力され、前記ＮＡＮＤ回路６ｅの
他方の入力端子には前記書き込みデータＤが直接入力さ
れ、前記ＮＡＮＤ回路６ｄの出力信号は前記データバス
ＤＢのプルアップ用トランジスタＴr7のゲートに入力さ
れるとともにインバータ回路７ｉを介して該データバス
ＤＢのプルダウン用トランジスタＴr8のゲートに入力さ
れ、前記ＮＡＮＤ回路６ｅの出力信号は前記データバス
・バーＤＢのプルアップ用トランジスタＴr9のゲートに
入力されるとともにインバータ回路７ｉを介して該デー
タバス・バーＤＢのプルダウン用トランジスタＴr10 の
ゲートに入力されるように構成され、前記プルアップ用
トランジスタＴr7，Ｔr9及びプルダウン用トランジスタ
Ｔr8，Ｔr10 はＮチャネルＭＯＳトランジスタで構成さ
れる。

【００４４】また、図７に示すように前記論理回路部
は、書き込みモード時にＨレベル、読出しモード時にＬ
レベルとなる前記制御信号φ３がＮＡＮＤ回路６ｇ，６
ｈの一方の入力端子に入力され、前記ＮＡＮＤ回路６ｇ
の他方の入力端子にはインバータ回路７ｎを介して前記
書き込みデータＤが入力され、前記ＮＡＮＤ回路６ｈの
他方の入力端子には前記書き込みデータＤが直接入力さ
れ、前記ＮＡＮＤ回路６ｇの出力信号はＣＭＯＳインバ
ータ回路７ｓに入力されるとともに該ＣＭＯＳインバー
タ回路７ｓの出力端子が前記データバス・バーＤＢに接
続され、前記ＮＡＮＤ回路６ｈの出力信号はＣＭＯＳイ
ンバータ回路７ｒに入力されるとともに該ＣＭＯＳイン
バータ回路７ｒの出力端子が前記データバスＤＢに接続
される。

【００４５】

【作用】制御信号φ３により読出しモードが設定される
と、論理回路部１６は書き込みデータＤに関わらず、各
データバスＤＢ，バーＤＢに接続されるプルアップ用ト
ランジスタＴpuがオンされると同時にプルダウン用トラ
ンジスタＴpdがオフされて、データバスＤＢ，バーＤＢ
が同一電位にリセットされる。

【００４６】また、制御信号φ３により書き込みモード
が設定されると、論理回路部１６は前記書き込みデータ
Ｄに基づいて前記各トランジスタＴpu，Ｔpdから前記デ
ータバスＤＢ，バーＤＢに相補信号を出力する。

【００４７】

【実施例】以下、この発明を具体化した一実施例を図２
〜図６に従って説明する。なお、前記実施例と同一構成
部分は同一符号を付して説明する。

【００４８】図２に示すように、ＤＲＡＭは多数の記憶
セルから構成される複数のメモリセルアレイ１０ａ，１
０ｂに対しそれぞれロウデコーダ１１ａ，１１ｂが設け
られる。

【００４９】前記各ロウデコーダ１１ａ，１１ｂに入力
されるロウアドレス信号に基づいて、各ロウデコーダ１
１ａ，１１ｂにより当該メモリセルアレイ１０ａ，１０
ｂ内のワード線が選択される。

【００５０】なお、図２に示すコラムデコーダ１、デー
タバスＤＢ，バーＤＢ、センスアンプＳＡ及びメモリセ
ルアレイ１０ａ，１０ｂは、図１０に示す構成となって
いる。

【００５１】メモリセルアレイ１０ａ，１０ｂ間に設け
られるコラムデコーダ１にはコラムアドレス信号が入力
され、同コラムアドレス信号に基づいて各メモリセルア
レイ１０ａ，１０ｂ内のビット線が選択される。

【００５２】各メモリセルアレイ１０ａ，１０ｂに隣接
してそれぞれ複数対のデータバスＤＢ，バーＤＢが設け
られる。前記ロウデコーダ１１ａ，１１ｂ及びコラムデ
コーダ１により選択された記憶セルからセル情報を読み
出す場合には、選択されたビット線に読み出されたセル
情報がセンスアンプＳＡで増幅されて当該データバスＤ
Ｂ，バーＤＢに伝達される。

【００５３】そして、同データバスＤＢ，バーＤＢから
センスバッファ２及び出力回路１２を介して入出力端子
ＤＱ１〜ＤＱ４から出力される。また、前記ロウデコー
ダ１１ａ，１１ｂ及びコラムデコーダ１により選択され
た記憶セルにセル情報を書き込む場合には、入出力端子
ＤＱ１〜ＤＱ４に入力される書き込みデータが入力回路
１３を介してライトアンプ１４に入力される。

【００５４】そして、同ライトアンプ１４に入力される
制御信号φ３に基づいて同ライトアンプ１４が活性化さ
れると、同ライトアンプ１４から当該データバスＤＢ，
バーＤＢ、センスアンプＳＡ及び当該ビット線を介して
選択された記憶セルに前記書き込みデータが新たなセル
情報として書き込まれる。

【００５５】前記ライトアンプ１４の構成を図３に従っ
て説明すると、同ライトアンプ１４には制御回路１５か
ら制御信号φ３がＮＡＮＤ回路６ｄ，６ｅの一方の入力
端子に入力されている。

【００５６】前記ＮＡＮＤ回路６ｄの他方の入力端子に
は書き込みデータＤがインバータ回路７ｈを介して入力
され、前記ＮＡＮＤ回路６ｅの他方の入力端子には前記
書き込みデータＤが直接に入力されている。

【００５７】前記ＮＡＮＤ回路６ｄの出力信号はＮチャ
ネルＭＯＳトランジスタＴr7のゲートに入力されるとと
もに、インバータ回路７ｉを介してＮチャネルＭＯＳト
ランジスタＴr8のゲートに入力されている。

【００５８】そして、両トランジスタＴr7，Ｔr8は同ト
ランジスタＴr7を高電位側として電源Ｖccと電源Ｖssと
の間で直列に接続され、両トランジスタＴr7，Ｔr8間が
データバスＤＢに接続されている。

【００５９】また、前記ＮＡＮＤ回路６ｅの出力信号は
ＮチャネルＭＯＳトランジスタＴr9のゲートに入力され
るとともに、インバータ回路７ｊを介してＮチャネルＭ
ＯＳトランジスタＴr10 のゲートに入力されている。

【００６０】そして、両トランジスタＴr9，Ｔr10 は同
トランジスタＴr9を高電位側として電源Ｖccと電源Ｖss
との間で直列に接続され、両トランジスタＴr9，Ｔr10
間がデータバス・バーＤＢに接続されている。

【００６１】このような構成により、制御回路１５から
出力される制御信号φ３がＬレベルとなるとＮＡＮＤ回
路６ｄ，６ｅの出力信号はＨレベルとなり、インバータ
回路７ｉ，７ｊの出力信号はＬレベルとなる。

【００６２】従って、前記トランジスタＴr7，Ｔr9はオ
ンされるとともに、トランジスタＴr8，Ｔr10 がオフさ
れてデータバスＤＢ，バーＤＢは電源Ｖccからトランジ
スタＴr7，Ｔr9のしきい値分低下した電位に維持され
る。

【００６３】また、前記制御信号φ３がＨレベルとなっ
た状態で書き込みデータＤがＨレベルとなると、トラン
ジスタＴr7，Ｔr10 がオンされるとともに、トランジス
タＴr8，Ｔr9がオフされて、データバスＤＢはＨレベ
ル、データバス・バーＤＢはＬレベルとなる。

【００６４】また、前記制御信号φ３がＨレベルとなっ
た状態で書き込みデータＤがＬレベルとなると、トラン
ジスタＴr7，Ｔr10 がオフされるとともに、トランジス
タＴr8，Ｔr9がオンされて、データバスＤＢはＬレベ
ル、データバス・バーＤＢはＨレベルとなる。

【００６５】なお、各ビット線ＢＬ，バーＢＬに接続さ
れるセンスアンプＳＡ、多数の記憶セルＣ及びビット線
電位リセット回路等の構成は図１０に示す前記従来例と
同一である。

【００６６】前記制御回路１５の構成を図４に従って説
明すると、基準制御信号ＲＡＳバーはインバータ回路７
ｋに入力され、基準制御信号ＣＡＳバーはインバータ回
路７ｍに出力される。

【００６７】前記インバータ回路７ｋ，７ｍの出力信号
はＮＡＮＤ回路６ｆに入力され、同ＮＡＮＤ回路６ｆの
出力信号はＮＯＲ回路８ｃの一方の入力端子に入力され
ている。

【００６８】また、前記ＮＯＲ回路８ｃの他方の入力端
子には書き込み制御信号ＷＥバーが入力され、同ＮＯＲ
回路８ｃから前記制御信号φ３が出力信号として出力さ
れている。

【００６９】従って、基準制御信号ＲＡＳバー、ＣＡＳ
バーがともにＬレベルとなって書き込み制御信号ＷＥバ
ーがＬレベルとなると、制御信号φ３がＨレベルとな
り、基準制御信号ＲＡＳバー、ＣＡＳバーがともにＬレ
ベルとなって書き込み制御信号ＷＥバーがＨレベルとな
ると、制御信号φ３がＬレベルとなる。

【００７０】次に、上記のように構成されたＤＲＡＭの
作用を説明する。さて、書き込み動作を行う場合には、
図５に示すように前記基準制御信号ＲＡＳバーのＬレベ
ルへの立ち下がりに基づいてリセット信号ＡがＨレベル
からＬレベルに引き下げられる。

【００７１】この状態で例えばワード線ＷＬｎが選択さ
れてその電位がＨレベルに引き上げられると、当該ワー
ド線ＷＬｎに接続されている記憶セルＣに格納されてい
るセル情報に基づいて各ビット線ＢＬ，バーＢＬに僅か
な電位差が生じる。

【００７２】ここで、センスアンプＳＡに電源Ｖ１とし
て電源Ｖssが供給され、電源Ｖ２として電源Ｖccが供給
されて、同センスアンプＳＡが活性化されてビット線Ｂ
Ｌ，バーＢＬの電位差が拡大される。

【００７３】次いで、前記コラムデコーダ１から出力さ
れるコラム選択信号ＣＬにより当該ビット線ＢＬ，バー
ＢＬに接続された転送ゲートＴrgがオンされ、同ビット
線ＢＬ，バーＢＬに読み出されたセル情報がデータバス
ＤＢ，バーＤＢに伝達される。

【００７４】すると、当該ビット線ＢＬ，バーＢＬに読
み出されたセル情報に基づいてデータバスＤＢ，バーＤ
Ｂに僅かな電位差が生じ、図５に示すように例えばデー
タバスＤＢの電位がデータバス・バーＤＢの電位より僅
かに低下する。

【００７５】次いで、書き込み制御信号ＷＥバーと基準
制御信号ＣＡＳバーがＬレベルとなると書き込みモード
となり、前記制御回路１５から出力される制御信号φ３
はＨレベルとなる。

【００７６】ここで、例えばライトアンプ１４にＨレベ
ルの書き込みデータＤが入力されると、ライトアンプ１
４のトランジスタＴr7，Ｔr10 がオンされるとともに、
トランジスタＴr8，Ｔr9がオフされる。

【００７７】すると、データバスＤＢはＨレベルに引き
上げられるとともに、データバス・バーＤＢはＬレベル
に引き下げられる。これにともなってビット線ＢＬがＨ
レベル、ビット線・バーＢＬがＬレベルとなってセンス
アンプＳＡの動作も反転され、前記書き込みデータＤに
基づくセル情報が当該記憶セルに書き込まれる。

【００７８】次いで、コラム選択信号ＣＬがＬレベルと
なって転送ゲートＴrgがオフされ、前記ビット線ＢＬ，
バーＢＬとデータバスＤＢ，バーＤＢとが切り離され
る。すると、前記制御回路１５から出力される制御信号
φ３はＬレベルとなって、ライトアンプ１４の各トラン
ジスタＴr7，Ｔr9はオンされ、トランジスタＴr8，Ｔr1
0 はオフされる。

【００７９】従って、この状態ではライトアンプ１４の
トランジスタＴr7，Ｔr9がデータバスＤＢ，バーＤＢに
対するＤＣ−ＬＯＡＤ回路として動作し、同データバス
ＤＢ，バーＤＢは電源Ｖccから各トランジスタＴr1，Ｔ
r2のしきい値分だけ低下した電位にリセットされる。

【００８０】次いで、選択されていたワード線ＷＬｎが
Ｌレベルに復帰し、センスアンプＳＡに供給される電源
Ｖ１，Ｖ２が１／２Ｖccにリセットされて同センスアン
プＳＡが不活性化される。

【００８１】さらに、リセット信号ＡがＨレベルに立ち
上げられてビット線ＢＬ，バーＢＬが１／２Ｖccのレベ
ルにリセットされて次の動作を待つ状態となる。また、
前記書き込みデータＤがＬレベルの場合はライトアンプ
１４の出力信号が反転し、データバスＤＢ，バーＤＢ及
びビット線ＢＬ，バーＢＬを介して前記書き込みデータ
Ｄに基づくセル情報が選択された記憶セルに書き込まれ
る。

【００８２】一方、前記ＤＲＡＭのセル情報の読出し動
作を説明すると、前記書き込み動作のリセット信号Ａの
立ち下がりからコラム選択信号ＣＬの立ち上がりまでの
動作は読出し動作でも同様である。

【００８３】そして、基準制御信号ＲＡＳバー、ＣＡＳ
バーがＬレベルとなり、かつ書き込み制御信号ＷＥバー
がＨレベルに維持されるため、図６に示すように制御回
路１５から出力される制御信号φ３はＬレベルに維持さ
れる。

【００８４】従って、ライトアンプ１５のトランジスタ
Ｔr7，Ｔr9がオンされるとともに、トランジスタＴr8，
Ｔr10 がオフされて、データバスＤＢ，バーＤＢは電源
Ｖccから同トランジスタＴr1，Ｔr2のしきい値分だけ低
下した電位に維持される。

【００８５】そして、ビット線ＢＬ，バーＢＬ読み出さ
れたセル情報を増幅するセンスアンプＳＡの出力信号に
基づいて、図６に示すようにデータバスＤＢ，バーＤＢ
に電位差が生じ、その電位差をセンスバッファ２で増幅
してセル情報として出力する。

【００８６】次いで、コラム選択信号ＣＬにより別の対
のビット線ＢＬ，バーＢＬを選択して同様な動作により
セル情報を読み出す。以上のようにこの実施例のＤＲＡ
Ｍでは、基準制御信号ＲＡＳバー、ＣＡＳバー及び書き
込み制御信号ＷＥバーに基づいて書き込みモードが設定
されると、制御回路１５からライトアンプ１４に出力さ
れる制御信号φ３がＨレベルとなる。その制御信号φ３
に基づいてライトアンプ１４が活性化され、書き込みデ
ータＤに基づくセル情報が選択された記憶セルに書き込
まれる。

【００８７】また、基準制御信号ＲＡＳバー、ＣＡＳバ
ー及び書き込み制御信号ＷＥバーに基づいて読出しモー
ドが設定されると、制御回路１５からライトアンプ１４
に出力される制御信号φ３がＬレベルとなる。

【００８８】その制御信号φ３に基づいてライトアンプ
１４のトランジスタＴr7，Ｔr9がデータバスＤＢ，バー
ＤＢに対するＤＣ−ＬＯＡＤ回路として動作する。ま
た、制御回路１５は基準制御信号ＲＡＳバー、ＣＡＳバ
ー及び書き込み制御信号ＷＥバーに基づいてライトアン
プ１４に出力する制御信号φ３のみを生成する構成であ
るため、前記従来例の制御回路４に比して素子数を削減
することができる。

【００８９】従って、前記従来例ではＤＣ−ＬＯＡＤ回
路がライトアンプとは別個に必要であったが、本実施例
ではライトアンプ１４にＤＣ−ＬＯＡＤ回路の機能を持
たせることにより、同ＤＣ−ＬＯＡＤ回路を省略するこ
とができるとともに、制御回路１５の回路規模を前記従
来例より縮小することができる。

【００９０】この結果、ＤＲＡＭの回路面積を縮小する
ことができ、データバスＤＢ，バーＤＢの本数が増大す
るほど、その縮小効果も増大する。次に、この発明を具
体化した第二の実施例を図７に従って説明すると、前記
第一の実施例ではライトアンプ１４のトランジスタＴr7
〜Ｔr10 はすべてＮチャネルＭＯＳトランジスタで構成
されたが、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとからＣＭＯＳ構成とすることもで
きる。

【００９１】すなわち、前記制御回路１５から出力され
る制御信号φ３は、ライトアンプ１４のＮＡＮＤ回路６
ｇ，６ｈの一方の入力端子に入力され、ＮＡＮＤ回路６
ｇの他方の入力端子には、書き込みデータＤがインバー
タ回路７ｎを介して入力される。

【００９２】また、ＮＡＮＤ回路６ｈの他方の入力端子
には書き込みデータＤが直接入力されている。前記ＮＡ
ＮＤ回路６ｇの出力信号はインバータ回路７ｑを介して
ＰチャネルＭＯＳトランジスタＴr13 とＮチャネルＭＯ
ＳトランジスタＴr14 とから構成されるＣＭＯＳインバ
ータ回路７ｓに出力される。同ＣＭＯＳインバータ回路
７ｓの出力信号がデータバス・バーＤＢに出力される。

【００９３】前記ＮＡＮＤ回路６ｈの出力信号はインバ
ータ回路７ｐを介してＰチャネルＭＯＳトランジスタＴ
r11 とＮチャネルＭＯＳトランジスタＴr12 とから構成
されるＣＭＯＳインバータ回路７ｒに出力され、同ＣＭ
ＯＳインバータ回路７ｒの出力信号がデータバスＤＢに
出力される。

【００９４】このような構成により、制御信号φ３がＬ
レベルとなると、ＮＡＮＤ回路６ｇ，６ｈの出力信号は
Ｈレベルとなってインバータ回路７ｐ，７ｑの出力信号
はＬレベルとなる。

【００９５】従って、トランジスタＴr11 ，Ｔr13 がオ
ンされるとともに、トランジスタＴr12 ，Ｔr14 がオフ
され、データバスＤＢ，バーＤＢの電位はほぼ電源Ｖcc
レベルにリセットされる。

【００９６】一方、制御信号φ３がＨレベルとなって書
き込みモードが設定されると、このライトアンプ１４が
活性化されて書き込みデータＤに基づくセル情報が選択
された記憶セルに書き込まれる。

【００９７】従って、このような構成のライトアンプ１
４により前記第一の実施例と同様な制御信号φ３に基づ
いて、書き込みモード時以外はトランジスタＴr11 ，Ｔ
r13をＤＣ−ＬＯＡＤ回路として動作させて、両データ
バスＤＢ，バーＤＢを電源Ｖccレベルにリセットするこ
とができる。

【００９８】また、書き込みモード時には書き込みデー
タＤに基づいて、選択された記憶セルに所望のセル情報
を書き込むことができるので、前記第一の実施例と同様
な作用効果を得ることができる。

【００９９】

【発明の効果】以上詳述したように、この発明は半導体
記憶装置のデータバスに接続されるＤＣ−ＬＯＡＤ回路
と、同ＤＣ−ＬＯＡＤ回路及びライトアンプを制御する
制御回路を形成するために要する回路面積を縮小するこ
とができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】ＤＲＡＭを示すブロック図である。

【図３】第一の実施例のライトアンプを示す回路図であ
る。

【図４】第一の実施例のライトアンプ制御回路を示す回
路図である。

【図５】第一の実施例の書き込み動作を示す波形図であ
る。

【図６】第一の実施例の読出し動作を示す波形図であ
る。

【図７】第二の実施例のライトアンプを示す回路図であ
る。

【図８】従来例のライトアンプを示す回路図である。

【図９】従来例のライトアンプ制御回路を示す回路図で
ある。

【図１０】ビット線に接続される回路群を示す回路図で
ある。

【図１１】従来例の書き込み動作を示す波形図である。

【図１２】従来例の読出し動作を示す波形図である。

【符号の説明】

１４ ライトアンプ １６ 論理回路部 ＤＢ，バーＤＢ データバス Ｔpu プルアップ用トランジスタ Ｔpd プルダウン用トランジスタ φ３ 制御信号 Ｄ 書き込みデータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 古山 孝昭 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データバス（ＤＢ，バーＤＢ）にライト
   アンプ（１４）を接続し、書き込みモード時には前記ラ
   イトアンプ（１４）から出力される相補信号に基づい
   て、選択された記憶セルにセル情報を書き込み、読出し
   モード時には読出し動作に先立ってデータバス（ＤＢ，
   バーＤＢ）を同一電位にリセットする半導体記憶装置で
   あって、 前記ライトアンプ（１４）は、前記データバス（ＤＢ，
   バーＤＢ）にそれぞれ接続されるプルアップ用トランジ
   スタ（Ｔpu）及びプルダウントランジスタ（Ｔpd）と、 書き込みモード若しくは読出しモードのいずれかを設定
   する二値信号である制御信号（φ３）と、同じく二値信
   号である書き込みデータ（Ｄ）とに基づいて前記各トラ
   ンジスタ（Ｔpu，Ｔpd）を駆動する論理回路部（１６）
   とから構成し、 前記論理回路部（１６）は読出しモードを設定する前記
   制御信号（φ３）に基づいて前記プルアップ用トランジ
   スタ（Ｔpu）をオンさせると同時に前記プルダウン用ト
   ランジスタ（Ｔpd）をオフさせて前記データバス（Ｄ
   Ｂ，バーＤＢ）の電位を同一電位にリセットし、書き込
   みモードを設定する前記制御信号（φ３）と前記書き込
   みデータ（Ｄ）とに基づいて前記各トランジスタ（Ｔp
   u，Ｔpd）から前記データバス（ＤＢ，バーＤＢ）に相
   補信号を出力させるように動作することを特徴とする半
   導体記憶装置。
2. 【請求項２】 前記論理回路部は、書き込みモード時に
   Ｈレベル、読出しモード時にＬレベルとなる前記制御信
   号（φ３）をＮＡＮＤ回路（６ｄ，６ｅ）の一方の入力
   端子に入力し、前記ＮＡＮＤ回路（６ｄ）の他方の入力
   端子にはインバータ回路（７ｈ）を介して前記書き込み
   データ（Ｄ）を入力し、前記ＮＡＮＤ回路（６ｅ）の他
   方の入力端子には前記書き込みデータ（Ｄ）を直接入力
   し、前記ＮＡＮＤ回路（６ｄ）の出力信号は前記データ
   バス（ＤＢ）のプルアップ用トランジスタ（Ｔr7）のゲ
   ートに入力するとともにインバータ回路（７ｉ）を介し
   て該データバス（ＤＢ）のプルダウン用トランジスタ
   （Ｔr8）のゲートに入力し、前記ＮＡＮＤ回路（６ｅ）
   の出力信号は前記データバス（バーＤＢ）のプルアップ
   用トランジスタ（Ｔr9）のゲートに入力するとともにイ
   ンバータ回路（７ｊ）を介して該データバス（バーＤ
   Ｂ）のプルダウン用トランジスタ（Ｔr10 ）のゲートに
   入力するように構成し、前記プルアップ用トランジスタ
   （Ｔr7，Ｔr9）及びプルダウン用トランジスタ（Ｔr8，
   Ｔr10 ）はＮチャネルＭＯＳトランジスタで構成したこ
   とを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記論理回路部は、書き込みモード時に
   Ｈレベル、読出しモード時にＬレベルとなる前記制御信
   号（φ３）をＮＡＮＤ回路（６ｇ，６ｈ）の一方の入力
   端子に入力し、前記ＮＡＮＤ回路（６ｇ）の他方の入力
   端子にはインバータ回路（７ｎ）を介して前記書き込み
   データ（Ｄ）を入力し、前記ＮＡＮＤ回路（６ｈ）の他
   方の入力端子には前記書き込みデータ（Ｄ）を直接入力
   し、前記ＮＡＮＤ回路（６ｇ）の出力信号はインバータ
   回路（７ｑ）を介してＣＭＯＳインバータ回路（７ｓ）
   に入力するとともに該ＣＭＯＳインバータ回路（７ｓ）
   の出力端子を前記データバス（バーＤＢ）に接続し、前
   記ＮＡＮＤ回路（６ｈ）の出力信号はインバータ回路
   （７ｐ）を介してＣＭＯＳインバータ回路（７ｒ）に入
   力するとともに該ＣＭＯＳインバータ回路（７ｒ）の出
   力端子を前記データバス（ＤＢ）に接続したことを特徴
   とする請求項１記載の半導体記憶装置。