KR100343383B1 - 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법을 공개한다. 이 장치는 컬럼 및 로우 어드레스에 응답하여 억세스되는 소정 개수의 영역들로 구분되는 복수개의 메모리 셀 어레이 블록들로 구성된 메모리 셀 어레이, 센스 증폭기 인에이블 신호에 응답하여 메모리 셀 어레이로부터 출력되는 복수 비트의 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 샘플링 제어신호에 응답하여 복수개의 센스 증폭기들로부터 출력되는 데이터를 샘플링하여 출력하기 위한 복수개의 데이터 샘플링 회로들, 및 소정 비트의 컬럼 및 로우 어드레스와 제어신호를 입력하여 샘플링 제어신호를 발생하고, 샘플링 제어신호의 발생시점을 복수개의 센스 증폭기들로부터 데이터가 출력되는 시점에 대응하여 지연하는 샘플링 제어신호 발생회로로 구성되어 있다. 따라서, 메모리 셀 어레이를 소정 개수의 영역으로 구분하고 각 영역으로부터 출력되는 데이터가 센스 출력신호쌍으로 출력되는 시점에 맞추어서 샘플링 제어신호를 발생함으로써 리드 데이터의 손실을 방지할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법{Semiconductor memory device and data sampling method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드 데이터의 손실을 방지할 수 있는 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법에 관한 것이다.
반도체 메모리 장치의 집적도가 증가되면서 메모리 셀 어레이의 용량이 증가하게 된다. 그리고, 메모리 셀 어레이의 용량은 워드 라인 및 비트 라인 방향으로 증가하게 된다.
따라서, 센스 증폭기로부터 가까운 곳에 위치한 메모리 셀과 센스 증폭기로부터 먼 곳에 위치한 메모리 셀 사이에는 데이터 리드 속도가 상이하게 된다.
종래의 반도체 메모리 장치는 센스 증폭기의 출력단에 데이터 샘플링 회로를 구비하여 센스 출력신호쌍을 샘플링하여 출력하게 된다. 센스 증폭기는 센스 증폭기 인에이블 신호에 응답하여 메모리 셀로부터 리드되는 데이터를 증폭하여 출력하고, 데이터 샘플링 회로는 샘플링 제어신호에 응답하여 센스 출력신호쌍을 다음 단으로 출력하게 된다. 이때, 발생되는 샘플링 제어신호는 센스 증폭기로부터 먼 곳에 위치한 메모리 셀로부터 리드되는 데이터의 출력 시점에 맞추어서 발생되도록 설계되어 있다.
따라서, 센스 증폭기로부터 먼 곳에 위치한 메모리 셀로부터 리드되는 데이터의 리드 속도가 늦더라도 데이터를 안전하게 다음 단으로 출력할 수 있다.
그러나, 반도체 메모리 장치의 집적도가 증가되면서 상술한 방법으로는 센스증폭기로부터 먼 곳에 위치한 메모리 셀과 가까운 곳에 위치한 메모리 셀 사이의 데이터 리드 속도 차이가 커져서 데이터를 안전하게 출력할 수 없다.
예를 들어 설명하면, 동일 메모리 셀 어레이 블록내에서 센스 증폭기로부터 먼 곳에 위치한 메모리 셀과 가까운 곳에 위한 메모리 셀로부터 리드되는 데이터사이의 속도 차이는 1ns이상이 된다. 이 경우에, 샘플링 제어신호의 발생시점이 센스 증폭기로부터 먼 곳에 위치한 메모리 셀로부터 리드되는 데이터가 센스 증폭기를 통하여 센스 출력신호쌍으로 발생되는 시점에 맞추어져 있기 때문에 센스 증폭기로부터 가까운 곳에 위치한 메모리 셀로부터 리드되는 데이터가 센스 증폭기를 통하여 센스 출력신호쌍으로 발생되는 유효 기간내에 샘플링 제어신호가 발생되지 못하게 된다.
또한, 종래의 반도체 메모리 장치의 샘플링 제어신호의 인에이블 기간은 센스 증폭기로부터 먼 곳에 위치한 메모리 셀로부터 리드되는 데이터가 센스 출력신호쌍으로 출력되기 시작하는 시점으로부터 센스 증폭기로부터 가까운 곳에 위치한 메모리 셀로부터 리드되는 데이터가 센스 출력신호쌍으로 출력되는 것이 종료되는 시점까지로 제한된다.
따라서, 종래의 반도체 메모리 장치는 샘플링 제어신호(FRP)의 인에이블 기간이 제한됨으로써 고주파수 동작시에 리드 데이터를 샘플링하는 기간이 줄어들게 되어 리드 데이터의 손실이 발생될 수 있다.
본 발명의 목적은 센스 증폭기로부터 메모리 셀까지의 데이터 라인의 길이에따라 샘플링 제어신호의 발생 시점을 달리함으로써 리드 데이터의 손실을 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 고주파수 동작시에 샘플링 제어신호의 인에이블 기간을 연장함으로써 리드 데이터의 손실을 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적과 다른 목적을 달성하기 위한 반도체 메모리 장치의 데이터 샘플링 방법을 제공하는데 있다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 소정 비트의 컬럼 및/또는 로우 어드레스에 응답하여 억세스되는 소정 개수의 영역들로 구분되는 복수개의 메모리 셀 어레이 블록들을 구비한 메모리 셀 어레이, 상기 메모리 셀 어레이로부터 출력되는 복수 비트의 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 샘플링 제어신호에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 샘플링하여 출력하기 위한 복수개의 데이터 샘플링 수단들, 및 상기 소정 비트의 컬럼 및/또는 로우 어드레스와 제어신호를 입력하여 샘플링 제어신호를 발생하고, 상기 샘플링 제어신호의 발생 시점을 상기 복수개의 센스 증폭기들로부터 데이터가 출력되는 시점에 대응하여 지연하는 샘플링 제어신호 발생수단을 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 샘플링 방법은 소정 비트의 컬럼 및/또는 로우 어드레스에 응답하여 억세스되는 소정 개수의 영역들로 구분되는 메모리 셀 어레이를 구비한 반도체 메모리 장치의 데이터 샘플링 방법에 있어서, 샘플링 제어신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 데이터를 샘플링하는 데이터 샘플링 단계, 및 상기 소정 비트의 컬럼 및/또는 로우 어드레스를 입력하여 샘플링 제어신호를 발생하고, 상기 샘플링 제어신호의 발생시점을 상기 메모리 셀 어레이로부터 데이터가 출력되는 시점에 대응하여 지연하는 샘플링 제어신호 발생단계를 구비하는 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 개략도이다.
도2는 도1에 나타낸 데이터 샘플링 회로의 실시예의 회로도이다.
도3(a), (b)는 도1에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도4는 본 발명의 반도체 메모리 장치의 구성을 나타내는 개략도이다.
도5는 본 발명의 반도체 메모리 장치의 샘플링 제어신호 발생방법을 설명하기 위한 실시예의 개략도이다.
도6은 도4에 나타낸 샘플링 제어신호 발생회로의 제1실시예의 회로도이다.
도7은 도4에 나타낸 샘플링 제어신호 발생회로의 제2실시예의 회로도이다.
도8은 도4에 나타낸 샘플링 제어신호 발생회로의 제3실시예의 회로도이다.
도9는 도4에 나타낸 샘플링 제어신호 발생회로의 제4실시예의 회로도이다.
도10은 도4에 나타낸 샘플링 제어신호 발생회로의 제5실시예의 회로도이다.
도11(a), (b)는 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법을 설명하기 전에 종래의 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법을 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 개략도로서, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8), 멀티플렉서들(12-1, 12-2, 12-3, ..., 12-8, 12-9), 센스 증폭기들(14-1, 14-2, 14-3, 14-4), 및 데이터 샘플링 회로들(16-1, 16-2, 16-3, 16-4)로 구성되어 있다.
도1에서, 멀티플렉서들(12-1, 12-2, 12-3, ..., 12-8, 12-9)은 MUX로, 센스 증폭기들(14-1, 14-2, 14-3, 14-4)은 SA로, 데이터 샘플링 회로들(16-1, 16-2, 16-3, 16-4)은 DS로 각각 나타내었다.
도1에 나타낸 개략도에서, 메모리 셀 어레이 블록(10-1)의 데이터 입출력 라인쌍들((IO11/B, IO12/B), (IO13/B, IO14/B))은 메모리 셀 어레이 블록(10-1)의 좌우에 각각 배치되어 있다. 나머지 메모리 셀 어레이 블록들(10-2, ..., 10-8) 각각의 데이터 입출력 라인쌍들((I021/B, IO22/B), (IO23/B, IO24/B), (IO31/B, IO32/B), ..., (IO71/B, IO72/B), (I081/B, IO82/B), (IO83/B, IO84/B))은 해당 메모리 셀 어레이 블록의 좌우에 각각 배치되어 있다. 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8) 각각의 데이터 입출력 라인쌍들((IO11/B, IO12/B, IO13/B, IO14/B), (I021/B, IO22/B, IO23/B, IO24/B), (IO31/B, IO32/B), ..., (IO71/B, IO72/B), (I081/B, IO82/B, IO83/B, IO84/B))은 4개의 메인 데이터 입출력 라인쌍(MIO1/B, MIO2/B, MIO3/B, MIO4/B)에 각각 연결되어 있다. 그리고, m개의 워드 선택신호(WL1, WL2, ..., WLm) 라인들이 세로 방향으로 배치되고, n개의 컬럼 선택신호(CSL1, CSL2, ..., CSLn) 라인들이 가로 방향으로 배치되어 있다. 해당 입출력 게이트들(IOG)로 컬럼 선택신호들(CSL1, CSL2, ..., CSLn)이 각각 인가된다.
도1에 나타낸 개략도의 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8) 각각의 메모리 셀들은 워드 선택신호들(WL1, WL2, ..., WLm)과 컬럼 선택신호들(CSL1, CSL2, ..., CSLn)에 응답하여 선택되어 해당 메모리 셀에 데이터를 라이트하거나, 해당 메모리 셀로부터 데이터를 리드한다. 멀티플렉서들(12-1, 12-2, 12-3, ..., 12-8, 12-9)은 데이터 입출력 라인쌍들(IO11/B, IO12/B, IO13/B, IO14/B)과 메인 데이터 입출력 라인쌍들(MIO1/B, MIO2/B, MIO3/B, MIO4/B)사이의 데이터 입출력을 제어한다. 예를 들어 설명하면, 메모리 셀 어레이 블록(10-1)이 선택되면, 멀티플렉서들(12-1, 12-2)이 인에이블되고 데이터 입출력 라인쌍들(IO11/B, IO12/B, IO13/B, IO14/B)과 메인 데이터 입출력 라인쌍들(MIO1/B, MIO2/B, MIO3/B, MIO4/B)사이에 데이터가 전송된다. 즉, 라이트 명령 수행시에는 메인 데이터 입출력 라인쌍(MIO1/B, MIO2/B, MIO3/B, MIO4/B)으로부터 데이터 입출력 라인쌍(IO11/B, IO12/B, IO13/B, IO14/B)으로 데이터가 입력되고, 반대로 리드 명령 수행시에는 라이트 명령 수행시와는 반대 방향으로 데이터가 출력된다. 도시하지는 않았지만, 멀티플렉서들(12-1, 12-2, 12-3, ..., 12-8, 12-9) 각각으로 리드, 라이트 제어신호 및 해당 블록 선택신호들이 인가되어 데이터의 입출력을 제어하게 된다. 센스 증폭기들(14-1, 14-2, 14-3, 14-4)은 메인 데이터 입출력 라인쌍들(MIO1/B, MIO2/B, MIO3/B, MIO4/B)로부터 출력되는 데이터의 전압 차를 증폭하여 센스 출력신호쌍들(SIO1/B, SIO2/B, SIO3/B, SIO4/B)로 출력한다. 데이터 샘플링 회로들(16-1, 16-2, 16-3, 16-4)은 샘플링 제어신호(FRP)에 응답하여 데이터 출력신호들(DO1, DO2, DO3, DO4)을 발생한다.
도2는 도1에 나타낸 데이터 샘플링 회로의 실시예의 회로도로서, NAND게이트들(NA1, NA2), 인버터(I1), PMOS트랜지스터(P), 및 NMOS트랜지스터(N)로 구성되어 있다. 도2에서, 센스 출력신호쌍을 SIO, SIOB로, 데이터 샘플링 회로의 출력신호를 DO로 각각 나타내었다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
샘플링 제어신호(FRP)가 "로우"레벨이면, NAND게이트들(NA1, NA2)은 센스 출력신호쌍(SIO, SIOB)의 상태에 관계없이 모두 "하이"레벨의 출력신호를 발생한다. 인버터(I1)는 "로우"레벨의 출력신호를 발생한다. 따라서, PMOS트랜지스터(P)와 NMOS트랜지스터(N)는 오프된다.
샘플링 제어신호(FRP)가 "하이"레벨이면, NAND게이트들(NA1, NA2)은 센스 출력신호쌍(SIO, SIOB)이 "하이"레벨, "로우"레벨이면 각각 "로우"레벨, "하이"레벨의 출력신호를 발생한다. 인버터(I1)는 "로우"레벨의 출력신호를 발생한다. 따라서, PMOS트랜지스터(P)가 온되고, NMOS트랜지스터(N)가 오프되어 "하이"레벨의 데이터 출력신호(DO)를 발생한다.
반면에, NAND게이트들(NA1, NA2)은 센스 출력신호쌍(SIO, SIOB)이 "로우"레벨, "하이"레벨이면, 각각 "하이"레벨, "로우"레벨의 출력신호를 발생한다. 인버터(I1)는 "하이"레벨의 출력신호를 발생한다. 따라서, PMOS트랜지스터(P)가 오프되고, NMOS트랜지스터(N)가 온되어 "로우"레벨의 데이터 출력신호(DO)를 발생한다.
도3(a), (b)는 도1에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도3(a)는 컬럼 선택신호(CSL1)를 선택하기 위한 컬럼 어드레스가 입력되고 CAS레이턴시가 2인 경우, 도3(b)는 컬럼 선택신호(CSLn)를 선택하기 위한 컬럼 어드레스가 입력되고 CAS레이턴시가 2인 경우의 동작 타이밍을 나타내는 것이다. CAS레이턴시가 2라는 것은 컬럼 어드레스 스트로우브 신호(CAS)가 입력되고 2사이클 후에 데이터가 출력되는 것을 말한다. 도3(a), (b)에서 빗금친 부분은 무효 데이터가 출력되는 구간을 나타낸다.
도3(a), (b)의 첫 번째, 두 번째, 세 번째 사이클(Ⅰ, Ⅱ, Ⅲ)에서, 클럭신호(CLK)의 상승 천이에서 "하이"레벨의 반전 라이트 인에이블 신호(WEB)가 인가되면, 리드 명령이 수행된다. 그리고, 컬럼 어드레스가 입력되면 컬럼 선택신호(CSL1)가 발생된다. 센스 증폭기 인에이블 신호(SAEN)는 "하이"레벨의 반전 라이트 인에이블 신호(WEB)에 응답하여 "하이"레벨로 천이된다.
도3(a), (b)의 두 번째, 세 번째 사이클(Ⅱ, Ⅲ)에서, 센스 증폭기들(14-1, 14-2, 14-3, 14-4)은 센스 증폭기 인에이블 신호(SAEN)에 응답하여 메인 데이터 입출력 라인쌍들(MIO1/B, MIO2/B, MIO3/B, MIO4/B)로부터 출력되는 데이터를 증폭하여 센스 출력신호쌍(SIO/B)으로 출력한다. 데이터 샘플링 회로들(16-1, 16-2, 16-3, 16-4)은 샘플링 제어신호(FRP)에 응답하여 센스 출력신호쌍(SIO/B)을 샘플링하여 데이터(DO)로 발생한다.
도3(a), (b)의 타이밍도에 나타낸 바와 같이 컬럼 선택신호(CSL1)에 연결된 메모리 셀로부터 리드되는 데이터는 컬럼 선택신호(CSLn)에 연결된 메모리 셀로부터 리드되는 데이터보다 늦게 센스 출력신호쌍(SIO/B)으로 발생된다.
그리고, 샘플링 제어신호(FRP)의 발생 시점(t1)은 컬럼 선택신호(CSL1)에 연결된 메모리 셀로부터 리드되는 데이터가 센스 출력신호쌍(SIO/B)으로 출력되는 시점(t1)에 맞추어져 있다.
따라서, 종래의 반도체 메모리 장치의 데이터 샘플링 방법은 컬럼 선택신호(CSL1) 라인과 컬럼 선택신호(CSLn) 라인의 길이 차이가 커짐에 따라 샘플링 제어신호(FRP)의 발생 시점이 늦어지게 됨으로써 센스 출력신호쌍(SIO/B)이 발생되는 유효 기간내에 데이터를 출력할 수 없게 된다. 따라서, 리드 데이터가 손실되게 된다.
또한, 샘플링 제어신호(FRP)의 인에이블 기간(T1)은 컬럼 선택신호(CSL1)에 연결된 메모리 셀로부터 리드되는 데이터가 센스 출력신호쌍(SIO/B)으로 출력되기 시작하는 시점(t1)으로부터 컬럼 선택신호(CSLn)에 연결된 메모리 셀로부터 리드되는 데이터가 센스 출력신호쌍(SIO/B)으로 출력되는 것이 종료되는 시점(t2)까지로 제한된다.
따라서, 종래의 반도체 메모리 장치의 데이터 샘플링 방법은 샘플링 제어신호(FRP)의 인에이블 기간(T1)이 제한됨으로써 고주파수 동작시에는 샘플링 제어신호의 인에이블 기간(T1)이 줄어들게 되어 리드 데이터의 손실이 발생될 수 있다.
도4는 본 발명의 반도체 메모리 장치의 구성을 나타내는 개략도로서, 도1의 구성에 샘플링 제어신호 발생회로(18)를 추가하여 구성되어 있다.
즉, 도1에서는 데이터 샘플링 회로들(16-1, 16-2, 16-3, 16-4)로 샘플링 제어신호(FRP)가 인가되도록 구성되어 있으나, 도4에서는 샘플링 제어신호(FRPC)가 인가되도록 구성되어 있다.
샘플링 제어신호 발생회로(18)는 신호(FR)와 소정 비트의 어드레스(A, AB)를 입력하여 상기 소정 비트의 어드레스에 의해서 억세스되는 메모리 셀들에 해당하는 샘플링 제어신호(FRPC)를 발생한다. 신호(FR)는 센스 증폭기들(14-1, 14-2, 14-3, 14-4)로부터 가까운 곳에 위치한 컬럼 선택신호(CSLn)에 연결된 메모리 셀로부터 리드되는 데이터가 센스 증폭기들(14-1, 14-2, 14-3, 14-4)로부터 출력되는 시점에 맞추어서 인에이블된다. 그리고, 이 신호(FR)의 인에이블 기간은 센스 증폭기들(14-1, 14-2, 14-3, 14-4)로부터 센스 출력신호쌍이 발생되는 유효 기간까지 연장될 수 있다.
도4에 나타낸 샘플링 제어신호 발생회로(18)는 소정 비트의 어드레스(A, AB)를 조합함에 의해서 억세스되는 메모리 셀로부터 리드되는 데이터에 대하여 서로 다른 타이밍을 가지는 샘플링 제어신호(FRPC)를 발생한다.
만일, 어드레스 신호(A, AB)를 조합함에 의해서 억세스되는 메모리 셀로부터리드되는 데이터의 속도가 빠른 경우에는 샘플링 제어신호(FRPC)가 빠르게 발생되고, 느린 경우에는 샘플링 제어신호(FRPC)가 느리게 발생된다.
본 발명의 샘플링 제어신호 발생회로(18)는 샘플링 제어신호(FRPC)의 발생 시점을 일정하게 가져가는 것이 아니라, 샘플링 제어신호(FRPC)를 센스 출력신호쌍의 발생 시점에 맞추어서 발생한다.
도5는 본 발명의 반도체 메모리 장치의 샘플링 제어신호 발생방법을 설명하기 위한 실시예의 개략도로서, 8개의 메모리 셀 어레이 블록들(10-1, 10-2, 10-3, 10-4, 10-5, 10-6, 10-7, 10-8)로 구성되고, 가로 방향으로 8K의 메모리 셀들을 가지고, 세로 방향으로 2K의 메모리 셀들을 가지는 16M의 용량을 가지는 반도체 메모리 장치를 나타내는 것이다.
도5에 나타낸 반도체 메모리 장치는 13비트의 로우 어드레스(RA12 -RA0)에 의해서 8192개의 워드 선택신호들(WL1 -WL8192)이 발생되고, 11비트의 컬럼 어드레스(CA10- CA0)에 의해서 2048개의 컬럼 선택신호들(CSL1 -CSL2048)이 발생된다.
도5에 나타낸 반도체 메모리 장치의 억세스 방법을 설명하면 다음과 같다.
컬럼 선택신호들(CSL1, ..., CSL1024)은 반전 컬럼 어드레스(CA10B)가 "하이"레벨인 경우에 선택되고, 컬럼 선택신호들(CSL1025, ..., CSL2048)은 컬럼 어드레스(CA10)가 "하이"레벨인 경우에 선택된다. 컬럼 선택신호들(CSL1, ..., CSL512)은 반전 컬럼 어드레스(CA10B, CA9B)가 "하이"레벨인 경우에 선택되고, 컬럼 선택신호들(CSL513, ..., CSL1024)은 반전 컬럼 어드레스(CA10B)와 컬럼 어드레스(CA9)가 "하이"레벨인 경우에 선택된다. 컬럼 선택신호들(CSL1025, ..., CSL1536)은 컬럼 어드레스(CA10)와 반전 컬럼 어드레스(CA9B)가 "하이"레벨인 경우에 선택되고, 컬럼 선택신호들(CSL1537, ..., CSL2048)은 컬럼 어드레스(CA10, CA9)가 "하이"레벨인 경우에 선택된다.
마찬가지로, 워드 라인들(WL1, ..., WL4096)은 반전 로우 어드레스(RA12B)가 "하이"레벨인 경우에 선택되고, 워드 라인들(WL4097, ..., WL8192)은 로우 어드레스(RA12)가 "하이"레벨인 경우에 선택된다. 워드 라인들(WL1, ..., WL2048)은 반전 로우 어드레스(RA12B, RA11B)가 "하이"레벨인 경우에 선택되고, 워드 라인들(WL2049, ..., WL4096)은 반전 로우 어드레스(RA12B)와 로우 어드레스(RA11)가 "하이"레벨인 경우에 선택된다. 워드 라인들(WL4097, ..., WL6144)은 로우 어드레스(RA12)와 반전 로우 어드레스(RA11B)가 "하이"레벨인 경우에 선택되고, 워드 라인들(WL6145, ..., WL8192)은 로우 어드레스(RA12, RA11)가 "하이"레벨인 경우에 선택된다.
본 발명의 반도체 메모리 장치는 메모리 셀 어레이를 도5에 나타낸 바와 같이 컬럼 및/또는 로우 어드레스에 의해서 소정 개수의 영역들로 구분한다. 그래서, 해당 영역으로부터 리드되는 데이터가 센스 출력신호쌍으로 발생되는 시점에 맞추어 샘플링 제어신호가 발생되도록 샘플링 제어신호 발생회로를 구성한다.
그리고, 본 발명의 반도체 메모리 장치의 샘플링 제어신호 발생회로는 각 영역별로 발생 시점이 다른 샘플링 제어신호를 발생한다. 그런데, 각 영역별 샘플링 제어신호는 해당 영역내의 메모리 셀들중 센스 증폭기로부터 먼 곳에 위치한 메모리 셀로부터 리드되는 데이터가 센스 출력신호쌍으로 발생되는 시점에 맞추어서 발생되는 것이 바람직하다.
도6은 도5에 나타낸 반도체 메모리 장치의 데이터 제어신호 발생회로의 제1실시예의 회로도로서, 지연회로(D1), OR게이트들(OR1, OR2), 및 NAND게이트(NA3)로 구성되어 있다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
지연회로(D1)는 신호(FR)를 지연하여 출력한다. OR게이트(OR1)는 반전 컬럼 어드레스(CA10B)가 "하이"레벨이면 지연 회로(D1)의 출력신호를 출력한다. OR게이트(OR2)는 컬럼 어드레스(CA10)가 "하이"레벨이면 제어신호(FR)를 출력한다. NAND게이트(NA3)는 OR게이트들(OR1, OR2)의 출력신호를 비논리곱하여 샘플링 제어신호(FRPC)를 발생한다.
도6에 나타낸 회로는 "하이"레벨의 반전 컬럼 어드레스(CA10B)가 인가되면, 제어신호(FR)를 소정 시간 지연하여 샘플링 제어신호(FRPC)로 발생하고, "하이"레벨의 컬럼 어드레스(CA10)가 인가되면, 제어신호(FR)를 샘플링 제어신호(FRPC)로 발생한다.
제어신호(FR)는 센스 증폭기로부터 가까운 곳에 위치한 영역으로부터 리드되는 데이터가 센스 증폭기를 통하여 센스 출력신호쌍으로 출력되는 시점에 맞추어서 발생된다. 상세하게 말하면, 제어신호(FR)는 센스 증폭기로부터 가까운 곳에 위치한 영역의 먼곳에 위치한 메모리 셀로부터 리드되는 데이터가 센스 증폭기를 통하여 센스 출력신호쌍으로 출력되는 시점에 발생되는 것이 바람직하다.
도6에 나타낸 회로는 컬럼 선택신호들(CSL1, ..., CSL1024)이 선택되면 제어신호(FR)를 소정 시간 지연하여 샘플링 제어신호(FRPC)로 발생하고, 컬럼 선택신호들(CSL1025, ..., CSL2048)이 선택되면 제어신호(FR)를 샘플링 제어신호(FRPC)로 발생한다.
즉, 도6에 나타낸 실시예의 회로는 메모리 셀 어레이를 가로 방향으로 2개의 영역들로 구분하여 각 영역별로 샘플링 제어신호의 발생 시점이 달라지도록 구성한 것이다.
도7은 본 발명의 반도체 메모리 장치의 샘플링 제어신호 발생회로의 제2실시예의 회로도로서, AND게이트들(AND1, AND2, AND3, AND4), 지연 회로들(D2, D3, D4), OR게이트들(OR3, OR4, OR5, OR6), 및 NAND게이트(NA4)로 구성되어 있다.
도7에서, 지연 회로(D2)의 지연 시간은 지연 회로(D3)의 지연 시간보다 길고, 지연 회로(D3)의 지연 시간은 지연 회로(D4)의 지연 시간보다 길게 구성되어 있다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
AND게이트(AND1)는 "하이"레벨의 반전 컬럼 어드레스(CA10B, CA9B)를 논리곱하여 "하이"레벨의 신호를 발생한다. AND게이트(AND2)는 "하이"레벨의 반전 컬럼 어드레스(CA10B)와 컬럼 어드레스(CA9)를 논리곱하여 "하이"레벨의 신호를 발생한다. AND게이트(AND3)는 "하이"레벨의 컬럼 어드레스(CA10)와 "하이"레벨의 반전 컬럼 어드레스(CA9B)를 논리곱하여 "하이"레벨의 신호를 발생한다. AND게이트(AND4)는 "하이"레벨의 컬럼 어드레스(CA10, CA9)를 논리곱하여 "하이"레벨의 신호를 발생한다. 지연 회로들(D2, D3, D4)은 제어신호(FR)를 소정 시간 지연하여 출력한다.상술한 바와 같이, 지연 회로(D2)의 지연 시간은 지연 회로(D3)의 지연 시간보다 길고, 지연 회로(D3)의 지연 시간은 지연 회로(D4)의 지연 시간보다 길다. OR게이트(OR3)는 "하이"레벨의 AND게이트(AND1)의 출력신호에 응답하여 지연 회로(D2)의 출력신호를 출력한다. OR게이트들(OR4, OR5, OR6) 각각은 "하이"레벨의 AND게이트들(AND2, AND3, AND4)의 출력신호에 각각 응답하여 지연 회로들(D3, D4)의 출력신호와 제어신호(FR)를 각각 출력한다. NAND게이트(NA4)는 OR게이트들(OR3, OR4, OR5, OR6)의 출력신호들을 비논리곱하여 샘플링 제어신호(FRPC)를 발생한다.
즉, 도7에 나타낸 실시예의 회로는 "하이"레벨의 반전 컬럼 어드레스(CA10B, CA9B)가 인가되는 경우에는 제어신호(FR)를 지연 회로(D2)에 의해서 지연하고, "하이"레벨의 반전 컬럼 어드레스(CA10B)와 컬럼 어드레스(CA9)가 인가되는 경우에는 제어신호(FR)를 지연 회로(D3)에 의해서 지연하고, "하이"레벨의 컬럼 어드레스(CA10)와 반전 컬럼 어드레스(CA9B)가 인가되는 경우에는 제어신호(FR)를 지연 회로(D4)에 의해서 지연하여 샘플링 제어신호(FRPC)로 출력한다. 그리고, "하이"레벨의 컬럼 어드레스(CA10, CA9)가 인가되는 경우에는 제어신호(FR)를 샘플링 제어신호(FRPC)로 각각 출력한다.
다시 말하면, 도5에 나타낸 반도체 메모리 장치의 컬럼 선택신호들(CSL1, ..., CSL512)이 선택되는 경우에는 제어신호(FR)를 지연 회로(D2)에 의해서 지연하고, 컬럼 선택신호들(CSL513, ..., CSL1024)이 선택되는 경우에는 제어신호(FR)를 지연 회로(D3)에 의해서 지연하고, 컬럼 선택신호들(CSL1025, ..., CSL1536)이 선택되는 경우에는 지연 회로(D4)에 의해서 지연하여 샘플링 제어신호(FRPC)를 발생한다. 그리고, 컬럼 선택신호들(CSL1537, ..., CSL2048)이 선택되는 경우에는 제어신호(FR)를 샘플링 제어신호(FRPC)로 발생한다.
제어신호(FR)는 도6에 나타낸 제어신호(FR)와 동일한 방법으로 발생된다.
도7에 나타낸 회로는 메모리 셀 어레이를 가로 방향으로 4개의 영역들로 구분하여 각 영역별로 샘플링 제어신호의 발생 시점이 달라지도록 구성한 것이다.
도6 및 도7에 나타낸 실시예의 샘플링 제어신호 발생회로는 메모리 셀 어레이를 소정 비트의 컬럼 어드레스에 따라 소정 개수의 영역으로 구분하여 각 영역으로부터 출력되는 데이터가 센스 출력신호쌍으로 발생되는 시점에 맞추어서 샘플링 제어신호를 발생하도록 구성되어 있다.
도8은 본 발명의 반도체 메모리 장치의 샘플링 제어신호 발생회로의 제3실시예의 회로도로서, 도6에 나타낸 제1실시예의 회로도와 그 구성이 동일하다. 단지, 반전 컬럼 어드레스(CA10B)대신에 반전 로우 어드레스(RA12B)가 인가되고, 컬럼 어드레스(CA10)대신에 로우 어드레스(RA12)가 인가되는 것이 상이하다.
도8에서, OR게이트들, 지연 회로, 및 NAND게이트의 부호는 도6에 나타낸 부호와 동일한 부호를 사용하였다.
도8에 나타낸 실시예의 회로는 도6에 나타낸 실시예의 회로와 동일한 동작을 수행한다. 즉, 컬럼 어드레스(CA10)를 입력하는 것이 아니라 로우 어드레스(RA12)를 입력함으로써, 워드 선택신호들(WL1, ..., WL4096)이 선택되는 경우의 샘플링 제어신호(FRPC)의 발생 시점과 워드 선택신호들(WL4097, ..., WL8192)이 선택되는 경우의 샘플링 제어신호(FRPC)의 발생 시점이 서로 달라지게 구성되어 있다.
다시 말하면, 도8에 나타낸 실시예의 회로는 워드 선택신호들(WL1, ..., WL4096)에 의해서 선택되는 메모리 셀들로부터 데이터가 리드되는 경우에는, 제어신호(FR)를 소정 시간 지연함에 의해서 샘플링 제어신호(FRPC)를 발생한다. 그리고, 워드 선택신호들(WL4097, ..., WL8192)에 의해서 선택되는 메모리 셀들로부터 데이터가 리드되는 경우에는, 제어신호(FR)를 샘플링 제어신호(FRPC)로 발생한다.
도9는 본 발명의 반도체 메모리 장치의 샘플링 제어신호 발생회로의 제4실시예의 회로도로서, 도7에 나타낸 제2실시예의 회로 구성과 동일하다. 단지, 반전 컬럼 어드레스(CA10B, CA9B)대신에 반전 로우 어드레스(RA12B, RA11B)가 인가되고, 컬럼 어드레스(CA10, CA9)대신에 로우 어드레스(RA12, RA11)를 인가되는 것이 상이하다.
도9에서, AND게이트들, 지연 회로들, OR게이트들, 및 NAND게이트의 부호는 도7에 나타낸 부호와 동일한 부호로 나타내었다.
도9에 나타낸 실시예의 회로는 도7에 나타낸 실시예의 회로와 동일한 동작을 수행한다. 즉, 컬럼 어드레스(CA10, CA9)를 입력하는 것이 아니라 로우 어드레스(RA12, RA11)를 입력함으로써, 워드 선택신호들(WL1, ..., WL2048)이 선택되는 경우, 워드 선택신호들(WL2049, ..., WL4096)이 선택되는 경우, 워드 선택신호들(WL4097, ..., WL6144)이 선택되는 경우, 및 워드 선택신호들(WL6145, ..., WL8192)이 선택되는 경우의 샘플링 제어신호(FRPC)의 발생 시점이 서로 달라지게 된다.
즉, 도8, 9에 나타낸 실시예의 회로도는 데이터 입출력 라인쌍들 및 메인 데이터 입출력 라인쌍들사이의 데이터 라인쌍의 길이가 컬럼 선택신호 라인 방향으로 뿐만아니라 워드 선택신호 라인 방향으로도 차이가 있기 때문에 로우 어드레스에 따라 샘플링 제어신호(FRPC)의 발생 시점이 달라지게 구성한 것이다.
도8 및 도9에 나타낸 실시예의 샘플링 제어신호 발생회로는 메모리 셀 어레이를 소정 비트의 로우 어드레스에 따라 세로 방향으로 소정 개수의 영역들로 구분하여 각 영역으로부터 출력되는 데이터가 센스 출력신호쌍으로 발생되는 시점에 맞추어 샘플링 제어신호를 발생하도록 구성되어 있다.
도10은 본 발명의 반도체 메모리 장치의 샘플링 제어신호 발생회로의 제5실시예의 회로도로서, AND게이트들(AND5, AND6, AND7, AND8), 지연 회로들(D5, D6), OR게이트들(OR7, OR8, OR9), 및 NAND게이트(NA5)로 구성되어 있다.
도10에 나타낸 실시예의 회로는 도5에 나타낸 반도체 메모리 장치의 컬럼 선택신호들(CSL1, ..., CSL1024)과 워드 선택신호들(WL1, ..., WL4096)이 선택되는 경우, 컬럼 선택신호들(CSL1025, ..., CSL2048)과 워드 선택신호들(WL1, ..., WL4096)이 선택되는 경우, 컬럼 선택신호들(CSL1, ..., CSL1024)과 워드 선택신호들(WL4097, ..., WL8192)이 선택되는 경우, 및 컬럼 선택신호들(CSL1025, ..., CSL2048)과 워드 선택신호들(WL4097, ..., WL8192)이 선택되는 경우의 샘플링 제어신호(FRPC)의 발생 시점을 서로 상이하게 구성한 것이다.
물론, 상술한 4가지 경우에 대하여 제어신호(FR)의 지연 시간을 모두 다르게 하는 것도 가능하다. 그러나, 도10에 나타낸 실시예의 회로는 컬럼 선택신호들(CSL1025, ..., CSL2048)과 워드 선택신호들(WL1, ..., WL4096)이 선택되는 경우, 컬럼 선택신호들(CSL1, ..., CSL1024)과 워드 선택신호들(WL4097, ..., WL8192)이 선택되는 경우의 지연 시간을 동일하게 구성한 것이다.
도10에 나타낸 회로의 동작을 설명하면 다음과 같다.
AND게이트(AND5)는 반전 컬럼 및 로우 어드레스(CA10B, RA12B)가 "하이"레벨이면 "하이"레벨의 신호를 발생한다. AND게이트(AND6)는 컬럼 어드레스(CA10)와 반전 로우 어드레스(RA12B)가 "하이"레벨이면 "하이"레벨의 신호를 발생한다. AND게이트(AND7)는 반전 컬럼 어드레스(CA10B)와 로우 어드레스(RA11B)가 "하이"레벨이면 "하이"레벨의 신호를 발생한다. AND게이트(AND8)는 컬럼 및 로우 어드레스(CA10, RA11)가 "하이"레벨이면 "하이"레벨의 신호를 발생한다. 지연 회로(D5)는 제어신호(FR)를 소정 시간 지연한다. 지연 회로(D6)는 제어신호(FR)를 소정 시간 지연한다. 이때, 지연 회로(D5)의 지연 시간은 지연 회로(D6)의 지연 시간보다 길다. OR게이트들(OR7, OR8, OR9) 각각은 "하이"레벨의 AND게이트(AND5)의 출력신호에 응답하여 지연 회로(D5)의 출력신호를 출력하고, "하이"레벨의 AND게이트(AND6) 또는 AND게이트(AND7)의 출력신호에 응답하여 지연 회로(D6)의 출력신호를 출력하고, "하이"레벨의 AND게이트(AND8)의 출력신호에 응답하여 제어신호(FR)를 출력한다. NAND게이트(NA5)는 OR게이트들(OR7, OR8, OR9)의 출력신호를 비논리곱하여 샘플링 제어신호(FRPC)를 발생한다.
도10에 나타낸 실시예의 회로는 반도체 메모리 장치를 가로 방향으로 2개의 영역, 세로 방향으로 2개의 영역으로 구분하여 총 4개의 영역으로 구분하여 각 영역으로부터 출력되는 데이터가 센스 출력신호쌍으로 발생되는 시점에 맞추어 샘플링 제어신호를 발생하도록 구성되어 있다.
도11(a), (b)는 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도3(a), (b)에 나타낸 것과 동일한 타이밍에서 클럭신호(CLK), 반전 라이트 인에이블 신호(WEB), 센스 증폭기 인에이블 신호(SAEN), 및 컬럼 선택신호들(CSL1, CSLn)이 발생되는 경우의 동작 타이밍을 나타내는 것이다. 도11(a), (b)에서 빗금친 부분은 무효 데이터가 출력되는 구간을 나타낸다.
도11(a)의 두 번째, 세 번째 사이클(Ⅱ, Ⅲ)에서, 샘플링 제어신호(FRPC)가 센스 출력신호쌍(SIO/B)이 발생되는 유효 기간(T2)동안 인에이블된다. 즉, 센스 출력신호쌍(SIO/B)이 발생되는 시점(t3)으로부터 샘플링 제어신호(FRPC)가 인에이블되어 데이터(DO)를 출력한다.
도11(b)의 두 번째, 세 번째 사이클(Ⅱ, Ⅲ)에서, 샘플링 제어신호(FRPC)가 센스 출력신호쌍(SIO/B)이 발생되는 유효 기간(T2)동안 인에이블된다. 즉, 센스 출력신호쌍(SIO/B)이 발생되는 시점(t4)으로부터 샘플링 제어신호(FRPC)가 인에이블되어 데이터(DO)를 출력한다.
도11(a), (b)로부터 알 수 있듯이, 샘플링 제어신호(FRPC)가 센스 출력신호쌍(SIO/B)이 발생되는 시점에 맞추어서 인에이블되고, 샘플링 제어신호(FRPC)의 인에이블 기간이 센스 출력신호쌍(SIO/B)이 발생되는 유효 기간(T2)과 동일하다.
즉, 도3(a), (b)에서는 샘플링 제어신호(FRPC)의 인에이블 시점은 시점(t1)으로 고정되고 인에이블 기간이 T1으로 제한되나, 도11(a), (b)에서는 샘플링 제어신호(FRPC)의 인에이블 시점(t3, t4)이 가변되고 인에이블 기간이 센스출력신호쌍(SIO/B)이 발생되는 유효 기간(T2)까지 연장될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법은 메모리 셀 어레이를 소정 개수로 구분하고, 각 영역으로부터 출력되는 데이터가 센스 출력신호쌍으로 발생되는 시점에 맞추어서 샘플링 제어신호를 발생함으로써 리드 데이터의 손실을 방지할 수 있다.
또한, 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법은 샘플링 제어신호의 인에이블 기간을 연장하는 것이 가능하므로 고주파수 동작시에 리드 데이터의 손실을 방지할 수 있다.

Claims (14)

  1. 소정 비트의 컬럼 어드레스에 응답하여 억세스되는 소정 개수의 영역들로 구분되는 복수개의 메모리 셀 어레이 블록들을 구비한 메모리 셀 어레이;
    메모리 셀 어레이로부터 출력되는 복수 비트의 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들;
    샘플링 제어신호에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 샘플링하여 출력하기 위한 복수개의 데이터 샘플링 수단들; 및
    상기 소정 비트의 컬럼 어드레스와 제어신호를 입력하여 샘플링 제어신호를 발생하고, 상기 샘플링 제어신호의 발생 시점을 상기 복수개의 센스 증폭기들로부터 데이터가 출력되는 시점에 대응하여 지연하는 샘플링 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어신호는
    상기 소정 개수의 영역들중 상기 복수개의 센스 증폭기들로부터 가장 가까운 곳에 위치한 영역으로부터 출력되는 데이터가 상기 복수개의 센스 증폭기들로 출력되는 시점에 맞추어서 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제어신호는
    상기 복수개의 센스 증폭기들로 유효 데이터가 출력되는 기간까지 인에이블 기간을 연장하는 것이 가능한 것을 특징으로 하는 반도체 메모리 장치.
  4. 로우 어드레스에 응답하여 억세스되는 소정 개수의 영역으로 구분되는 복수개의 메모리 셀 어레이 블록들을 구비한 메모리 셀 어레이;
    메모리 셀 어레이로부터 출력되는 복수 비트의 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들;
    샘플링 제어신호에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 샘플링하여 출력하기 위한 복수개의 데이터 샘플링 수단들; 및
    상기 로우 어드레스와 제어신호를 입력하여 샘플링 제어신호를 발생하고, 상기 샘플링 제어신호의 발생시점을 상기 복수개의 센스 증폭기들로부터 데이터가 출력되는 시점에 대응하여 지연하는 샘플링 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제어신호는
    상기 소정 개수의 영역들중 상기 복수개의 센스 증폭기들로부터 가장 가까운 곳에 위치한 영역으로부터 출력되는 데이터가 상기 복수개의 센스 증폭기들로 출력되는 시점에 맞추어서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제어신호는
    상기 복수개의 센스 증폭기들로 유효 데이터가 출력되는 기간까지 인에이블 기간을 연장하는 것이 가능한 것을 특징으로 하는 반도체 메모리 장치.
  7. 소정 비트의 컬럼 및 로우 어드레스에 응답하여 억세스되는 소정 개수의 영역들로 구분되는 복수개의 메모리 셀 어레이 블록들을 구비한 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 출력되는 복수 비트의 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들;
    샘플링 제어신호에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 샘플링하여 출력하기 위한 복수개의 데이터 샘플링 수단들; 및
    상기 소정 비트의 컬럼 및 로우 어드레스를 입력하여 샘플링 제어신호를 발생하고, 상기 샘플링 제어신호의 발생 시점을 상기 복수개의 센스 증폭기들로부터 데이터가 출력되는 시점에 대응하여 지연하는 샘플링 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제어신호는
    상기 소정 개수의 영역들중 상기 복수개의 센스 증폭기들로부터 가장 가까운 곳에 위치한 영역으로부터 출력되는 데이터가 상기 복수개의 센스 증폭기들로 출력되는 시점에 맞추어서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제어신호는
    상기 복수개의 센스 증폭기들로 유효 데이터가 출력되는 기간까지 인에이블 기간을 연장하는 것이 가능한 것을 특징으로 하는 반도체 메모리 장치.
  10. 소정 비트의 컬럼 및/또는 로우 어드레스에 응답하여 억세스되는 소정 개수의 영역들로 구분되는 메모리 셀 어레이를 구비한 반도체 메모리 장치의 데이터 샘플링 방법에 있어서,
    샘플링 제어신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 데이터를 샘플링하는 데이터 샘플링 단계; 및
    상기 소정 비트의 컬럼 및/또는 로우 어드레스를 입력하여 샘플링 제어신호를 발생하고, 상기 샘플링 제어신호의 발생 시점을 상기 메모리 셀 어레이로부터 데이터가 출력되는 시점에 대응하여 지연하는 샘플링 제어신호 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 샘플링 방법.
  11. 제10항에 있어서, 상기 샘플링 제어신호는
    상기 소정 개수의 영역들의 위치에 따라 발생 시점이 가변되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 샘플링 방법.
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