TW478142B - Semiconductor memory device and data sampling method thereof - Google Patents

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TW478142B
TW478142B TW089118837A TW89118837A TW478142B TW 478142 B TW478142 B TW 478142B TW 089118837 A TW089118837 A TW 089118837A TW 89118837 A TW89118837 A TW 89118837A TW 478142 B TW478142 B TW 478142B
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data
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Description

478142 五、發明說明（1) 發明背景 發明範圍 本發明與 其是以一半 免資料讀取 相關技藝描 因半導體 。其增加處 因此，記 之處，各不 一般傳統 出端的資料 應放大器依 中所讀取的 輸出信號對 可與自記憶 合產生。 因此，即 速較慢，資 然而，因 距較遠與較 上述方法無 例如，在 較遠與較近 料取樣方法有關’尤 料取樣方法’即可避 陣列容量亦隨之而增 近與遠離感應放大器 成中感應放大器之輸 感應輸出信號對。感 放大與輸出在記憶胞 樣控制信號，將感應 取樣控制信號設計為 取之資料輸出時間配 加，與感應放大器相 度差隨之而增，故以 ，與感應放大器相距 差大於1奈秒（ns)。 半導體記憶體裝置及其資 導體與記憶體裝置及其資 時的遺漏。 裝置積體之增加，記憶胞 在於字元線與位元線。 憶胞之資料讀取速度在接 相同。 半導體記憶裝置措由其組 取樣線路，來取樣與輸出 感應放大器驅動信號，來 資料。資料取樣線路依取 輸出至下一級。所產生之 胞（距感應放大器較遠）讀 使自距感應放大器較遠之記憶胞讀取資料之讀 料亦可安然輸出至下一級。 半導體記憶裝置積體之增 近之記憶胞的貧料讀取速 法達成資料之安然輸出。 相同的記憶胞陣列區塊中 之記憶胞的貧料讀取時間
第6頁 478142 五、發明說明（2) 在這樣的狀況下，由於取樣控制信號的產生時間點設定為 自感應放大器距離1的記憶皰讀取之資料產生感應輸出信 號對的時間點，取樣控制，號無法於自感應放大器距離近 的記憶胞讀取之貧枓產生感應輪出信號對的有效時限内產 生。 _ 此外，傳統憶裝置之取樣控制信號的驅動期受 上於’伙自感應放大益距離遠的記憶跑讀取之資料輸出為 感應輸出信號對的起始時間點’至“感應放大器距離近的 記憶胞讀取之資=輸出為感應輸出信號對的結束時間點。 因此’傳統半v體d憶裝置在高頻操作時，可能合因為 j取資料取樣期的縮短而產生讀取資料的遺；控 制信號FRP的驅動期所限。 ％ e e 發明概要 本發明目的之一係為提供一可避免遺漏讀取資 j =裝置，其係依自一感應放大器至一記憶胞之資G 長度來差分取樣控制信號的產生時間點。 、^ 本發明之另一目的係為提供一可避免遺漏讀取 導體記憶裝置，其係於高頻操作時，藉 1枓之丰 號之驅動期來達成。 冑由延長取樣控制信 本發明之另一目的係為提供一半導體記憶裝 樣方法，以達成上述目標。 罝之貝枓取 依本發明之半導體記憶裝置可達成上述目標，复 記憶胞陣列、數個感應放大器、數個資料取樣^匕各一 取樣控制信號產生方法。記憶胞陣列包含數個記憶：：：
478142 五、發明說明（3) 區塊，依預設之行與/或列位址之位元數分割為預定數目 之段落。數個感應放大器放大與輸出自記憶胞陣列輸出之 數個位元的資料。數個資料取樣意指依取樣控制信號取樣 與輸出自數個感應放大器輸出之多位元資料。取樣控制信 號生成意指藉輸入行、列位址之預設位元，產生相對應之 預定數目之段落之取樣控制信號。 可達成上述目標之半導體記憶裝置之資料取樣方法，包 含一記憶胞陣列，其依預設之行與/或列位址之位元數分 割為預定數目之段落，步驟為··依取樣控制信號將自記憶 胞陣列輸出之.資料取樣^藉輸入行與/或列位址之預設位 元，產生相對應之預定數目之段落的取樣控制信號。 發明簡述 圖1所示為傳統半導體記憶體裝置簡圖。 圖2所示為圖1資料取樣線路具體實施例之線路圖。 圖3a與3b為運算時序圖，用以解釋如所示之半導體 記憶體裝置之運算。 圖4為本發明之半導體記憶體裝置簡圖。 例
=5為-具體實施例簡圖，用以解釋本發明之半導體記 體裝置之取樣控制信號產生方法。 圖β為圖4所示之取樣控制信號產 之線路圖。 生線路之第一具體實施 =為圖4所示之取樣控制信號產生線路施 之線路圖。 ^ / 圖8為圖4所示之取樣控制信號產生線路之第三具體實施
478142 五、發明說明（4) "' "一"" 例之線路圖。 圖9為圖4所示之取樣控制信號產生線路之第四具體實施 例之線路圖。 圖1 0為圖4所示之取樣控制信號產生線路之第五具體實 施例之線路圖。 圖11 a與11 b為時序圖，用以解釋本發明之半導體記憶體 裝置之運算。 較佳具體實施例詳述 圖1所示為傳統半導體記憶體裝置組合簡圖，其包含記 十思胞陣列區塊1 〇 — 1，1 〇 一 2，…，與1 〇 — 8，多工器1 2 - 1， 12-2 ’…，與12-9，感應放大器14-1，…，14_4，和資料 取樣線路1 6-1，···，1 6-4。 在圖1中，多工器12-1，12-2，…，與12-9，感應放大 器14-1，…，14-4，和資料取樣線路“ —；^，…，16-4分別 以MUX，SA，和DS表之。 在圖1中，記憶胞陣列區塊1 〇 — 1之資料輸入/輸出線對 ΙΟΙ 1/B ’ 1012/ ’ I013/B，I014/B分置於記憶胞陣列區塊 1 0 -1之左、右邊。其它記憶胞陣列區塊1 〇 — 2，…，與1 〇 一 8 之資料輸入 / 輸出線對 I021/B，1022/，I023/B，I024/B， I031/B，I 032/B，…，與I071/B，I072/B，I081/B， I08 2/B ’ I08 3/B，I084/B亦分置於相應記憶胞陣列區塊之 左、右邊。記憶胞陣列區塊1 0 -1，1 0 - 2，…，與1 0 - 8之資 料輸入/ 輸出線對1011/B，1012/，1013/B，1014/B， I021/B ， 1022/ ’ I023/B ， I024/B ， I031/B ， I032/B ，…
478142 五、發明說明（5) ，與I071/B ， I072/B ， I081/B ， I082/B ， I083/B ， I084/B 和四對主資料輸入/輸出線MI01/B，MI02/B，MI03/B， MI04/B相連。此外，m條字元選擇信號線WL1，WL2，···， 與WLm為鉛直排列，η條行選擇信號線CSL1，CSL2，…，與 · CSLn則為水平排列。行選擇信號線CSL1，CSL2，…，與 CSLn並與所對應之輸入/輸出閘IOG相連。 下列為圖1所示簡圖内各區塊功能敘述。 先將所有記憶胞陣列區塊10-1，10_2，…，與10-8之記 憶胞選定，再依字元選擇信號WL1，WL2，…，WLm與行選 擇信號線CSL1，CSL2，…，CSLn對應之記憶胞寫入或讀取 ® 資料。多工器12-1，12-2，…，12-8與12-9管制資料輸入 /輸出線對ΙΟΙ 1 / B，…，ΙΟΙ 4/B與主資料輸入/輸出線對 MI01/B，…，MI04/B間之資料輸入/輸出。例如，如選擇 記憶胞陣列區塊1 〇_1，即將多工器12-1，12-2啟動，並使 資料傳輸於控制資料輸入/輸出線對ΙΟΙ 1/B，…，I014/B 與主資料輪入/輸出線對ΜI 01 / B，· · ·，Μ10 4 / B間。亦即， 執行寫入動作時，資料自主資料輸入/輸出線對ΜI 01 / Β， …，ΜΙ04/Β傳輸至輸入/輸出線對Ι011/Β，…，Ι014/Β， 反之，執行讀取動作時，資料傳輸方向與寫入時相反。雖 春 未於此標示，資料之輸入/輸出係受控於讀取與寫入控制 "ί吕號以及施於多工器12-1 ’12-2，12-3，…，12-8與12 -9 之區塊選擇信號。感應放大器14-1，…，14-4，將來自主 資料輸入/輸出線ΜΙ01/Β，…，ΜΙ04/Β之輸出資料電壓差 放大後之輸出為感應輸出信號SI01/B .，…，SI04/B。資料
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五、發明說明（6) 取樣線路16-1，…’16-4則依取樣控制信號FRp產生 輸出信號D01，…，D04。 、十 圖2為圖1所示資料取樣線路之具體實施例線路圖 包含非且（NAND)閘^丨及^2，一反相器n。一 p型金氧I路 電晶體P，與-N型金氧半電晶體N。圖2中，一對感應輪 信號以SIO及SIOB表之，資料取樣線路之輸出信號則以〇出 表之。 圖2中線路運算敘述如次。 ，如取樣控制信號FRP為，，低”位準，則不論感應輸出信號 對SIO與SIOB之狀態為何，所有的非且閘NA1及NA2之輸出 信號均為”高”位準。反相器12之輸出信號即為”低，，位準。 因此，P型金氧半電晶體p與N型金氧半電晶體N均關閉。 如取樣控市彳#唬FRP為"高11位準，且感應輸出信號對s j 〇 與3108分屬”高，|、，’低"位準，則非且嶋1及_產生之輸 出诘號分別為’’低””高”位準。因此，p型金氧半電晶體p 為導通’ N型金氧半電晶體N則為關閉，一，，高，，位準資料輸 出信號DO因而產生。 ' 另一方面來說，如感應輸出信號對SI〇與31〇8分屬，，低” ，二高”,位準，則非且閘NA1及NA2產生之輸出信號分別為 咼、，低位準。反相器11之輸出信號即為”高”位準。因 此，P型金氧半電晶體p關閉，N型金氧半電晶體N則導通， 一 π低”位準資料輸出信號DO因而產生。 “圖3a f 3b為運算時序圖，用以解釋如圖！所示之半導體 圮憶體奴置之運算，如圖3 a所釋之運算時序，當對所選定
第 478142 五、發明說明（7) 之行選擇信號CSL1輸入行位址與CAS潛伏為2時，以及在圖 3b中，當對所選定之行選擇信號CSLn輸入行位址與CAS潛 伏為2時。CAS潛伏為2係指輸入依行位址閃爍信號CAS，資 料輸出於兩個循環後。在圖3 a與3 b中’條紋部分係輸出無 效貧料處。 在圖3a與3b中之第一、第二與第三循環I、II、π!中， 如一 ’’高’’位準之反相寫入驅動信號W E B作用於時鐘信號的 上升期，即執行讀取動作。如輸入一行位址，即產生一行 選擇信號CSL1。一感應放大器驅動信號SAEN即依一”高"位 準之反相寫入驅動信號轉變為π高"位準。 在圖3a與3b中之第二與第三循環II、III中，感應放大 器1 4 -1，…，1 4-4將來自主資料輸入/輸出線對μ I 〇1 / B， ···，ΜΙ04/Β，依感應放大器驅動信號SAEN之輸出資料放大 ’而後輸出為感應輸出信號對S I 0 / Β資料取樣線路1 β 一 1， ···，16-4依取樣控制信號FRP來取樣一對感應輸出信號對 SI0/B，接著產生資料D0。 如圖3a與3b所示，自連結於行選擇信號CSL1之記憶胞所 讀取之資料較自連結於行選擇信號CSLn之記憶胞所讀取之 資料生成輸出信號對SI0/B為遲。 此外’將取樣控制# ί虎F R P產生時間11設定與資料自與 行選擇信號CSL1連結之記憶胞讀取後，輸出為感應輪出信 號對S I 0 / B的產生時間11相同。 因此’傳統半導體§己憶裝置之資料取樣方法，因為行選 擇信號CSL1線與行選擇信號CSLn線間長度差之增加，導致
478142 五、發明說明（8) — " 取樣控制信號FRP之延遲，信號無法在感應輸出信號對 SIO/B產生之有效期間輸出。因而產生讀取資料之遺漏。 此外，取樣控制信號FRP的驅動期Ti受限，從自連結於 行選擇信號CSL1之記憶胞所讀取之資料輸出為感應輸出信 號對SIO/B的起始時間11，到自連結於行選擇信號以“之 記憶胞所讀取之資料輸出為感應輸出信號對8丨〇/B的終止 ’ 時間12。 因此，傳統半導體記憶裝置之資料取樣方法，可能會因 為受限於取樣控制信號FRP的驅動期71，而在高頻操作時 ，因為取樣控制信號FRP的驅動期71的縮短，造成讀取資 馨 料的遺漏。 圖4為本發明之半導體記憶體裝置組成簡圖，本裝置在 圖1所示組合中加入一取樣控制信號產生線路丨8。 也就是說，如圖1，將取樣控制信號FRp施加於資料取樣 線路16-1，…，16-4，但在圖4中，所施加的是取樣控制 信號FRPC ° 取樣控制彳§號產生線路1 8產生之取樣控制信號1?{^(：，係 依預設位兀之位址之記憶胞，輸入一信號FR與預設位元A 及AB之位址。驅動信號FR以設定將資料自記憶胞讀取後，鲁 自感應放大斋14-1，…，14-4輸出的時間點，該記憶胞與 一接近感應放大器14-1，…，14-4之行位址信號CSLn相連 。# 5虎F R之驅動期可延長至感應輸出信號自感應放大器 14-1 ’…’ 14-4產生之有效期。 圖4中，取樣控制信號產生線路丨8產生一取樣控制信號
第13頁 +/8142 五、發明說明（9) FRPC ’其與經組合預設位元A及AB之位址之記憶胞讀取資 料之時序不同。 假使經組合位址A及AB之記憶胞資料讀取速度快，則取 樣控制信號FRPC產生的快。若速度慢，則取樣控制信號 FRPC產生的慢。 依本發明之取樣控制信號產生線路1 8，取樣控制信號 FRPC產生時間不定，取樣控制信號”％之產生係設定與一 對感應輸出信號之產生時間同步。 圖5為一較佳具體實施例簡圖，用以解釋本發明之半導 體記憶體裝置之取樣控制信號產生方法，所示之半導體記 憶體裝置具有八個記憶胞陣列區塊10 —丨，1〇_2，…，與 10 —8 ’並具8K水平記憶胞和2K鉛直記憶胞。 圖5中，8192個字元選擇信號WL1-WL8192係由13位元之 列位址RA12-RAO所產生，2048個行選擇信號csLl-CSL2048 則由11位元之行位址CA1 0-CAO產生。 圖5中半導體記憶體裝置之取得方法敘述如次。 右反相彳于位址C A1 0 B為π南"位準，則選擇行選擇作號 CSL1，…，CSL1 0 24 ;若行位址CA1 0為’’高"位準，則選擇 行選擇信號CSL 1 0 25，…，CSL2048。若反相行位址ca1〇b 與CA9B為”高"位準，則選擇行選擇信號CSLi，…，CSL512 ，若反相行位址CA1 〇β與行位址CA9為fl高，，位準，則選擇行 選擇k號0315 1 3，…，CSL1 0 24。若行位址CA9與反相行位 址CA9B為π高"位準，則選擇行選擇信號，…， C S L 1 5 3 6 ’若彳亍位址C A1 0與C A 9為π鬲11位準，則選擇行選擇
第14頁 478142 五、發明說明（ίο) 信號CSL1537 ，…，CSL2048 。 類似情況，若反相列位址RA12B為π高’’位準，則選擇字 元線WL1，…，WL4 0 96，若列位址RA12為π高11位準，則選 擇字元線WL40 9 7，…，WL8192。若反相列位址RA12B與 RA1 1Β為π高”位準，則選擇字元線WL1，…，WL2 048 ;若反 相列位址RA12B與列位址RA1 1為高，1位準，則選擇字元線
WL2049，…’WL40 96。若列位址RA12與反相列位址RA12B
為’•高π位準，則選擇字元線WL4〇97，…，WL6144 ;若列位 址RA12與RA1 1為”高”位準，則選擇字元線WL6145，…， WL8192 。 如圖5所示’本發明之半導體記憶體裝置之記憶胞陣列 ’依行或列位址分割為預定數目之段落。因此，取樣控制 # 5虎產生線路產生取樣控制信號的時間，同步於資料自相 對應之段落輸出為感應輸出信號對的時間。 依本發明之半導體記憶體裝置之取樣控制信號產生線路 ，f對所有段落之產生時間均異。但可得知，戶斤有段落之 ?木k制心唬產生時間，均同步於資料自距感應放大器較 =記憶胞相對應的段落讀取後，生成感應輸出信號對的
圖6為圖5所示之丰道μ ^ ^體記憶體裝置之資料控制信號產生 π Ο之線路圖，包含一延遲線路D1，或 閘 U K 1，〇 R 2，盥一非 n R .〆、 _ 且閘NA3 。 圖6之線路運算敘述如欠。 一延遲線路D1之輪屮去人。 β 出為信號FR之延遲。若反相行位址
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CA1/B為”高”位準，則或閘〇R1輸出延遲線路Μ之輸出信號 。若仃位址CA10為”高”位準，則或閘〇R2輸出控制信號FR 非且閘NA3經非且運异或閘〇R1與仰2之輸出信號後，產 生一取樣控制信號FRPC。 —圖6所示線路將控制信號”延遲一預設時間，並在反相 心位kCA1 0B為咼位準的情況下，生成一取樣控制信號 FRPC。若行位址CA1〇為”高”位準，線路產生之控制信號⑽ 成為取樣控制信號FRPC。
抑工#化號FR之產生時間設定，同步於資料自距感應放大 =較1之段落讀取後，經感應放大器輸出為感應輸出信韻 ^的時間。詳述之，可知控制信號⑼之產生時間同步於， 資料自與奴落（與感應放大器相近）距離較遠之記憶胞讀 取後’經感應放大器輸出為感應輸出信號對的時間。 圖6所示線路，若行選擇信號csu，…，CSL1〇24為，，高， ，則依預設時間延遲控制信號FR後，產生取樣控制^ k PC。若選擇行選擇信號CSL1〇25，…，CSL2〇48，則朝 路產生之控制信號FR成為取樣控制信號FRPC。 亦即，如圖6所示線路，將記憶胞水平分割為兩個段落 ，=將這兩個段落組合，產生時間相異之取樣控制信號。 。圖7所示為依本發明之半導體記憶體裝置之取樣控制信 jif生線路之第二具體實施例之線路圖，包含且閘AND1、 2、AND3、AND4，延遲線路D2、D3、D4，或閑〇R3、〇R4 ’努—非且閘NA4。
圖7中’延遲線路D2之延遲時間較D3長，D3又較D4長。
第16頁 478142 五、發明說明（12) 圖7之線路運算敘述如次。 且問AND1經且運算”高"位準之反相行位址ca1〇b與以㈣ ，產生一"高’1位準信號。且閘AND2經且運算Μ高"位準之反 相行位址CA10B與行位址CA9，產生一"高位準信號。且閘 AND3經且運鼻”高"位準之反相行位址CA9B與行位址CA1 〇， 產生一 ’’南”位準信號。且閘AND4經且運算π高π位準之行位 址CA10與CA9，產生一’’高”位準信號。延遲線路D2、D3與 D4以預設時間延遲與輸出控制信號FR。如上所述，延遲線 路D2之延遲時間較〇3長，D3又較D4長。或閘0R3對應且閘 AND 1之π高’’位準，將延遲線路D2之輸出信號輸出。各個或 閘 0R4、0R5、〇R6，對應各個且閘 AND2、AND3、AND4 之 ’’高”位準，分將延遲線路…、D4與一控制信號心之輸出信 號輸出。非且閘NA4經非且運算或閘(^3、〇R4、（^5與〇{^ 之輸出信號後，產生取樣控制信號FRpC。 亦即’如圖7所示線路，若反相行位址CA1〇B與以㈣為 π高11位準，則經延遲線路D2來延遲控制信號!^ ;若反相行 位址CA10B與行位址CA9為"高”位準，則經延遲線路!)3來延 遲控制彳s 5虎FR ;若反相行位址CA9B與行位aCA1〇為”高，，位 準，則經延遲線路D4來延遲控制信號“，並輸出為取樣控 制信號FRPC。若行位址CA10與CA9為”高”位準，則將控制 信號FR輸出為取樣控制信號FRpc。 換句話說，如圖5所示之半導體記憶體裝置，若選擇行 選擇^號CSL1，…，CSL5 1 2之一，則由延遲線路D2來延遲 控制½號FR，若選擇行選擇信號CSL513，…，cSL1〇24之
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： 1 0 2 5，..., UL1536之一，則由延遲線路])4來延遲 〇1^〇!8^^Η^#ϋΡΚΡ〇 〇 ^^#'t€#^CSU553 7 ! HI之一，則控制信號FR成為取樣控制信號MPC。 心。&制^虎FR的唯一方法，係如圖6所示之控制信號 、如圖7所示線路，將記憶胞陣列水平分割為四個段落， 並將k些段落組合，產生時間相異之取樣控制信號。 如圖6與圖7所示具體實施例之取樣控制信號產生線路，
將記憶胞陣列，依預設之行位址位元數，水平分割為預定 數目之段落L並組合之，以產生取樣控制信號，其設定時 間同步於資料自每一段落輸出後，生成一對感應輸出信 號的時間。 圖8為依本發明之半導體記憶體裝置之取樣控制信號產 生線路之第三具體實施例之線路圖，與圖6之第一具體實 細> 例之線路圖相同。但其相異之處在於，以反相列位址 RA12B替代反相行位aCA1〇B，並以列位址RA12替代行位址 CA10。 圖8中’或閘、延遲線路和非且閘標誌，均同於圖6。 圖8具體貫施例線路之運算同於圖6所示。亦即，輸入列 位址RA12，而非行位址CA10，所含取樣控制信號FRPC之產 生時間，在選擇字元選擇信號几1，…，WL4〇96之一與選 擇字元選擇信號WL40 9 7，···，WL8192之一的狀況下，互不 相同。
第18頁 478142 五、發明說明（14) 士換句洁說’圖8具體實施例所示線路，其資料自記憶胞 讀取’若選由字元選擇信號wu，…，WL4〇96，則其產生 之取樣控制信號FRPC，係控制信號FR延遲一預設時間而得 ;若擇由字元選擇信號WL40 9 7，…，WL8192，則線路產生 之控制彳5唬FR，即成取樣控制信號FRpc。 圖9為依本發明之半導體記憶體裝置之取樣控制信號產 生線路之第四具體實施例之線路圖，其與圖7之第二具體 實施例之線路圖相同。但其相異之處在於，以反相列位址 RA12B與RA11B替代反相行位址^丨㈣與以㈣，並以列位址 RA12與RA11替代行位址(^1〇與(^9。 圖9中，且閘、延遲線路和非且閘標誌，均同於圖7。 圖9具體實施例線路之運算同於圖7所示。亦即，輸入列 位址RA12與RA11，而非行位址CA1〇與CAg，取樣控制信號 FRPC之產生時間，在選擇字元選擇信號wu，…，孔2〇48 之一；與選擇字元選擇信號WL2〇49，…，wu〇96之一； 擇字元選擇信號WL4097，···，WL6144之一； 摆 信號WL6145，…，WL8192之一的狀況下，互不相同。、擇 亦即，圖8與圖9所示線路，依列位址 異之取樣控制信號FRPC，其原因如下：
對與主資料輸入/輸出線對間之資料線對長产I 異處包含行選擇信號線方向’以及字元選擇〜號°線方向。 如圖8與圖9所示具體實施例之取樣控制 ^路， 將記憶胞陣列，依預設之列位址位元數，垂 數目之段落，並組合之，以產生取檨抻 刀。〆 Μ屋生取樣控制信號，其設定時
478142
生成一對感應輸出信 間，同步於資料自每一段落輸出後 號的時間。 裝置之取樣控制信 ’包含且閘A N D 5、 或閘 0R7、0R8、 圖1 0所示為依本發明之半導體記憶體 號產生線路之第五具體實施例之線路圖 AND6、AND7、AND8，延遲線路D5、D6， 0R9，與一非且閘NA5。 圖10所示具體實施例線路具不同的#樣控制信號FRPC《 產生時間，其在選擇行選擇信號以^，...，cSL1〇24之一
及字元選擇信號WU，…，WL4096之一；選擇行選擇信號 CSL1025，…，CSL2048之一及字元選擇信號几丨，…， WL40 96之一 ·，選擇行選擇信號CSL1，··· ；Υ^1〇24之一及 字元選擇信號WL40 97，…，WL8192之一；與選擇行選擇信 號CSL1025，…，CSL2048之一及字元選擇信號乳4〇97，··· ，WL81 92之一的狀況下，互不相同。 自然地，上述四種狀況下之控制信號”之延遲時間可能 各不相同。然而，圖1 〇中線路可使下列狀況之延遲時間相 同：選擇行選擇信號CSL1，…，CSL1 0 24及字元選擇信號 WL1，…，WL40 9 6 ;與選擇行選擇信號CSL1〇25，…，
CSL2 048及字元選擇信號WL1，…，WL40 9 6。 圖1 0之線路運算敘述如次。 若反相行位址CA10B與反相列位址RA12B為π高1'位準，則 且閘AND5產生一π高"位準信號。若行位址CA10與反相列位 址RA12B為”高"位準，則且閘AND6產生一π高11位準信號。 若反相行位址CA1 0Β與反相列位址RA11Β為”高”位準，則且
第20頁 478142 五、發明說明（16) 閘AND7產生一”高”位準信號。若行位址CA1〇與列位址“工工 為”高”位準，則且閘AND8產生一”高，，位準信號。延遲線路 D5以預5又日守間延遲控制信號|^。延遲線路㈣以預設時間延 遲控制信號FR。值此狀況，延遲線路D5之延遲時間較D6長 。或閘0R7對應且閘AND5輸出信號之"高"位準，將延遲線 路D5之控制信號輸出；或閘〇R8對應且閘人〇6以及且閘 AND7輸出信號之11高"位準，將延遲線路D6之控制信號輸出 ;或閘0R9對應且閘AND8輸出信號之’’高”位準，將控制信 號FR輸出。非且閘NA5經非且運算或閘0R7、〇R8、〇R9之輸 出信號後’產生取樣控制信號FRpc。 如圖10所示線路，將半導體記憶體裝置分割為四個段落 ，包含兩個鉛直方向段落與兩個水平方向段落，並產生取 樣控制信號，其設定時間同步於，資料自每一段落輸出後 ，生成感應輸出信號對的時間。 圖11a與lib為運算時序圖，用以解釋本發明之半導體記 憶體裝置之運算，所示運算時序狀況係時鐘信號cu、反 相寫入驅動信號WEB、感應放大器驅動信號SAEN、以及行 位址信號CSL1與CSLn同時產生，如圖仏與扑所示。圖Ua 與11 b中，條紋部份係輸出為無效資料部份。 在圖11 a中第二與第三循環π、π丨中，取樣控制信號 FRPC於感應輸出信號對sio/β產生之有效期間72驅動。亦 即，取樣控制信號FRpc自感應輸出信號對SI〇/B產生時間 13開始驅動，同時輸出資料d 〇。 在圖lib中第二與第三循環η、ΠΙ中，取樣控制信號
第21頁 478142 五、發明說明（17) F R P C於感應輸出信號對S I 0 / B產生之有效期間τ 2驅動。亦 即’取樣控制信號FRPC自感應輸出信號對si〇/b產生時間 t4開始驅動，同時輸出資料DO。 如圖1 la與1 lb所示’驅動取樣控制信號FRPC，以設定感 應輸出信號對S I 0/B之產生時間；驅動取樣控制信號FRpc 之驅動期，同於感應輸出信號對SI 0/B產生之有效期間丁2
亦即’取樣控制信號F R P C固定自時間11開始驅動，且驅 動期限制在T1，如圖3a與3b所示，但在圖11a與lib中，取 樣控制信號FRPC之驅動時間t3、t4可調整，且驅動期可延 長為感應輸出信號對SI0/B產生之有效期間T2。 因此，依本發明之半導體記憶體裝置及其資料取樣方法 ，可藉由記憶胞陣列之分割為預定數目之段落，以及產生 一取樣控制信號來設定時間為資料自各段落輸出為輸出信 號對的時間，來避免資料讀取之遺漏。 本發明之半導體記憶體裝置及其資料取樣方法，可避免 在高頻運算時讀取資料之遺漏，其係藉由延長取樣控制信 就之驅動期來達成。
雖然本發明特別展示與敘述其較佳具體實施例供參照， 可認知在不偏離本發明之附加專利範圍規範的精神與範圍 下’將本技藝中之技巧做不同髮式與細部的改變。

Claims (1)

  1. 478142 六、申請專利範圍 1 · 一種半導體記憶體裝置，包含·· 一記憶胞卩車列，其包含數個記 址之預設位元分割為預定數目之段落广陣列u，依仃位 數個感應放大器，用7I 出之數個位元的資料； 〃輸出自該記憶胞陣列輸 數種資料取樣機制，用& 自該數個感應放大器輪出的資；取=制信號取樣與輸出 位-生機制’ #由輸入該行位址之預設 位元與控制k 5虎，產生所古兮 樣控制信號。 所有5亥預疋數目之段落相對應之取 2. 如申請專利範圍第！項之半導體 控制信號驅動之設定睥門炎，白曰< h ^ Τ " 數目之段落中之數個=大段；輸出至該預定 應放大器的時間。 之 >料，輸出至該數個感 3. =申請專利範圍第2項之半導體記憶體裝置，其中該 控制彳§ ?虎可延長驅動日本0 4 -欠 Κ ^ ^ 4私至有效貢料輸出至該數個感應放 大器。 4 ·如申明專利範圍第i項之半導體記憶體裝置，其中該 =樣控制信號依該預定數目之段落與該數個感應放大器之 运近权度’來延遲產生時間。 5 · —種半導體記憶體裝置，包含·· 一記憶胞陣列，其包含數個記憶胞陣列區塊，依列位 址分割為預定數目之段落； 數個感應放大器，用以放大與輸出自該記憶胞陣列輸
    第23頁 478142 六、申請專利範圍 出之數個位元的資料； 數種資料取樣機制， 自該數個感應放大器輸出 ^樣控制信號取樣與輸出 干月j aj的資料；以 一取樣控制信號產生 — 之輸入，產生所有該預定盔a ，糟由該列位址與控制信號 號。 、數目之段落相對應之取樣控制信 6·如申請專利範圍第5項之主道邮 控制信號產生之設定時間、 \粗圮憶體裝置，其中該 數目之段落中之數個感應访丄取近的段落輸出至該預定 應放大器的時間。、％大益之資料，輸出至該數個感 7.如申請專利範圍第6項丰 控制信號可延長驅動時程至己憶體褒置，其中該 大器。 輸出至該數個感應放 8·如申請專利範圍第5頊 取樣控制信號依該預定數目之之丰二體 = 體裝置，其中該 遠近程度，來延遲產生又洛與該數個感應放大器之 9· 一種半導體記憶體裝置，包含·· -記憶胞陣列，其包含數個記憶 址之預設位元與列位址分割為預定數目之鬼依仃位 數個感應放大器，周以放大與二 出之數個位元的資料； /、’ “冗憶胞陣列輸 自該出制信號取樣與輸出 一取樣控制信號產生機制，藉=行位址之預設位元 第24頁 478142
    產生所有相對應 與列位址之輪入 取樣控制信號。 1 〇 ·如申請專利範圍第9項 控制信號產生之設定時間為 數目之段落中之數個感應放 應放大器的時間。 之該預定數目之段落之 之半導體記憶體裝置，其中該 ’自最近的段落輸出至該預定 大器之資料，輸出至該數個感 11·如>申請專利範圍第10項之半導體記憶體裝置，其中 該控制信號可延長驅動期至有效資料輪出至該數個感應放 1 2.如申請專利範圍第9項之半導體記憶體裝置，其中該 _ 取樣控制信號依該預定數目之段落與該數個感應放大器之 运近程度’來延遲產生時間。 1 3 · —種半導體記憶體裝置之資料取樣方法，包含： 半導體記憶體裝置之資料取樣方法，該裝置包含記 憶胞陣列，依行之預設位元與/或列位址分割為預定數目 之段落，該方法包含步驟： 依取樣控制信號對自該記憶胞陣列輸出之資料作取 樣； 藉由該行位址之預設位元與/或列位址之輸入，產生 籲 所有相對應於該預定數目之段落之取樣控制信號。 1 4 ·如申請專利範圍第1 3項之方法，其中該取樣控制信 號產生時間依該預定數目之段落之位置而變。
    第25頁
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