JPH11213668A - 同期式半導体メモリ装置及びその出力制御方法 - Google Patents
同期式半導体メモリ装置及びその出力制御方法Info
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- JPH11213668A JPH11213668A JP10273569A JP27356998A JPH11213668A JP H11213668 A JPH11213668 A JP H11213668A JP 10273569 A JP10273569 A JP 10273569A JP 27356998 A JP27356998 A JP 27356998A JP H11213668 A JPH11213668 A JP H11213668A
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】
【課題】SDRモード入出力機能を具備したDDRモード半導
体メモリ装置を提供する。 【解決手段】第1メモリコア１０は、複数のデータを保
持し、複数のデータのうちローアドレス及び第1カラム
アドレスによりアドレッシングされるデータを第1デー
タライン１９ａに出力する。第2メモリコア２０は、複
数のデータを保持し、複数のデータのうちローアドレス
及び第2カラムアドレスによりアドレッシングされるデ
ータを第1メモリコア１０と同時に第2データライン１９
ｂに出力する。制御信号発生部３２は外部システムクロ
ックの整数倍の周期を有する第1クロックと、第1クロッ
クの2倍の周期を有する第2クロックを発生し、第1クロ
ックと第2クロックのうち何れか一方を内部クロックと
して出力する。増幅及び多重化回路２４は、内部クロッ
クに同期して動作し、第1及び第2メモリコアから出力さ
れたデータを受けて、そのデータを増幅し多重化して多
重化されたデータを出力する。これにより、SDRモード
とDDRモードを共に支援することができ、使用者側及び
製造業者側のコストを節減することができる。
体メモリ装置を提供する。 【解決手段】第1メモリコア１０は、複数のデータを保
持し、複数のデータのうちローアドレス及び第1カラム
アドレスによりアドレッシングされるデータを第1デー
タライン１９ａに出力する。第2メモリコア２０は、複
数のデータを保持し、複数のデータのうちローアドレス
及び第2カラムアドレスによりアドレッシングされるデ
ータを第1メモリコア１０と同時に第2データライン１９
ｂに出力する。制御信号発生部３２は外部システムクロ
ックの整数倍の周期を有する第1クロックと、第1クロッ
クの2倍の周期を有する第2クロックを発生し、第1クロ
ックと第2クロックのうち何れか一方を内部クロックと
して出力する。増幅及び多重化回路２４は、内部クロッ
クに同期して動作し、第1及び第2メモリコアから出力さ
れたデータを受けて、そのデータを増幅し多重化して多
重化されたデータを出力する。これにより、SDRモード
とDDRモードを共に支援することができ、使用者側及び
製造業者側のコストを節減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに係
り、特に二重データ率(Double Data Rate:以下、DDRと
もいう)モード半導体メモリ装置に関する。
り、特に二重データ率(Double Data Rate:以下、DDRと
もいう)モード半導体メモリ装置に関する。
【０００２】
【従来の技術】一般的に、同期式DRAM(Synchronous DRA
M：SDRAM)は、システムクロックの遷移に応答してデー
タ入出力動作が制御されるDRAMであって、従来の非同期
式DRAMに比べて相当に速い動作速度で動作可能である。
ところが、SDRAMの動作速度は、例えばコンピュータの
ような応用システムの動作速度に比べて相当に低い水準
に留まっている。従って、このように低いSDRAMの動作
速度は応用システムの全体的な性能を最適化する際の障
害になる。
M：SDRAM)は、システムクロックの遷移に応答してデー
タ入出力動作が制御されるDRAMであって、従来の非同期
式DRAMに比べて相当に速い動作速度で動作可能である。
ところが、SDRAMの動作速度は、例えばコンピュータの
ような応用システムの動作速度に比べて相当に低い水準
に留まっている。従って、このように低いSDRAMの動作
速度は応用システムの全体的な性能を最適化する際の障
害になる。
【０００３】上記のようなSDRAMの低い動作速度を改善
するために、システムクロックの立上りエッジ及び立下
りエッジの全てに応答してデータを入出力する方式が開
発された。このようにシステムクロックの立上りエッジ
及び立下りエッジの全てに応答してデータを入出力する
方式を二重データ率モードという。これに関連して、シ
ステムクロックの立上りエッジ及び立下りエッジの一方
だけに応答してデータを入出力する従来の方式を単一デ
ータ率(Single Data Rate:以下、SDRともいう)モードと
いう。
するために、システムクロックの立上りエッジ及び立下
りエッジの全てに応答してデータを入出力する方式が開
発された。このようにシステムクロックの立上りエッジ
及び立下りエッジの全てに応答してデータを入出力する
方式を二重データ率モードという。これに関連して、シ
ステムクロックの立上りエッジ及び立下りエッジの一方
だけに応答してデータを入出力する従来の方式を単一デ
ータ率(Single Data Rate:以下、SDRともいう)モードと
いう。
【０００４】DDRモードは、データの出力または入力動
作がシステムクロクの両エッジに応答して実行されるの
で、動作可能周波数が高い(large Bandwidth)特性を有
する。従って、DDRモードは、超高速SDRAMを実現するた
めの１つの手段と成り得る。
作がシステムクロクの両エッジに応答して実行されるの
で、動作可能周波数が高い(large Bandwidth)特性を有
する。従って、DDRモードは、超高速SDRAMを実現するた
めの１つの手段と成り得る。
【０００５】しかし、DDRモードの同期式DRAMをチップ
上に具現する場合、チップの面積が増加するという問題
点が発生する。即ち、DDRモードを採用した同期式DRAM
では、１つのシステムクロックで２つのカラム選択ライ
ンをイネーブルさせて２つのデータを読出したり書込み
するため、SDRモード同期式DRAMに比べて２倍の数の内
部データラインが必要である。また、入出力時に前記２
倍の数の内部データラインの何れか１つを選択するため
の非多重化回路及び多重化回路が必要である。さらに、
SDRモードに比べて入力と出力時にデータとクロックと
のセットアップ時間、データホールド時間が大きく縮ま
るので、外部システムクロックと内部の各パイプライニ
ング段で用いられるクロックとの間の遅延時間を精密に
調節するためには位相同期ループ(PLL:Phase Locked Lo
op)や遅延同期ループ(DLL:DelayLocked Loop)を使用す
る必要があり、このためにチップ面積はさらに増加す
る。
上に具現する場合、チップの面積が増加するという問題
点が発生する。即ち、DDRモードを採用した同期式DRAM
では、１つのシステムクロックで２つのカラム選択ライ
ンをイネーブルさせて２つのデータを読出したり書込み
するため、SDRモード同期式DRAMに比べて２倍の数の内
部データラインが必要である。また、入出力時に前記２
倍の数の内部データラインの何れか１つを選択するため
の非多重化回路及び多重化回路が必要である。さらに、
SDRモードに比べて入力と出力時にデータとクロックと
のセットアップ時間、データホールド時間が大きく縮ま
るので、外部システムクロックと内部の各パイプライニ
ング段で用いられるクロックとの間の遅延時間を精密に
調節するためには位相同期ループ(PLL:Phase Locked Lo
op)や遅延同期ループ(DLL:DelayLocked Loop)を使用す
る必要があり、このためにチップ面積はさらに増加す
る。
【０００６】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、本発明の技術的課題
は、SDRモード入出力機能を具備したDDRモード半導体メ
モリ装置を提供することを目的とする。
点に鑑みてなされたものであり、本発明の技術的課題
は、SDRモード入出力機能を具備したDDRモード半導体メ
モリ装置を提供することを目的とする。
【０００７】また、本発明は、SDRモード及びDDRモード
の何れか１つを選択して、選択された方式でデータを出
力することを可能にする半導体メモリ装置のデータ出力
制御方法を提供することを目的とする。
の何れか１つを選択して、選択された方式でデータを出
力することを可能にする半導体メモリ装置のデータ出力
制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る同期式半導
体メモリ装置では、第1メモリコアは複数のデータを保
持し、前記複数のデータのうちローアドレス及び第1カ
ラムアドレスによりアドレッシングされるデータを第1
データラインに出力する。第2メモリコアは、複数のデ
ータを保持し、前記複数のデータのうち前記ローアドレ
ス及び第2カラムアドレスによりアドレッシングされる
データを前記第1メモリコアと同時に第2データラインに
出力する。制御信号発生部は、外部システムクロックの
整数倍の周期を有する第1クロックと、前記第1クロック
の2倍の周期を有する第2クロックを発生し、前記第1ク
ロックと第2クロックのうち何れか一方を内部クロック
として出力する。増幅及び多重化回路は、前記内部クロ
ックに同期して動作し、前記第1及び第2メモリコアから
出力されたデータを受けて、そのデータを増幅し多重化
して出力する。
体メモリ装置では、第1メモリコアは複数のデータを保
持し、前記複数のデータのうちローアドレス及び第1カ
ラムアドレスによりアドレッシングされるデータを第1
データラインに出力する。第2メモリコアは、複数のデ
ータを保持し、前記複数のデータのうち前記ローアドレ
ス及び第2カラムアドレスによりアドレッシングされる
データを前記第1メモリコアと同時に第2データラインに
出力する。制御信号発生部は、外部システムクロックの
整数倍の周期を有する第1クロックと、前記第1クロック
の2倍の周期を有する第2クロックを発生し、前記第1ク
ロックと第2クロックのうち何れか一方を内部クロック
として出力する。増幅及び多重化回路は、前記内部クロ
ックに同期して動作し、前記第1及び第2メモリコアから
出力されたデータを受けて、そのデータを増幅し多重化
して出力する。
【０００９】本発明に係る半導体メモリ装置出力制御方
法は、複数のデータを保持し、各々１つのデータを同時
に出力する第1及び第2メモリコアを含む半導体メモリ装
置において具現される。
法は、複数のデータを保持し、各々１つのデータを同時
に出力する第1及び第2メモリコアを含む半導体メモリ装
置において具現される。
【００１０】まず、外部システムクロックの整数倍の周
期を有する第1クロックと、前記第1クロックの2倍の周
期を有する第2クロックを発生し、前記第1クロックと第
2クロックのうち何れか一方を内部クロックとして選択
する。そして、前記第1及び第2メモリコアから出力され
たデータを増幅し、増幅された第1及び第2データを前記
内部クロックと同じ周波数を有する第1制御パルスに同
期させて第1及び第2データラインに各々出力させる。そ
して、前記第1及び第2データライン上の前記第1データ
と前記第2データのうち先のアドレスに係るデータを選
択して、その選択したデータを外部に出力する。そし
て、前記第1データと前記第2データのうち後のアドレス
に係るデータを選択して、その選択したデータを外部に
出力する。
期を有する第1クロックと、前記第1クロックの2倍の周
期を有する第2クロックを発生し、前記第1クロックと第
2クロックのうち何れか一方を内部クロックとして選択
する。そして、前記第1及び第2メモリコアから出力され
たデータを増幅し、増幅された第1及び第2データを前記
内部クロックと同じ周波数を有する第1制御パルスに同
期させて第1及び第2データラインに各々出力させる。そ
して、前記第1及び第2データライン上の前記第1データ
と前記第2データのうち先のアドレスに係るデータを選
択して、その選択したデータを外部に出力する。そし
て、前記第1データと前記第2データのうち後のアドレス
に係るデータを選択して、その選択したデータを外部に
出力する。
【００１１】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を説明する。
の好適な実施の形態を説明する。
【００１２】図1は、本発明の好適な実施の形態に係る
同期式DRAMの概略的構成を示すブロック図である。この
同期式DRAMは、複数のメモリセルアレイを含み、各メモ
リセルアレイは複数のメモリセルサブアレイを含むが、
説明の便宜上、図1には2つのメモリセルサブアレイだけ
を示している。具体的には、図1に示す同期式DRAMは、
偶数メモリコア10、奇数メモリコア20、増幅及び多重化
回路24、及び出力バッファ26を含む。
同期式DRAMの概略的構成を示すブロック図である。この
同期式DRAMは、複数のメモリセルアレイを含み、各メモ
リセルアレイは複数のメモリセルサブアレイを含むが、
説明の便宜上、図1には2つのメモリセルサブアレイだけ
を示している。具体的には、図1に示す同期式DRAMは、
偶数メモリコア10、奇数メモリコア20、増幅及び多重化
回路24、及び出力バッファ26を含む。
【００１３】偶数メモリコア10は、第1メモリセルサブ
アレイ12、ローデコーダ14及びカラムデコーダ16を含
む。第1メモリセルサブアレイ12の各セルは、ローデコ
ーダ14及びカラムデコーダ16によりデコーディングされ
るローアドレス及びカラムアドレスに従ってアクセスさ
れて、データが記録され、記録されたデータが読み出さ
れる。読み出されたデータは、ビットライン感知増幅器
18により増幅されて、ローカル入出力ライン19aに伝達
される。ここで、第1メモリセルサブアレイ12をアクセ
スするためにカラムアドレスバスを介して印加されるカ
ラムアドレスは偶数値を有する。即ち、第1メモリセル
サブアレイ12は、偶数のカラムアドレスのみによってア
ドレッシングされる。
アレイ12、ローデコーダ14及びカラムデコーダ16を含
む。第1メモリセルサブアレイ12の各セルは、ローデコ
ーダ14及びカラムデコーダ16によりデコーディングされ
るローアドレス及びカラムアドレスに従ってアクセスさ
れて、データが記録され、記録されたデータが読み出さ
れる。読み出されたデータは、ビットライン感知増幅器
18により増幅されて、ローカル入出力ライン19aに伝達
される。ここで、第1メモリセルサブアレイ12をアクセ
スするためにカラムアドレスバスを介して印加されるカ
ラムアドレスは偶数値を有する。即ち、第1メモリセル
サブアレイ12は、偶数のカラムアドレスのみによってア
ドレッシングされる。
【００１４】奇数メモリコア20は、第1メモリセルサブ
アレイ22、ローデコーダ24及びカラムデコーダ26を含
む。第2メモリセルサブアレイ22の各セルも同様に、ロ
ーデコーダ24及びカラムデコーダ26によりデコーディン
グされるローアドレス及びカラムアドレスによりアクセ
スされて、データが記録され、記録されたデータが読み
出される。読み出されたデータは、ビットライン感知増
幅器28により増幅されて、ローカル入出力ライン19aに
載せられる。ここで、第2メモリセルサブアレイ22をア
クセスするために前記カラムアドレスバスを介して印加
されるカラムアドレスは奇数値を有する。即ち、第2メ
モリセルサブアレイ22は、奇数のカラムアドレスのみに
よってアドレッシングされる。
アレイ22、ローデコーダ24及びカラムデコーダ26を含
む。第2メモリセルサブアレイ22の各セルも同様に、ロ
ーデコーダ24及びカラムデコーダ26によりデコーディン
グされるローアドレス及びカラムアドレスによりアクセ
スされて、データが記録され、記録されたデータが読み
出される。読み出されたデータは、ビットライン感知増
幅器28により増幅されて、ローカル入出力ライン19aに
載せられる。ここで、第2メモリセルサブアレイ22をア
クセスするために前記カラムアドレスバスを介して印加
されるカラムアドレスは奇数値を有する。即ち、第2メ
モリセルサブアレイ22は、奇数のカラムアドレスのみに
よってアドレッシングされる。
【００１５】増幅及び多重化回路24は、偶数メモリコア
10及び奇数メモリコア20から各々出力されるデータIO_
E、IO_Oを受けて、複数の制御パルスFRT、SRT_F、SRT_
S、CLKDQ_F、CLKDQ_Sに応答してデータIO_E、IO_Oを多
重化し、多重化されたデータDOを出力する。出力バッフ
ァ26は、増幅及び多重化回路24からの多重化されたデー
タDOを受けて、このデータをバッファリングして、これ
をデータDOUTとして外部システムバスに出力する。
10及び奇数メモリコア20から各々出力されるデータIO_
E、IO_Oを受けて、複数の制御パルスFRT、SRT_F、SRT_
S、CLKDQ_F、CLKDQ_Sに応答してデータIO_E、IO_Oを多
重化し、多重化されたデータDOを出力する。出力バッフ
ァ26は、増幅及び多重化回路24からの多重化されたデー
タDOを受けて、このデータをバッファリングして、これ
をデータDOUTとして外部システムバスに出力する。
【００１６】制御信号発生部32は、外部からシステムク
ロックCLK、ローアドレスストローブ信号/RAS、カラム
アドレスストローブ信号/CAS、記録制御信号/WE及び読
出制御信号/OEを受けて、各種の制御信号を発生してメ
モリセルアレイや増幅及び多重化回路24に供給する。具
体的には、制御信号発生部32は、制御パルスFRT、SRT_
F、SRT_S、CLKDQ_F、CLKDQ_Sを発生して、増幅及び多重
化回路24に供給する。モードレジスター34は、DDR/SDR
モード、CAS待ち時間、バーストの長さ、バースト順序
のような同期式DRAMの動作モードに関する情報を保持す
るレジスターであって、製造業体または使用者がプログ
ラムすることができる。
ロックCLK、ローアドレスストローブ信号/RAS、カラム
アドレスストローブ信号/CAS、記録制御信号/WE及び読
出制御信号/OEを受けて、各種の制御信号を発生してメ
モリセルアレイや増幅及び多重化回路24に供給する。具
体的には、制御信号発生部32は、制御パルスFRT、SRT_
F、SRT_S、CLKDQ_F、CLKDQ_Sを発生して、増幅及び多重
化回路24に供給する。モードレジスター34は、DDR/SDR
モード、CAS待ち時間、バーストの長さ、バースト順序
のような同期式DRAMの動作モードに関する情報を保持す
るレジスターであって、製造業体または使用者がプログ
ラムすることができる。
【００１７】図2は、増幅及び多重化回路24の詳細ブロ
ック図である。増幅及び多重化回路24は、第1及び第2I/
O感知増幅器40及び42と、第1及び第2データバス選択器4
4及び46と、マルチプレクサ48とを含む。
ック図である。増幅及び多重化回路24は、第1及び第2I/
O感知増幅器40及び42と、第1及び第2データバス選択器4
4及び46と、マルチプレクサ48とを含む。
【００１８】第1I/O感知増幅器40は、偶数メモリコア10
から出力されてローカル入出力ライン19aに伝達された
データIO_Eを受け入れる。そして、第1I/O感知増幅器40
は、データIO_Eを増幅し、増幅されたデータFDIO_Eを制
御パルスFRTに応答してグロ−バル入出力ライン41を通
して出力する。第2I/O感知増幅器42は、奇数メモリコア
20から出力されてローカル入出力ライン19bに伝達され
たデータIO_Oを受け入れる。そして、第2I/O感知増幅器
42は、データIO_Oを増幅し、増幅されたデータFDIO_Oを
制御パルスFRTに応答してグロ−バル入出力ライン43を
通して出力する。
から出力されてローカル入出力ライン19aに伝達された
データIO_Eを受け入れる。そして、第1I/O感知増幅器40
は、データIO_Eを増幅し、増幅されたデータFDIO_Eを制
御パルスFRTに応答してグロ−バル入出力ライン41を通
して出力する。第2I/O感知増幅器42は、奇数メモリコア
20から出力されてローカル入出力ライン19bに伝達され
たデータIO_Oを受け入れる。そして、第2I/O感知増幅器
42は、データIO_Oを増幅し、増幅されたデータFDIO_Oを
制御パルスFRTに応答してグロ−バル入出力ライン43を
通して出力する。
【００１９】第1データバス選択器44は、第1I/O感知増
幅器40により出力されたデータFDIO_Eをグロ−バル入出
力ライン41を通して受け入れる。また、第1データバス
選択器44は、第2I/O感知増幅器42により出力されたデー
タFDIO_Oをグロ−バル入出力ライン43を通して受け入れ
る。その後、第1データバス選択器44は、選択信号SELに
応答してデータFDIO_E、FDIO_Oの何れか一つを選択し、
制御パルスSRT_Fに応答して、その選択したデータを第1
バスデータDB_Fとして出力する。
幅器40により出力されたデータFDIO_Eをグロ−バル入出
力ライン41を通して受け入れる。また、第1データバス
選択器44は、第2I/O感知増幅器42により出力されたデー
タFDIO_Oをグロ−バル入出力ライン43を通して受け入れ
る。その後、第1データバス選択器44は、選択信号SELに
応答してデータFDIO_E、FDIO_Oの何れか一つを選択し、
制御パルスSRT_Fに応答して、その選択したデータを第1
バスデータDB_Fとして出力する。
【００２０】この同期式DRAMがバースト出力を実行する
時、出力データの最初のカラムアドレスが偶数の場合に
は選択信号SELは"ハイ"レベルを有する。この場合、第1
データバス選択器44は、データFDIO_Eを選択して、その
選択したデータを第1バスデータDB_Fとして出力する。
一方、出力データの最初のカラムアドレスが奇数の場合
には、選択信号SELは"ロー"レベルを有する。この場
合、第1データバス選択器44は、データFDIO_Oを選択し
て、その選択したデータを第1バスデータDB_Fとして出
力する。
時、出力データの最初のカラムアドレスが偶数の場合に
は選択信号SELは"ハイ"レベルを有する。この場合、第1
データバス選択器44は、データFDIO_Eを選択して、その
選択したデータを第1バスデータDB_Fとして出力する。
一方、出力データの最初のカラムアドレスが奇数の場合
には、選択信号SELは"ロー"レベルを有する。この場
合、第1データバス選択器44は、データFDIO_Oを選択し
て、その選択したデータを第1バスデータDB_Fとして出
力する。
【００２１】第2データバス選択器46は、第1及び第2I/O
感知増幅器40、42により各々出力されたデータFDIO_E、
FDIO_Oを受け入れ、選択信号/SELに応答してデータFDIO
_E、FDIO_Oの何れか一つを選択する。そして、第2デー
タバス選択器46は、制御パルスSRT_Sに応答して、その
選択したデータを第2バスデータDB_Sとして出力する。
出力データの最初のカラムアドレスが偶数の場合には、
選択信号SELは"ロー"レベルを有する。この場合、第2デ
ータバス選択器46は、データFDIO_Oを選択して、その選
択したデータを第2バスデータDB_Fとして出力する。一
方、出力データの最初のカラムアドレスが奇数の場合に
は、選択信号SELは"ハイ"レベルを有する。この場合、
第2データバス選択器46は、データFDIO_Eを選択して、
その選択したデータを第1バスデータDB_Fとして出力す
る。
感知増幅器40、42により各々出力されたデータFDIO_E、
FDIO_Oを受け入れ、選択信号/SELに応答してデータFDIO
_E、FDIO_Oの何れか一つを選択する。そして、第2デー
タバス選択器46は、制御パルスSRT_Sに応答して、その
選択したデータを第2バスデータDB_Sとして出力する。
出力データの最初のカラムアドレスが偶数の場合には、
選択信号SELは"ロー"レベルを有する。この場合、第2デ
ータバス選択器46は、データFDIO_Oを選択して、その選
択したデータを第2バスデータDB_Fとして出力する。一
方、出力データの最初のカラムアドレスが奇数の場合に
は、選択信号SELは"ハイ"レベルを有する。この場合、
第2データバス選択器46は、データFDIO_Eを選択して、
その選択したデータを第1バスデータDB_Fとして出力す
る。
【００２２】従って、この同期式DRAMがバーストデータ
出力を実行する時、最初のカラムアドレスが偶数の場合
には、第1データバス選択器44は、偶数メモリコア10か
らのデータを出力し、第2データバス選択器46は、奇数
メモリコア20からのデータを出力する。一方、最初のカ
ラムアドレスが奇数の場合には、第1データバス選択器4
4は、奇数メモリコア20からのデータを出力し、第2デー
タバス選択器46は、偶数メモリコア10からのデータを出
力する。これにより、プリフェッチ(pre-fetch)された2
ビットのデータのうち先に出力すべきデータが常に第1
データバス選択器44により選択され、後に出力すべきデ
ータが常に第2データバス選択器46により選択される。
出力を実行する時、最初のカラムアドレスが偶数の場合
には、第1データバス選択器44は、偶数メモリコア10か
らのデータを出力し、第2データバス選択器46は、奇数
メモリコア20からのデータを出力する。一方、最初のカ
ラムアドレスが奇数の場合には、第1データバス選択器4
4は、奇数メモリコア20からのデータを出力し、第2デー
タバス選択器46は、偶数メモリコア10からのデータを出
力する。これにより、プリフェッチ(pre-fetch)された2
ビットのデータのうち先に出力すべきデータが常に第1
データバス選択器44により選択され、後に出力すべきデ
ータが常に第2データバス選択器46により選択される。
【００２３】一方、この同期式DRAMがバーストデータ出
力を実行する際にバーストの長さが1の場合には第2デー
タバス選択器46がディスエーブルされる。これにより第
1データバス選択器44のみが1ビットのデータを出力す
る。
力を実行する際にバーストの長さが1の場合には第2デー
タバス選択器46がディスエーブルされる。これにより第
1データバス選択器44のみが1ビットのデータを出力す
る。
【００２４】マルチプレクサ48は、第1及び第2データバ
ス選択器44及び46から各々出力される第1及び第2バスデ
ータDB_F及びDB_Sを受けて、このデータを多重化して出
力する。即ち、マルチプレクサ48は、制御パルスCLKDQ_
Fに応答して第1バスデータDB_Fを出力し、制御パルスCL
KDQ_Sに応答して第2バスデータDB_Sを出力する。制御パ
ルスCLKDQ_Sは、制御パルスCLKDQ_Fに比べて半周期分だ
け位相が異なる。
ス選択器44及び46から各々出力される第1及び第2バスデ
ータDB_F及びDB_Sを受けて、このデータを多重化して出
力する。即ち、マルチプレクサ48は、制御パルスCLKDQ_
Fに応答して第1バスデータDB_Fを出力し、制御パルスCL
KDQ_Sに応答して第2バスデータDB_Sを出力する。制御パ
ルスCLKDQ_Sは、制御パルスCLKDQ_Fに比べて半周期分だ
け位相が異なる。
【００２５】図3は、図1の制御信号発生部３２内にある
制御パルス発生回路の一例を示すブロック図である。制
御パルス発生回路は、内部クロック発生副回路50、分周
器52、選択部53及び遅延部60を含む。
制御パルス発生回路の一例を示すブロック図である。制
御パルス発生回路は、内部クロック発生副回路50、分周
器52、選択部53及び遅延部60を含む。
【００２６】内部クロック発生副回路50は、外部システ
ムクロックCLKを受け入れ、クロックCLKのデューティ比
及びスイング幅を調整して、外部システムクロックCLK
と同じ周波数を有するDDRモード用内部クロックPCLK_DD
Rを発生する波形整形回路を含む。分周器52は、DDRモー
ド用内部クロックPCLK_DDRを受けて、これを分周してDD
Rモード用内部クロックPCLK_DDRの半分の周波数を有す
るSDRモード用内部クロックPCLK_SDRを発生する。
ムクロックCLKを受け入れ、クロックCLKのデューティ比
及びスイング幅を調整して、外部システムクロックCLK
と同じ周波数を有するDDRモード用内部クロックPCLK_DD
Rを発生する波形整形回路を含む。分周器52は、DDRモー
ド用内部クロックPCLK_DDRを受けて、これを分周してDD
Rモード用内部クロックPCLK_DDRの半分の周波数を有す
るSDRモード用内部クロックPCLK_SDRを発生する。
【００２７】選択部53は、モード制御信号/DDRに応答し
てDDRモード用内部クロックPCLK_DDR及びSDRモード用内
部クロックPCLK_SDRの何れか一つを選択してDRAMの内部
クロックPCLKとして出力する。
てDDRモード用内部クロックPCLK_DDR及びSDRモード用内
部クロックPCLK_SDRの何れか一つを選択してDRAMの内部
クロックPCLKとして出力する。
【００２８】この同期式DRAMがDDRモードで動作する
時、モード制御信号/DDRは"ロー"レベルを有する。この
時、選択部53の伝送スイッチ54は、モード制御信号/DDR
及びインバータ58により反転されたモード制御信号/DDR
に応答してターンオンされ、伝送スイッチ56はターンオ
フされる。従って、DDRモード用内部クロックPCLK_DDR
がDRAMの内部クロックPCLKとして出力される。
時、モード制御信号/DDRは"ロー"レベルを有する。この
時、選択部53の伝送スイッチ54は、モード制御信号/DDR
及びインバータ58により反転されたモード制御信号/DDR
に応答してターンオンされ、伝送スイッチ56はターンオ
フされる。従って、DDRモード用内部クロックPCLK_DDR
がDRAMの内部クロックPCLKとして出力される。
【００２９】一方、同期式DRAMがSDRモードで動作する
時前記モード制御信号/DDRは、"ハイ"レベルを有する。
この時、選択部53の伝送スイッチ54はターンオフされ、
伝送スイッチ56はターンオンされて、SDRモード用内部ク
ロックPCLK_SDRがDRAMの内部クロックPCLKとして出力さ
れる。
時前記モード制御信号/DDRは、"ハイ"レベルを有する。
この時、選択部53の伝送スイッチ54はターンオフされ、
伝送スイッチ56はターンオンされて、SDRモード用内部ク
ロックPCLK_SDRがDRAMの内部クロックPCLKとして出力さ
れる。
【００３０】内部クロックPCLKは、DRAMの内部マスタク
ロックとして使われると共に、後述するように、制御パ
ルスFRT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sを発生する
時に使われる。
ロックとして使われると共に、後述するように、制御パ
ルスFRT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sを発生する
時に使われる。
【００３１】この実施の形態において、同期式DRAMのDD
RまたはSDR動作モードは、製造業者または使用者により
プログラムされ、モードレジスター34に保持される。従
って、モード選択信号/DDRは、モードレジスター34から
制御信号発生部32に出力される。しかし、本発明の他の
実施の形態において、DDRまたはSDR動作モードは、例え
ば、製造過程で製造業者によりメタルオプション、マス
クオプション、ボンディングオプションまたはヒューズ
により固定される。
RまたはSDR動作モードは、製造業者または使用者により
プログラムされ、モードレジスター34に保持される。従
って、モード選択信号/DDRは、モードレジスター34から
制御信号発生部32に出力される。しかし、本発明の他の
実施の形態において、DDRまたはSDR動作モードは、例え
ば、製造過程で製造業者によりメタルオプション、マス
クオプション、ボンディングオプションまたはヒューズ
により固定される。
【００３２】図3において、遅延部60は、第1乃至第5遅
延器62〜70を含み、制御パルスFRT、SRT_F、SRT_S、CLK
DQ_F、CLKDQ_Sを発生する。第1遅延器62は、内部クロッ
クPCLKを所定時間遅延させて、遅延したクロックを制御
パルスFRTとして出力する。この実施の形態において
は、内部クロックPCLKは、8ナノ秒(ns)の周期と43.75%
のデューティ比を有する。そして、第1遅延器62が制御
パルスFRTを発生させるために内部クロックPCLKを遅延
させる時間は1.5ナノ秒(ns)である。
延器62〜70を含み、制御パルスFRT、SRT_F、SRT_S、CLK
DQ_F、CLKDQ_Sを発生する。第1遅延器62は、内部クロッ
クPCLKを所定時間遅延させて、遅延したクロックを制御
パルスFRTとして出力する。この実施の形態において
は、内部クロックPCLKは、8ナノ秒(ns)の周期と43.75%
のデューティ比を有する。そして、第1遅延器62が制御
パルスFRTを発生させるために内部クロックPCLKを遅延
させる時間は1.5ナノ秒(ns)である。
【００３３】第2遅延器は、内部クロックPCLKを2.5ナノ
秒(ns)遅延させて、遅延したクロックを制御パルスSRT_
Fとして出力する。第3遅延器は、内部クロックPCLKを6.
5ナノ秒(ns)遅延させて、遅延したクロックを制御パル
スSRT_Sとして出力する。第4遅延器は、内部クロックPC
LKを4.5ナノ秒(ns)遅延させて、遅延したクロックを制
御パルスCLKDQ_Fとして出力する。第5遅延器は、内部ク
ロックPCLKを8.5ナノ秒(ns)遅延させて、遅延したクロ
ックを制御パルスCLKDQ_Sとして出力する。制御パルスF
RT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sの波形は、図4及び
図5に示されている。
秒(ns)遅延させて、遅延したクロックを制御パルスSRT_
Fとして出力する。第3遅延器は、内部クロックPCLKを6.
5ナノ秒(ns)遅延させて、遅延したクロックを制御パル
スSRT_Sとして出力する。第4遅延器は、内部クロックPC
LKを4.5ナノ秒(ns)遅延させて、遅延したクロックを制
御パルスCLKDQ_Fとして出力する。第5遅延器は、内部ク
ロックPCLKを8.5ナノ秒(ns)遅延させて、遅延したクロ
ックを制御パルスCLKDQ_Sとして出力する。制御パルスF
RT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sの波形は、図4及び
図5に示されている。
【００３４】本発明の１つの実施の形態では、第1乃至
第5遅延器62〜70は、位相同期ループPLLや遅延同期ルー
プDLLを使用して具現される。しかし、かかる構成に限
定されず、他の遅延回路を採用することもできる。ま
た、本発明の他の実施の形態では、第1乃至第5遅延器62
〜70は、内部クロックPCLKから制御パルスFRT、SRT_F、
SRT_S、CLKDQ_F、CLKDQ_Sを別個に発生する代わりに、
各々の先後関係を考えて何れか１つの制御パルスから他
の制御パルスを発生する。
第5遅延器62〜70は、位相同期ループPLLや遅延同期ルー
プDLLを使用して具現される。しかし、かかる構成に限
定されず、他の遅延回路を採用することもできる。ま
た、本発明の他の実施の形態では、第1乃至第5遅延器62
〜70は、内部クロックPCLKから制御パルスFRT、SRT_F、
SRT_S、CLKDQ_F、CLKDQ_Sを別個に発生する代わりに、
各々の先後関係を考えて何れか１つの制御パルスから他
の制御パルスを発生する。
【００３５】図4は、図1に示す同期式DRAMがDDRモード
で動作する場合における各制御パルス及びデータの波形
図である。この同期式DRAMがDDRモードで動作する時、
内部クロックPCLKは、外部システムクロックCLKと同じ
周波数を有する。
で動作する場合における各制御パルス及びデータの波形
図である。この同期式DRAMがDDRモードで動作する時、
内部クロックPCLKは、外部システムクロックCLKと同じ
周波数を有する。
【００３６】第1メモリセルサブアレイ12及び第2メモリ
セルサブアレイ22では、ローアドレスにより選択された
何れか１つのローに属するセルに保持されたデータは、
ビットライン感知増幅器18、28により増幅される。その
後、第1メモリセルサブアレイ12及び第2メモリセルサブ
アレイ22の各々において、複数個のビットラインからカ
ラム選択ラインCSLに従って１本のビットラインが選択
され、選択されたビットラインのデータIO_E、IO_Oがロ
ーカル入出力ライン19a、19bに伝達される。
セルサブアレイ22では、ローアドレスにより選択された
何れか１つのローに属するセルに保持されたデータは、
ビットライン感知増幅器18、28により増幅される。その
後、第1メモリセルサブアレイ12及び第2メモリセルサブ
アレイ22の各々において、複数個のビットラインからカ
ラム選択ラインCSLに従って１本のビットラインが選択
され、選択されたビットラインのデータIO_E、IO_Oがロ
ーカル入出力ライン19a、19bに伝達される。
【００３７】第1及び第2I/O感知増幅器40及び42は、デ
ータIO_E、IO_Oを受けてこれを増幅し、制御パルスFRT
に応答して増幅されたデータFDIO_E、FDIO_Oを出力す
る。
ータIO_E、IO_Oを受けてこれを増幅し、制御パルスFRT
に応答して増幅されたデータFDIO_E、FDIO_Oを出力す
る。
【００３８】第1選択器44は、第1及び第2I/O感知増幅器
40及び42からのデータFDIO_E、FDIO_Oを受けて、この中
の一方を選択して、制御パルスSRT_Fに応答して、その
選択したデータDB_Fを出力する。また、第2選択器46
は、第1及び第2I/O感知増幅器40、42からのデータFDIO_
E、FDIO_Oを受けて、この中の他方を選択して、制御パル
スSRT_Sに応答して、その選択したデータDB_Sを出力す
る。
40及び42からのデータFDIO_E、FDIO_Oを受けて、この中
の一方を選択して、制御パルスSRT_Fに応答して、その
選択したデータDB_Fを出力する。また、第2選択器46
は、第1及び第2I/O感知増幅器40、42からのデータFDIO_
E、FDIO_Oを受けて、この中の他方を選択して、制御パル
スSRT_Sに応答して、その選択したデータDB_Sを出力す
る。
【００３９】マルチプレクサ48は、第1選択器44及び第2
選択器46からデータDB_F及びデータDB_Sを各々受け入れ
る。マルチプレクサ48は、制御パルスCLKDQ_Fに応答し
てデータDB_Fを選択して出力し、制御パルスCLKDQ_Sに
応答してデータDB_Sを選択して出力する。これにより、
マルチプレクサ48から出力されるデータDOiは、偶数メ
モリコア10または奇数メモリコア20から出力されるデー
タに比べて2倍のデータ率を有する。出力バッファ26
は、マルチプレクサ48からのデータDOiを受けて、これ
をバッファリングして最終の出力データDOUTを出力す
る。結局、１つのシステムクロックに対して２つのデー
タがDRAMから出力される。
選択器46からデータDB_F及びデータDB_Sを各々受け入れ
る。マルチプレクサ48は、制御パルスCLKDQ_Fに応答し
てデータDB_Fを選択して出力し、制御パルスCLKDQ_Sに
応答してデータDB_Sを選択して出力する。これにより、
マルチプレクサ48から出力されるデータDOiは、偶数メ
モリコア10または奇数メモリコア20から出力されるデー
タに比べて2倍のデータ率を有する。出力バッファ26
は、マルチプレクサ48からのデータDOiを受けて、これ
をバッファリングして最終の出力データDOUTを出力す
る。結局、１つのシステムクロックに対して２つのデー
タがDRAMから出力される。
【００４０】図5は、図1に示す同期式DRAMがSDRモード
で動作する場合における各制御パルス及びデータの波形
図である。
で動作する場合における各制御パルス及びデータの波形
図である。
【００４１】この同期式DRAMがSDRモードで動作する
時、内部クロックPCLKは、外部システムクロックCLKの
半分の周波数となり、これにより各制御パルスFRT、SRT
_F、SRT_S、CLKDQ_F、CLKDQ_Sも、DDRモードにおける場
合の半分の周波数となる。他のDRAM動作はDDRモードと
同じである。
時、内部クロックPCLKは、外部システムクロックCLKの
半分の周波数となり、これにより各制御パルスFRT、SRT
_F、SRT_S、CLKDQ_F、CLKDQ_Sも、DDRモードにおける場
合の半分の周波数となる。他のDRAM動作はDDRモードと
同じである。
【００４２】この場合にも、マルチプレクサ48から出力
されるデータDOiは、偶数メモリコア10または奇数メモ
リコア20から出力されるデータに比べて2倍のデータ率
を有する。しかし、内部クロックPCLKがシステムクロッ
クの半分の周波数であるため、１つのシステムクロック
に対して１つのデータが最終的にDRAMから出力される。
されるデータDOiは、偶数メモリコア10または奇数メモ
リコア20から出力されるデータに比べて2倍のデータ率
を有する。しかし、内部クロックPCLKがシステムクロッ
クの半分の周波数であるため、１つのシステムクロック
に対して１つのデータが最終的にDRAMから出力される。
【００４３】一方、SDRモードの場合、内部パイプライ
ン制御が外部システムクロックCLKの半分の速度で動作
し、これにより動作がDDRモードに比べて容易になると
いう長所がある。
ン制御が外部システムクロックCLKの半分の速度で動作
し、これにより動作がDDRモードに比べて容易になると
いう長所がある。
【００４４】上記の実施の形態は、本発明の一例に過ぎ
ず、本発明は、かかる実施の形態に限定さず、様々な変
形が可能である。
ず、本発明は、かかる実施の形態に限定さず、様々な変
形が可能である。
【００４５】例えば、上記の実施の形態では、DDRモー
ド用内部クロックPCLK_DDRを生成し、これを分周してSD
Rモード用内部クロックPCLK_SDRを発生したが、本発明
の他の実施の形態では、システムクロックPCLKからSDR
モード用内部クロックPCLK_SDRを生成し、これを逓倍し
てDDRモード用内部クロックPCLK_DDRを発生することが
できる。
ド用内部クロックPCLK_DDRを生成し、これを分周してSD
Rモード用内部クロックPCLK_SDRを発生したが、本発明
の他の実施の形態では、システムクロックPCLKからSDR
モード用内部クロックPCLK_SDRを生成し、これを逓倍し
てDDRモード用内部クロックPCLK_DDRを発生することが
できる。
【００４６】また、上記の実施の形態では、第1及び第2
選択器44及び46は、3クロックのCAS待ち時間を前提とし
て設けられているが、例えば、CAS待ち時間が2クロック
であるとすると、前記第1及び第2選択器44及び46を省略
することができる。この場合、データバスの選択は、マ
ルチプレクサにより行なわれ得る。また、CAS待ち時間
が4クロック以上であれば、追加的な遅延手段が含まれ
得る。
選択器44及び46は、3クロックのCAS待ち時間を前提とし
て設けられているが、例えば、CAS待ち時間が2クロック
であるとすると、前記第1及び第2選択器44及び46を省略
することができる。この場合、データバスの選択は、マ
ルチプレクサにより行なわれ得る。また、CAS待ち時間
が4クロック以上であれば、追加的な遅延手段が含まれ
得る。
【００４７】また、上記の実施の形態を変形して、DDR
モード用内部クロックPCLK_DDRに関しても外部システム
クロックを分周して生成することによって、DDRモード
用内部クロックPCLK_DDR及びSDRモード用内部クロックP
CLK_SDRの双方をシステムクロックと違う周波数として
もよい。
モード用内部クロックPCLK_DDRに関しても外部システム
クロックを分周して生成することによって、DDRモード
用内部クロックPCLK_DDR及びSDRモード用内部クロックP
CLK_SDRの双方をシステムクロックと違う周波数として
もよい。
【００４８】また、同時にデータが入出力されるメモリ
コアの数は2つに限定されず、3以上のメモリコアで同時
にデータが入出力できるようにしてもよい。このような
場合、図2のI/O感知増幅器、選択器及びデータバスの数
は、同時にデータが入出力されるメモリコアの数と等し
くすることが望ましい。この時、マルチプレクサの入力
端子、SRT及びCLKDQの制御パルスの数もそれに応じて増
加させればよい。また、この場合、内部クロックPCLK
は、SDRモード用内部クロックPCLK_SDRに比べてn倍の周
波数を有する。特に、このような多重データ率モードに
おける多重データモード用内部クロックPCLK_Mが外部シ
ステムクロックCLKを1/mに分周して発生されると仮定す
ると、外部システムクロックCLKの周波数がfである時、
多重データモード用内部クロックPCLK_Mの周波数とSDR
モード用内部クロックPCLK_SDRは各々f/m、f/(mn)にな
る。
コアの数は2つに限定されず、3以上のメモリコアで同時
にデータが入出力できるようにしてもよい。このような
場合、図2のI/O感知増幅器、選択器及びデータバスの数
は、同時にデータが入出力されるメモリコアの数と等し
くすることが望ましい。この時、マルチプレクサの入力
端子、SRT及びCLKDQの制御パルスの数もそれに応じて増
加させればよい。また、この場合、内部クロックPCLK
は、SDRモード用内部クロックPCLK_SDRに比べてn倍の周
波数を有する。特に、このような多重データ率モードに
おける多重データモード用内部クロックPCLK_Mが外部シ
ステムクロックCLKを1/mに分周して発生されると仮定す
ると、外部システムクロックCLKの周波数がfである時、
多重データモード用内部クロックPCLK_Mの周波数とSDR
モード用内部クロックPCLK_SDRは各々f/m、f/(mn)にな
る。
【００４９】換言すると、本発明に内在する基本的な技
術的思想中の１つは、同時に読出された複数のデータを
マルチプレクサ制御を通じて順次に出力することにあ
り、従ってマルチプレクサにより選択されるデータバス
の個数に制限はない。
術的思想中の１つは、同時に読出された複数のデータを
マルチプレクサ制御を通じて順次に出力することにあ
り、従ってマルチプレクサにより選択されるデータバス
の個数に制限はない。
【００５０】本発明の好適な実施の形態に係るSDRAM
は、SDRモードとDDRモードを共に支援することができ
る。従って、使用者側及び製造業者側のコストを削減す
ることができる。また、本発明の好適な実施の形態に係
るマルチプレクサ制御によるデータ経路制御方法は、そ
の他の多重データ率モード半導体メモリにも適用するこ
とができる。
は、SDRモードとDDRモードを共に支援することができ
る。従って、使用者側及び製造業者側のコストを削減す
ることができる。また、本発明の好適な実施の形態に係
るマルチプレクサ制御によるデータ経路制御方法は、そ
の他の多重データ率モード半導体メモリにも適用するこ
とができる。
【００５１】
【発明の効果】本発明によれば、例えば、SDRモード及
びDDRモードの何れか１つを選択して、選択したモード
でデータを出力させることができる。
びDDRモードの何れか１つを選択して、選択したモード
でデータを出力させることができる。
【００５２】
【図１】本発明の好適な実施の形態に係る同期式DRAMの
概略的構成を示すブロック図である。
概略的構成を示すブロック図である。
【図２】図１に示す増幅及び多重化回路のブロック図で
ある。
ある。
【図３】図１に示す制御信号発生部内にある制御パルス
発生回路の一例を示すブロック図である。
発生回路の一例を示すブロック図である。
【図４】図１に示す同期式DRAMが二重データ率(DDR)モ
ードで動作する場合の各制御パルス及びデータの波形図
である。
ードで動作する場合の各制御パルス及びデータの波形図
である。
【図５】図1に示す同期式DRAMが単一データ率(SDR)モー
ドで動作する場合の各制御パルス及びデータの波形図で
ある。
ドで動作する場合の各制御パルス及びデータの波形図で
ある。
Claims (13)
- 【請求項１】 外部システムクロックに同期して動作す
る同期式半導体メモリ装置において、 複数のデータを保持し、前記複数のデータのうちローア
ドレス及び第1カラムアドレスによりアドレッシングさ
れるデータを第1データラインに出力する第1メモリコア
と、 複数のデータを保持し、前記複数のデータのうち前記ロ
ーアドレス及び第2カラムアドレスによりアドレッシン
グされるデータを前記第1メモリコアの出力動作と同時
に第2データラインに出力する第2メモリコアと、 前記外部システムクロックの整数倍の周期を有する第1
クロックと、前記第1クロックの2倍の周期を有する第2
クロックを発生し、前記第1クロックと第2クロックの何
れか一方を内部クロックとして出力する制御信号発生部
と、 前記内部クロックに同期して動作し、前記第1及び第2メ
モリコアから出力されたデータを受けて、これを増幅す
ると共に多重化して、その多重化したデータを出力する
増幅及び多重化回路と、 を含む同期式半導体メモリ装置。 - 【請求項２】 前記第1カラムアドレス及び第2カラムア
ドレスは、共通のカラムアドレスバスを介して供給さ
れ、第1カラムアドレスは偶数値であり、第2カラムアド
レスは奇数値であることを特徴とする請求項１に記載の
同期式半導体メモリ装置。 - 【請求項３】 前記第1クロックは、前記外部システム
クロックと同じ周期を有することを特徴とする請求項１
に記載の同期式半導体メモリ装置。 - 【請求項４】 前記制御信号発生部は、 前記外部システムクロックを受けて、前記外部システム
クロックのデューティ比及びスイング幅を調整して、前
記外部システムクロックと同じ周波数を有する前記第1
クロックを発生する波形整形回路と、 前記第1クロックを分周して前記第2クロックを発生する
分周器と、 前記第1クロック及び前記第2クロックの何れか一方を選
択して出力する選択手段と、 を含むことを特徴とする請求項３に記載の同期式半導体
メモリ装置。 - 【請求項５】 前記増幅及び多重化回路は、 前記第1メモリコアから出力されたデータを受けて、そ
のデータを増幅して、その増幅した第1データを前記内
部クロックと同じ周波数を有する第1制御パルスに同期
させて出力する第1入出力感知増幅器と、 前記第2メモリコアから出力されたデータを受けて、そ
のデータを増幅して、その増幅した第2データを前記第1
制御パルスに同期させて出力する第2入出力感知増幅器
と、 前記第1データと前記第2データとを入力し、前記第1デ
ータと前記第2データの先後関係を示す選択制御信号に
応答して前記第1データと前記第2データを多重化して出
力する多重化副回路と、 を含むことを特徴とする請求項１に記載の同期式半導体
メモリ装置。 - 【請求項６】 前記多重化副回路は、 前記第1データと前記第2データを受けて、前記選択制御
信号に応答して前記第1データと前記第2データのうち先
のアドレスに係るデータを選択して、その選択したデー
タを第2制御パルスに応答して出力する第1選択器と、 前記第1データと前記第2データを受けて、前記選択制御
信号に応答して前記第1データと前記第2データのうち後
のアドレスに係るデータを選択して、その選択したデー
タを第2制御パルスに応答して出力する第2選択器と、 前記第1及び第2選択器の出力データを受けて、前記第1
選択器からのデータを前記内部クロックと同じ周波数を
有する第4制御パルスに応答して出力し、前記第2選択器
からのデータを前記内部クロックと同じ周波数を有する
第5制御パルスに応答して出力することによって、前記
第1及び第2選択器の出力データを多重化するマルチプレ
クサと、 を含むことを特徴とする請求項５に記載の同期式半導体
メモリ装置。 - 【請求項７】 前記制御信号発生部は、前記内部クロッ
クを各々所定時間遅延させることによって前記第1乃至
第5制御パルスを発生する制御パルス発生回路をさらに
含むことを特徴とする請求項６に記載の同期式半導体メ
モリ装置。 - 【請求項８】 前記同期式半導体メモリ装置の動作モー
ド情報を保持し、動作モード制御信号を前記制御信号発
生部に出力するモードレジスタをさらに含み、 前記制御信号発生部は、前記動作モード制御信号に応答
して前記第1クロック及び前記第2クロックのうち何れか
一方を内部クロックとして選択することを特徴とする請
求項１に記載の同期式半導体メモリ装置。 - 【請求項９】 前記動作モード情報は、使用者がプログ
ラミングすることが可能であることを請求項８に記載の
同期式半導体メモリ装置。 - 【請求項１０】 前記制御信号発生部は、前記動作モー
ドを示すヒューズを含み、前記ヒューズの状態によって
前記第1クロックと第2クロックのうち何れか一方を内部
クロックとして選択することを特徴とする請求項１に記
載の同期式半導体メモリ装置。 - 【請求項１１】 前記制御信号発生部により行なわれる
前記第1クロックまたは第2クロックの選択は、製造工程
中に配線により固定されることを特徴とする請求項１に
記載の同期式半導体メモリ装置。 - 【請求項１２】 外部システムクロックに同期して動作
する半導体メモリ装置において、 複数のデータを保持し、各々１つのデータを同時に出力
する所定数のメモリコアと、 前記外部システムクロックの整数倍の周期を有する第1
クロックと、前記第1クロックの所定数倍の周期を有す
る第2クロックを発生し、前記第1クロックと第2クロッ
クのうち何れか一方を内部クロックとして出力する制御
信号発生部と、 前記内部クロックに同期して動作し、前記所定数のメモ
リコアから同時に出力されたデータを受けて、これを増
幅すると共に多重化して、その多重化したデータを出力
する増幅及び多重化回路と、 を含む同期式半導体メモリ装置。 - 【請求項１３】 外部システムクロックに同期して動作
し、複数のデータを保持し、各々１つのデータを同時に
出力する第1及び第2メモリコアを含む同期式半導体メモ
リ装置の出力制御方法において、 前記外部システムクロックの整数倍の周期を有する第1
クロックと、前記第1クロックの2倍の周期を有する第2
クロックを発生し、前記第1クロックと第2クロックのう
ち何れか一方を内部クロックとして選択する段階と、 前記第1及び第2メモリコアから出力されたデータを増幅
し、その増幅した第1及び第2データを前記内部クロック
と同じ周波数を有する第1制御パルスに同期させて第1及
び第2データラインに各々出力させる段階と、 前記第1及び第2データライン上の前記第1データと前記
第2データのうち先のアドレスに係るデータを選択し
て、その選択したデータを外部に出力する段階と、 前記第1データと前記第2データのうち後のアドレスに係
るデータを選択して、その選択したデータを外部に出力
する段階と、 を含む同期式半導体メモリ装置の出力制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| KR98-2052 | 1998-01-23 | ||
| KR1019980002052A KR100278653B1 (ko) | 1998-01-23 | 1998-01-23 | 이중 데이터율 모드 반도체 메모리 장치 |
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| JP4020345B2 JP4020345B2 (ja) | 2007-12-12 |
Family
ID=19532006
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (4)
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| US7898835B2 (en) | 2007-06-21 | 2011-03-01 | Sony Corporation | Semiconductor memory device and method for operating semiconductor memory device |
| US8140743B2 (en) | 2007-06-21 | 2012-03-20 | Sony Corporation | Semiconductor memory device and method for operating semiconductor memory device |
| JP2009004032A (ja) * | 2007-06-21 | 2009-01-08 | Sony Corp | 半導体メモリ装置、半導体メモリ装置の動作方法 |
| JP2010073244A (ja) * | 2008-09-17 | 2010-04-02 | Fujitsu Ltd | メモリデバイス |
| KR20160144734A (ko) * | 2015-06-09 | 2016-12-19 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 이의 동작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4020345B2 (ja) | 2007-12-12 |
| KR19990066271A (ko) | 1999-08-16 |
| US6151271A (en) | 2000-11-21 |
| US6477107B1 (en) | 2002-11-05 |
| TW452700B (en) | 2001-09-01 |
| KR100278653B1 (ko) | 2001-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050624 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060421 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070418 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070824 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070921 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121005 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131005 Year of fee payment: 6 |
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