KR20010113496A

KR20010113496A - 메모리 제어 기술

Info

Publication number: KR20010113496A
Application number: KR1020010033737A
Authority: KR
Inventors: 마쯔다요이찌
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 2000-06-16
Filing date: 2001-06-15
Publication date: 2001-12-28
Also published as: CN1172247C; CN1337718A; US20040133758A1; US20010054135A1; US6795906B2; JP2002007200A

Abstract

서로 다른 종류의 메모리 장치들이 지원될 수 있도록, 범용성과 강화된 확장성을 갖는 메모리 제어기가 개시되어 있다. 이 메모리 제어기는, 타이밍 제어 신호의 상승 에지에서 데이터를 획득하기 위한 제1 버퍼와, 타이밍 제어 신호의 하강 에지에서 데이터를 획득하기 위한 제2 버퍼를 갖는다. 모드 제어기는 타이밍 제어 신호를 제어하고, 이 타이밍 제어 신호에 따라서 SDRAM 모드와 DDR 모드 중 하나가 선택된다. SDRAM 모드에서는, 클록 신호가 제1 버퍼에만 공급된다. DDR 모드에서는, 데이터 스트로브 신호가 제1 및 제2 버퍼 양쪽 모두에 공급된다.

Description

메모리 제어 기술{MEMORY CONTROL TECHNIQUE}

본 발명은 메모리 제어기에 관한 것으로, 특히 복수의 서로 다른 사양의 랜덤 액세스 메모리(RAM)를 지원하는 메모리 제어 기술에 관한 것이다.

CPU의 속도 증가와 더불어, 고속 다이내믹 RAM(DRAM)에 대한 수요가 증가하고 있고 그에 따라서 각종 DRAM이 개발되어 실용화되고 있다. 잘 알려져 있는 DRAM 종류로서 외부 클록 신호와 동기하여 데이터를 전송하는 싱크로노스 DRAM(SDRAM)이 있다. SDRAM에서는, 판독 및 기록 동작을 위한 데이터 전송 타이밍이 외부 클록 신호의 상승 에지와 동기화된다. PC 시스템과 같은 현 정보 처리 시스템들은 전형적으로 SDRAM을 사용하도록 설계된다.

차세대 DRAM으로서, 퍼스널 컴퓨터용의 럼버스(Rumbus) DRAM과 서버용의 더블 데이터 레이트(DDR) SDRAM이 고려되고 있다. DDR SDRAM에서는, 판독 및 기록 동작을 위한 데이터 전송 타이밍이 클록 신호 또는 데이터 스트로브 신호의 상승 및 하강 에지와 동기화된다. SDRAM은 클록 신호의 상승 에지를 이용하기 때문에, SDRAM용으로 설계된 메모리 제어기는 DDR SDRAM에 적용되지 않는다. 따라서, 동일 시스템 내의 SDRAM 및 DDR SDRAM 양자 모두에 대한 호환성을 제공하는 것이 바람직하다.

그러한 호환성을 제공하기 위하여, 싱글 데이터 레이트(SDR) 모드와 DDR 모드 중에서 선택적으로 동작하는 반도체 메모리 장치가 일본특개평10-302465호에 개시되어 있다. 보다 구체적으로, 상기 반도체 메모리 장치는 외부 조정 신호에 따라서 SDR 모드와 DDR 모드 중 하나를 선택하는 동작 제어기를 구비하고 있다. SDR 모드가 선택되는 경우, 시스템 클록 신호의 하나의 에지에 대응하는 타이밍에서 펄스가 발생된다. DDR 모드가 선택되는 경우, 시스템 클록의 양 에지에 대응하는 타이밍에서 펄스가 발생된다.

그러나, 종래의 모드 선택 메커니즘은 반도체 메모리 장치 내에 통합된다. 따라서, 메모리 제조 공정이 복잡해져서, 제조 비용이 증가하게 된다. 반도체 분야의 기술 혁신의 진행을 고려해볼 때, 장차 개발될 수 있는 상이한 종류의 메모리를 핸들링할 수 있도록 메모리 제어기의 범용성과 확장성을 강화할 필요가 있다.

본 발명의 일 목적은, 서로 다른 종류의 메모리 장치들이 지원될 수 있도록, 범용성과 강화된 확장성을 갖는 메모리 제어기 및 제어 방법을 제공하는 데 있다.

본 발명에 따르면, 서로 다른 종류의 메모리 장치들을 지원하는 기능을 갖는 메모리 제어기가, 제어해야 할 메모리와 별도로 제공된다.

본 발명의 일 국면에 따르면, 메모리 장치와의 데이터 통신을 제어하기 위한 메모리 제어기가, 타이밍 제어 신호에 따라서 상기 메모리 장치와 데이터 버스 사이의 데이터 전송 타이밍을 조정하기 위한 타이밍 조정기; 및 외부로부터 입력된 모드 선택 신호에 따라서 상기 메모리 장치의 타이밍 요건을 충족하도록 상기 타이밍 제어 신호를 제어하기 위한 모드 제어기를 포함한다.

상기 메모리 제어기는, 상기 메모리 장치의 종류에 따라서 상기 메모리 장치와 상기 데이터 버스 사이에 전송해야 할 데이터의 전압 레벨을 조정하기 위한 레벨 조정기를 더 포함할 수 있다.

본 발명의 다른 국면에 따르면, 메모리 제어기가, 타이밍 제어 신호의 상승 에지에서 데이터를 획득하기 위한 제1 버퍼; 상기 타이밍 제어 신호의 하강 에지에서 데이터를 획득하기 위한 제2 버퍼; 및 외부로부터 입력된 모드 선택 신호에 따라서 상기 메모리 장치의 타이밍 요건을 충족하도록 상기 타이밍 제어 신호를 제어하기 위한 모드 제어기를 포함한다.

상기 모드 제어기는 상기 모드 선택 신호에 따라서 클록 신호와 데이터 스트로브 신호 중 하나를 상기 타이밍 제어 신호로서 선택할 수 있다. 상기 메모리 장치가 싱크로노스 RAM(랜덤 액세스 메모리)인 경우, 상기 모드 제어기는 상기 클록 신호를 선택하여 그것을 상기 타이밍 제어 신호로서 상기 제1 버퍼에 공급한다. 상기 메모리 장치가 더블 데이터 레이트(DDR) 싱크로노스 RAM인 경우, 상기 모드 제어기는 상기 데이터 스트로브 신호를 선택하여 그것을 상기 타이밍 제어 신호로서 상기 제1 및 제2 버퍼에 공급한다.

본 발명의 또 다른 국면에 따르면, 버스를 통하여 프로세서와 메모리 장치를 접속시키는 인터페이스 장치가, 상기 메모리 장치와의 데이터 통신을 제어하기 위한 메모리 제어기를 포함하며, 상기 메모리 제어기는, 타이밍 제어 신호에 따라서 상기 메모리 장치와 데이터 버스 사이의 데이터 전송 타이밍을 조정하기 위한 타이밍 조정기; 및 외부로부터 입력된 모드 선택 신호에 따라서 상기 메모리 장치의 타이밍 요건을 충족하도록 상기 타이밍 제어 신호를 제어하기 위한 모드 제어기를 포함한다.

본 발명의 또 다른 국면에 따르면, 반도체 장치와의 데이터 통신을 제어하기위한 제어 방법이, a) 타이밍 제어 신호의 상승 에지에서 제1 버퍼 내에 데이터를 저장하는 단계; b) 상기 타이밍 제어 신호의 하강 에지에서 제2 버퍼 내에 데이터를 저장하는 단계; 및 c) 외부로부터 입력된 모드 선택 신호에 따라서 상기 메모리 장치의 타이밍 요건을 충족하도록 상기 타이밍 제어 신호를 제어하는 단계를 포함한다.

도 1은 본 발명에 따른 모드 선택 동작을 도시하는 개략도.

도 2는 본 발명의 일 실시예에 따른 메모리 제어기를 채용한 정보 처리 시스템의 예를 도시하는 블록도.

도 3은 상기 실시예에 따른 메모리 제어기의 내부 회로를 도시하는 블록도.

도 4는 도 3의 메모리 제어기 내의 데이터 버퍼의 내부 회로를 도시하는 블록도.

도 5의 (a) 내지 (d)는 상기 실시예에서의 DDR 모드 판독 동작을 도시하는 타이밍도.

도 6의 (a) 내지 (c)는 상기 실시예에서의 SDRAM 모드 판독 동작을 도시하는 타이밍도.

도 7의 (a) 내지 (d)는 상기 실시예에서의 DDR 모드 기록 동작을 도시하는 타이밍도.

도 8의 (a) 내지 (c)는 상기 실시예에서의 SDRAM 모드 기록 동작을 도시하는 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 인터페이스부

2 : CPU

3 : 메모리

4 : 플래시 RAM

11 : 메모리 제어기

12 : DLL 회로

31 : 제어 신호 생성기

32 : 셀렉터

33 : 리프레시 회로

34 : 어드레스 신호 생성기

35 : 어드레스/데이터 스위치

36 : 데이터 버퍼

37 : 레벨 조정기

41 : 모드 제어기

42 : 상승 에지 버퍼

43 : 하강 에지 버퍼

도 1을 참조하면, 본 발명에 따른 메모리 제어기가 서로 다른 사양을 갖는 복수의 메모리(A, B, ...), 예를 들면, SDRAM과 같은 싱글 데이터 레이트 싱크로노스 RAM, DDR SDRAM과 같은 더블 데이터 레이트 RAM, 스태틱 RAM(SRAM), DDR SDRAM 등을 지원하도록 설계된다. 상기 메모리 제어기는 외부로부터 수신된 모드 선택 신호에 따라서 상기 서로 다른 종류의 메모리에 각각 대응하는 복수의 내부 상태 중 선택된 하나로 설정될 수 있다. 이하에서, SDRAM 및 DDR SDRAM 양자 모두가 지원되는 경우를 예로 하여, 상기 메모리 제어기의 세부 사항에 대하여 설명한다.

시스템 구성

도 2를 참조하면, 정보 처리 시스템이 인터페이스부(1)와, CPU(2)와, 메모리(3)와, 플래시 메모리(4)를 포함한다. 인터페이스부(1)는 본 발명에 따른 메모리 제어기(11)와, CPU(2), 플래시 RAM(4), PCI 버스에 대한 디바이스 인터페이스와, 기능 설정, 요인 표시 등을 위한 레지스터로 이루어진다. CPU(2)는 인터페이스부(1)를 통하여 메모리(3) 및 플래시 RAM(4)의 데이터 판독 및 기록을 수행한다. 이 예에서, 메모리(3)는 SDRAM과 DDR SDRAM 중 하나이며, 시스템에서 작업 메모리(work memory)로서 사용될 수 있다. 플래시 RAM(4)은 프로그램 및 각종 제어 데이터와 같은 필요 데이터를 사전 저장할 수 있다.

인터페이스부(1) 및 CPU(2)는 단일 반도체 기판 상에 집적 회로로서 형성될 수 있다. 인터페이스부(1) 및 CPU(2)는 집적 회로로서 개별적으로 형성될 수도 있다. 전술한 바와 같이, 메모리 제어기(11)에는 모드 선택 신호가 공급된다. 예를 들면, 모드 선택 신호가 하이 레벨일 때, 메모리 제어기(11)의 내부 상태는 SDRAM 모드로 변하고, 로우 레벨일 때는, DDR 모드로 변한다.

따라서, 메모리(3)가 SDRAM에서 DDR SDRAM으로 바뀌더라도, 메모리 제어기(11)는 CPU 및 DDR SDRAM의 사양을 변경하지 않고서 메모리(3)와의 데이터 통신을 가능케 한다.

메모리 제어기

도 3을 참조하면, DLL(delay-locked loop) 회로(12)가 필요한 내부 클록 신호를 메모리 제어기(11)에 공급한다. 또한, 전원 회로(도시되지 않음)가 메모리 제어기(11)에 전원 전압을 공급한다.

메모리 제어기(11)는 제어 신호 생성기(31)를 구비하고, 이것은 셀렉터(32) 및 리프레시 회로(33)로부터 수신된 제어 신호에 응답하여 어드레스/데이터 스위치(35), 어드레스 신호 생성기(34), 및 데이터 버퍼(36)에 각각의 제어 신호를 공급한다. 셀렉터(32)는 어드레스/데이터 버스 상의 데이터 및 어드레스 데이터로부터 액세스 모드를 판정하여 액세스 모드 제어 데이터를 제어 신호 생성기(31)에 출력한다. 리프레시 회로(33)는 어드레스/데이터 버스 상의 데이터 및 어드레스데이터로부터 리프레시 타이밍 제어 데이터를 생성하여 그것을 제어 신호 생성기(31)에 출력한다.

CPU(2)는 어드레스/데이터 버스를 통하여 셀렉터(32), 리프레시 회로(33) 및 어드레스/데이터 스위치(35)에 데이터 및 어드레스 데이터를 공급한다. 어드레스/데이터 스위치(35)는 제어 신호 생성기(31)로부터의 제어 신호에 따라서 어드레스/데이터 버스 상의 데이터 및 어드레스 데이터를 분리하여 각각 데이터 버퍼(36) 및 어드레스 신호 생성기(34)에 공급한다. 어드레스 신호 생성기(34)는 어드레스/데이터 스위치(35)로부터의 어드레스 데이터를 입력하여 제어 신호 생성기로부터 수신된 제어 신호에 기초하여 어드레스 신호를 생성한다. 어드레스 신호는 메모리(3)에 출력된다.

데이터 버퍼(36)는 외부로부터 모드 스위치 신호를 수신하고 또한 제어 신호 생성기(31)로부터 클록 신호 및 데이터 스트로브 신호를 수신한다. 데이터 버퍼(36)는 양방향 데이터 포트 및 양방향 데이터 스트로브 포트를 가지며, 그것들은 레벨 조정기(37)를 통하여 메모리(3)에 접속된다. 데이터 버퍼(36)는 데이터 입출력 타이밍 조정을 수행하고, 그것에 따라서 SDRAM 모드와 DDR 모드 중 하나가 선택되는데, 이에 대해서는 후술하겠다. 그러므로, 데이터 버퍼(36)를 타이밍 조정기라고 할 수도 있다. 여기서, 모드 스위치 신호가 하이 레벨일 때, 데이터 버퍼(36)는 SDRAM 모드로 설정되어, SDRAM의 데이터 판독 및 기록을 가능케 한다. 모드 스위치가 로우 레벨일 때, 데이터 버퍼(36)는 DDR 모드로 설정되어, DDR SDRAM의 데이터 판독 및 기록을 가능케 한다.

레벨 조정기(37)는 2쌍의 입력 및 출력 증폭기를 포함하고, 각각의 2개의 쌍은 데이터 버퍼(36)의 양방향 데이터 포트 및 양방향 데이터 스트로브 포트에 대응한다. 각 쌍의 입력 및 출력 증폭기에는 I/O 전원 전압이 공급되고, 그것에 따라서 SDRAM과 DDR SDRAM 중 하나가 메모리(3)로서 접속된다. 메모리(3)가 SDRAM인 경우, I/O 신호와 관련된 전압 관계는 LVTTL(Low Voltage Transistor Transistor Logic)의 레벨로 설정된다. 한편, 메모리(3)가 DDR SDRAM인 경우, I/O 신호와 관련된 전압 관계는 SSTL-2(Series Stub Termination Logic-2)의 레벨로 설정된다. LVTTL 및 SSTL 양쪽 모두를 지원하는 그러한 레벨 인터페이스 회로가 일본특개평11-88146호에 개시되어 있다.

SDRAM 모드 기록 동작 시에, 어드레스/데이터 스위치(35)로부터 데이터 버퍼(36)로 데이터가 출력되고, 데이터의 출력 타이밍은 SDRAM 모드 요건을 충족하도록 조정된다. 데이터 버퍼(36)로부터 출력된 데이터의 전압 레벨은 레벨 조정기(37)에 의해 LVTTL 레벨로 조정되고 그 후 데이터는 메모리(3)(여기서는, SDRAM)에 기록된다.

DDR 모드 기록 동작 시에, 어드레스/데이터 스위치(356)로부터 데이터 버퍼(36)로 데이터가 출력되고, 데이터의 출력 타이밍은 DDR 모드 요건을 충족하도록 조정된다. 데이터 버퍼(36)로부터 출력된 데이터 및 데이터 스트로브의 전압 레벨은 레벨 조정기(37)에 의해 SSTL-2 레벨로 조정된다. 그 후, 데이터 및 데이터 스트로브 신호는 메모리(여기서는, DDR SDRAM)에 출력된다. 이런 방식으로, 데이터가 메모리(3)에 기록된다.

SDRAM 모드 판독 동작 시에, 메모리(3)(여기서는, SDRAM)로부터 판독된 데이터가 레벨 조정기(37)에서 CPU측 전압 레벨로 전압이 조정되고 그 후 데이터 버퍼(36)에서 타이밍이 조정된다. 이 타이밍 조정된 데이터는 데이터 버퍼(36)로부터 어드레스/데이터 스위치(35) 및 어드레스/데이터 버스를 통하여 CPU(2)로 출력된다.

DDR 모드 판독 동작 시에, 메모리(3)(여기서는, DDR SDRAM)로부터 판독된 데이터 및 데이터 스트로브 신호가 레벨 조정기(37)에서 CPU측 전압 레벨로 전압이 조정된다. 이 데이터는 데이터 버퍼(36)에서 데이터 스트로브 신호에 따라서 타이밍이 조정된다. 이 타이밍 조정된 데이터는 데이터 버퍼(36)로부터 어드레스/데이터 스위치(35) 및 어드레스/데이터 버스를 통하여 CPU(2)로 출력된다.

데이터 버퍼

도 4를 참조하면, 데이터 버퍼(36)는 모드 제어기(41), 상승 에지 버퍼(42), 및 하강 에지 버퍼(43)를 포함한다. 모드 제어기(41)는 제어 신호 생성기(31)로부터 클록 신호 및 데이터 스트로브 신호를 입력하고 또한 외부로부터 모드 스위치 신호를 입력한다.

모드 스위치 신호가 하이 레벨일 때, 즉, SDRAM 모드에서, 모드 제어기(41)는 상승 에지 버퍼(42)에만 클록 신호를 공급한다. 따라서, CPU(2)로부터 수신된 데이터는 클록 신호의 상승 에지에서 획득되어 상승 에지 버퍼(42)에 저장되어, SDRAM 요건을 충족하도록 데이터의 전송 타이밍이 조정될 수 있게 한다.

모드 스위치 신호가 로우 레벨일 때, 즉, DDR 모드에서, 모드 제어기(41)는상승 에지 버퍼(42) 및 하강 에지 버퍼(43) 양쪽 모두에 입력 데이터 스트로브 신호를 공급하고 또한 그것을 출력 데이터 스트로브로서 레벨 조정기(37)를 통하여 메모리(3)에 출력한다. 따라서, CPU(2)로부터 수신된 데이터는 데이터 스트로브 신호의 상승 에지에서 획득되어 상승 에지 버퍼(42)에 저장되고 데이터 스트로브 신호의 하강 에지에서 획득되어 하강 에지 버퍼(43)에 저장되어, DDR SDRAM 요건을 충족하도록 데이터의 전송 타이밍이 조정될 수 있게 한다.

상술한 것과 같은 모드 스위치 동작은 프로그램 제어 프로세서 상에서 실행되는 모드 스위치 프로그램에 의해 구현될 수 있다.

동작

이하에서는, CAS(column address strobe) 레이턴시(CL)가 2이고 버스트 길이(BL)가 4인 경우를 예로 하여, 도 5 내지 8을 참조하여, 이 실시예의 판독 및 기록 동작과 모드 스위치 동작을 설명한다. CAS 레이턴시(CL)는 판독 커맨드가 발행되는 시점에서 데이터가 발행될 때까지 필요한 클록의 수로서 정의된다. 버스트 길이(BL)는 연속 데이터의 수로서 정의된다.

DDR 모드 판독 동작

도 5의 (a) 내지 (d)를 참조하면, 클록 타이밍 t0에서 판독(R) 커맨드가 발행될 때, DDR 메모리로부터의 데이터 스트로브 신호가 클록 타이밍 t2에서 프리앰블 구간 동안 로우 레벨이 된다. 여기서, 클록 타이밍 t2는, CL=2이기 때문에, 판독 커맨드 발행으로부터 2 클록 이후이다. 1 클록의 경과 후에, 데이터 스트로브 신호는 클록 타이밍 t3 동안 하이 레벨이 된다. 데이터 스트로브 신호의 상승 에지에서, DDR 메모리(3)로부터의 제1 데이터(D0)가 획득되어 데이터 버퍼(36)의 상승 에지 버퍼(42)에 저장된다. 그 후, 데이터 스트로브 신호가 t3과 t4 사이에서 로우 레벨이 될 때, DDR 메모리(3)로부터의 제2 데이터(D1)가 획득되어 데이터 버퍼(36)의 하강 에지 버퍼(43)에 저장된다.

마찬가지로, 클록 타이밍 t4 동안 데이터 스트로브 신호의 다음 상승 에지에서, DDR 메모리(3)로부터의 제3 데이터(D2)가 획득되어 데이터 버퍼(36)의 상승 에지 버퍼(42)에 저장된다. 그 후, t4와 t5 사이에서 데이터 스트로브 신호의 다음 하강 에지에서, DDR 메모리(3)로부터의 제4 데이터(D3)가 획득되어 데이터 버퍼(36)의 하강 에지 버퍼(43)에 저장된다.

SDRAM 모드 판독 동작

도 6의 (a) 내지 (c)를 참조하면, SDRAM 모드에서는, 데이터 스트로브 신호가 사용되지 않는다. 클록 신호의 상승 에지만이 SDRAM 메모리(3)로부터 데이터를 판독하는 데 사용된다. 따라서, 하강 에지 버퍼(43)는 SDRAM 모드에서 사용되지 않는다.

보다 구체적으로, 클록 타이밍 t0에서 판독(R) 커맨드가 발행될 때, 제1 데이터(D0)가 클록 타이밍 t2에서 DDR 메모리(3)로부터 출력된다. 여기서, 클록 타이밍 t2는, CL=2이기 때문에, 판독 커맨드 발행으로부터 2 클록 이후이다. 제1 데이터(D0)는 클록 타이밍 t3에서 획득되어 상승 에지 버퍼(42)에 저장된다. 마찬가지로, 제2 데이터(D1)가 클록 타이밍 t4에서 획득되어 상승 에지 버퍼(42)에 저장되고, 그 후 제3 데이터(D2) 및 제4 데이터(D3)가 각각 클록 타이밍 t5 및 t6에서획득되어 상승 에지 버퍼(42)에 저장된다.

DDR 모드 기록 동작

도 7의 (a) 내지 (d)를 참조하면, 클록 타이밍 t0에서 기록(W) 커맨드가 발행될 때, 입력 데이터 스트로브 신호가 클록 타이밍 t1에서 프리앰블 구간 동안 로우 레벨이 된다. 1 클록의 경과 후에, 데이터 스트로브 신호는 클록 타이밍 t2와 동기하여 하이 레벨이 되고 제1 데이터(D0)가 데이터 버퍼(36)의 상승 에지 버퍼(42)로부터 DDR 메모리(3)로 출력된다. 그 후, 데이터 스트로브 신호가 t2와 t3 사이에서 로우 레벨이 될 때, 제2 데이터(D1)가 데이터 버퍼(36)의 하강 에지 버퍼(43)로부터 DDR 메모리(3)로 출력된다. 이런 방식으로, 데이터 스트로브 신호를 클록 신호와 동기화하면서 소정 수의 데이터(D0-D3)(여기서, BL=4)가 DDR 메모리(3)에 기록된다.

SDRAM 모드 기록 동작

도 8의 (a) 내지 (c)를 참조하면, SDRAM 모드에서는, 데이터 스트로브 신호가 사용되지 않는다. 따라서 클록 타이밍 t0에서 기록(W) 커맨드가 발행될 때, 제1 데이터(D0)가 데이터 버퍼(36)의 상승 에지 버퍼(42)로부터 DDR 메모리(3)로 출력된다. 마찬가지로, 제2 내지 제4 데이터(D1-D4)가 클록 신호의 클록 타이밍 t1 내지 t3과 동기하여 DDR 메모리(3)에 순차 기록된다.

상술한 바와 같이, SDRAM 모드에서는, 데이터 스트로브 신호가 사용되지 않으므로 모드 제어기(41)는 상승 에지 및 하강 에지 버퍼(42, 43)에 데이터 스트로브 신호를 공급하지 않는다. 따라서, 데이터 스트로브 신호의 마스킹 제어가 필요하지 않다.

상기 실시예에서는, DRAM의 경우를 설명하였다. 그러나, 본 발명은 DDR-SDRAM이 제공되기 때문에 SRAM의 경우에도 적용될 수 있다. 또한, 본 발명은 3종 이상의 메모리의 경우에도 적용될 수 있다.

본 발명에 따르면, 모드 스위치 신호에 따라서 서로 다른 사양의 메모리를 사용하는 것이 가능하다. 따라서, 현재 주류인 SDRAM을 제어하는 메모리 제어기로서 최초로 사용하고, 장래 DDR이 주류가 된 경우에, DDR 메모리 제어기로서 사용함으로써, LSI를 다시 만들지 않고도 용이하고 또한 신속하게 DDR을 사용할 수 있게 되어, 쓸데없는 비용을 삭감하는 것이 가능하게 된다.

Claims

메모리 장치와의 데이터 통신을 제어하기 위한 메모리 제어기에 있어서,

타이밍 제어 신호에 따라서 상기 메모리 장치와 데이터 버스 사이의 데이터 전송 타이밍을 조정하기 위한 타이밍 조정기; 및

외부로부터 입력된 모드 선택 신호에 따라서 상기 메모리 장치의 타이밍 요건을 충족하도록 상기 타이밍 제어 신호를 제어하기 위한 모드 제어기

를 포함하는 메모리 제어기.
제1항에 있어서,

상기 메모리 장치의 종류에 따라서 상기 메모리 장치와 상기 데이터 버스 사이에 전송해야 할 데이터의 전압 레벨을 조정하기 위한 레벨 조정기를 더 포함하는 메모리 제어기.
메모리 장치와의 데이터 통신을 제어하기 위한 메모리 제어기에 있어서,

타이밍 제어 신호의 상승 에지에서 데이터를 획득하기 위한 제1 버퍼;

상기 타이밍 제어 신호의 하강 에지에서 데이터를 획득하기 위한 제2 버퍼; 및

외부로부터 입력된 모드 선택 신호에 따라서 상기 메모리 장치의 타이밍 요건을 충족하도록 상기 타이밍 제어 신호를 제어하기 위한 모드 제어기

를 포함하는 메모리 제어기.
제3항에 있어서, 상기 모드 제어기는 상기 모드 선택 신호에 따라서 클록 신호와 데이터 스트로브 신호 중 하나를 상기 타이밍 제어 신호로서 선택하는 메모리 제어기.
제4항에 있어서, 상기 메모리 장치가 싱크로노스 RAM(랜덤 액세스 메모리)인 경우, 상기 모드 제어기는 상기 클록 신호를 선택하여 그것을 상기 타이밍 제어 신호로서 상기 제1 버퍼에 공급하는 메모리 제어기.
제4항에 있어서, 상기 메모리 장치가 더블 데이터 레이트(DDR) 싱크로노스 RAM인 경우, 상기 모드 제어기는 상기 데이터 스트로브 신호를 선택하여 그것을 상기 타이밍 제어 신호로서 상기 제1 및 제2 버퍼에 공급하는 메모리 제어기.
제3항 내지 제6항 중 어느 한 항에 있어서,

상기 메모리 장치의 종류에 따라서 상기 메모리 장치와 상기 데이터 버스 사이에 전송해야 할 데이터의 전압 레벨을 조정하기 위한 레벨 조정기를 더 포함하는 메모리 제어기.
버스를 통하여 프로세서와 메모리 장치를 접속시키는 인터페이스 장치에 있어서,

상기 메모리 장치와의 데이터 통신을 제어하기 위한 메모리 제어기를 포함하며,

상기 메모리 제어기는,

타이밍 제어 신호에 따라서 상기 메모리 장치와 데이터 버스 사이의 데이터 전송 타이밍을 조정하기 위한 타이밍 조정기; 및

외부로부터 입력된 모드 선택 신호에 따라서 상기 메모리 장치의 타이밍 요건을 충족하도록 상기 타이밍 제어 신호를 제어하기 위한 모드 제어기

를 포함하는 인터페이스 장치.
제8항에 있어서, 상기 인터페이스 장치 및 상기 프로세서는 단일 반도체 칩 상에 집적 회로로서 형성되는 인터페이스 장치.
반도체 장치와의 데이터 통신을 제어하기 위한 제어 방법에 있어서,

a) 타이밍 제어 신호의 상승 에지에서 제1 버퍼 내에 데이터를 저장하는 단계;

b) 상기 타이밍 제어 신호의 하강 에지에서 제2 버퍼 내에 데이터를 저장하는 단계; 및

c) 외부로부터 입력된 모드 선택 신호에 따라서 상기 메모리 장치의 타이밍 요건을 충족하도록 상기 타이밍 제어 신호를 제어하는 단계

를 포함하는 제어 방법.
제10항에 있어서, 상기 단계 (c)에서, 상기 모드 선택 신호에 따라서 클록 신호와 데이터 스트로브 신호 중 하나가 상기 타이밍 제어 신호로서 선택되는 제어 방법.
제11항에 있어서, 상기 메모리 장치는 싱크로노스 RAM(랜덤 액세스 메모리)이고, 상기 클록 신호를 선택하여 그것을 상기 타이밍 제어 신호로서 상기 제1 버퍼에 공급하는 제어 방법.
제11항에 있어서, 상기 메모리 장치는 더블 데이터 레이트(DDR) 싱크로노스 RAM이고, 상기 데이터 스트로브 신호를 선택하여 그것을 상기 타이밍 제어 신호로서 상기 제1 및 제2 버퍼에 공급하는 제어 방법.
제10항 내지 제13항 중 어느 한 항에 있어서,

상기 메모리 장치의 종류에 따라서 상기 메모리 장치와 상기 데이터 버스 사이에 전송해야 할 데이터의 전압 레벨을 조정하는 단계를 더 포함하는 제어 방법.