KR20070054017A - 신호 처리 장치 - Google Patents

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Abstract

제어부와 동기형 메모리를 갖는 신호 처리 장치에 관련된 것이다. 신호 처리 장치의 제어부는 명령과 어드레스를 제공하기 위한 제 1 신호를 출력한다. 동기형 메모리는 상기 제 1 신호에 응답하여 상기 명령과 상기 어드레스를 입력받고, 상기 제어부로부터의 클럭 신호에 동기되어 데이터를 저장 또는 출력한다. 상기 제어부는 상기 동기형 메모리에 상기 데이터를 저장하기 전에 더미 데이터를 저장하기 위하여 상기 제 1 신호의 출력 타이밍을 조절한다. 따라서, 제어부에서 동기형 메모리로 인가되는 제 1 신호의 타이밍을 조절하여, 데이터 읽기 동작 시 데이터의 손실을 방지할 수 있다.
DDR SDRAM, CS 신호, DQS 신호, DQ 신호

Description

신호 처리 장치{APPARATUS FOR PROCESSING SIGNALS}
도 1은 DDR SDRAM의 데이터 쓰기 동작 시 각 신호의 타이밍도이다.
도 2는 DDR SDRAM의 데이터 읽기 동작 시 각 신호의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 신호 처리 장치의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 CS 신호의 출력 타이밍을 조절한 후, DDR SDRAM의 데이터 쓰기 동작 시 각 신호의 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 DDR SDRAM의 데이터 읽기 동작 시 각 신호의 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 신호 처리 장치 100: 제어부
110: 명령 제어부 111: CS 제어부
120: 데이터 처리부 121: 위상 동기 루프
200: DDR SDRAM 300: CS 신호 가변부
본 발명은 신호 처리 장치에 관한 것으로, 구체적으로 제어부와 동기형 메모 리를 포함한 신호 처리 장치에 관한 것이다.
액정 표시 장치(LCD: Liquid Crystal Display Device)의 대형화와 고해상도에 부응하여 액정 패널(Liquid Crystal Panel)에 표시되는 동영상 화질에 대한 중요성이 대두되고 있다. 액정 표시 장치의 타이밍 제어부(Timing Controller)에는 동영상 화질 개선을 위한 알고리즘(Algorithm)이 적용되고 있는 추세이다. 동영상 화질 개선을 위한 알고리즘을 사용하기 위해서는 액정 표시 장치로 입력되는 영상 데이터(Image Data) 중 적어도 하나의 프레임 데이터(Frame Data)에 대한 저장이 필요하다. 액정 표시 장치는 프레임 데이터 저장을 위해 향상된 동작 속도를 가진 더블 데이터 레이트 동기형 디램(Double Data Rate Synchronous Dynamic Random Access Memory, 이하 'DDR SDRAM'이라 칭함)을 주로 사용한다.
DDR SDRAM은 주어지는 클럭(Clock)에 일치하여 명령(Command) 및 어드레스(Address)를 입력받고, 해당 클럭에 일치하는 데이터를 읽거나 쓰는 동작(Data Read/Write)을 수행한다. 타이밍 제어부는 DDR SDRAM에 저장된 데이터(DQ)를 데이터 스트로브 신호(Data Strobe Signal, DQS)에 동기하여 읽고, 동영상 화질 개선을 위한 데이터 처리 과정을 거치게 된다. 이 경우, 타이밍 제어부 내로 입력된 데이터(DQ)와 데이터 스트로브 신호(DQS)의 전송 과정 중 각기 발생되는 지연(Delay) 시간의 차이로 인해, 데이터의 셋업/홀드 마진(Setup/Hold Margin)이 충분히 확보되지 않는 경우가 발생한다. 데이터의 셋업/홀드 마진이 충분히 확보되지 못하면, 전송된 데이터 중 일부를 읽지 못하는 문제가 발생한다.
따라서, 본 발명의 목적은 DDR SDRAM에 인가되는 명령 신호의 출력 타이밍을 조절하여 DDR SDRAM에 데이터를 저장하기 전에 더미 데이터를 저장하는 신호 처리 장치를 제공하는데 있다.
본 발명에 따른 신호 처리 장치는 제어부 및 동기형 메모리를 포함한다. 제어부는 명령과 어드레스를 제공하기 위한 제 1 신호를 출력한다. 동기형 메모리는 상기 제 1 신호에 응답하여 상기 명령과 상기 어드레스를 입력받고, 상기 제어부로부터의 클럭 신호에 동기되어 데이터를 저장 또는 출력한다. 상기 제어부는 상기 동기형 메모리에 상기 데이터를 저장하기 전에 더미 데이터를 저장하기 위하여 상기 제 1 신호의 출력 타이밍을 조절한다.
본 발명에 따른 신호 처리 장치는 제어부, 동기형 메모리, 그리고 제 1 신호 가변부를 포함한다. 제어부는 타이밍 제어 신호에 응답하여 명령과 어드레스를 제공하기 위한 제 1 신호를 출력하고, 외부로부터 입력된 입력 데이터의 읽기 및 쓰기 동작을 제어한다. 동기형 메모리는 상기 제 1 신호에 응답하여 상기 명령과 상기 어드레스를 입력받고, 상기 제어부로부터의 클럭 신호에 동기되어 상기 입력 데이터를 저장 또는 출력한다. 제 1 신호 가변부는 상기 제어부로부터 출력되는 출력 데이터의 출력 결과에 따라 상기 제 1 신호의 출력 타이밍을 가변하기 위한 상기 타이밍 제어 신호를 상기 제어부로 출력한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면들을 참조하여 상세히 설명하도록 한다.
도 1은 DDR SDRAM의 데이터 쓰기 동작 시 각 신호의 타이밍도이다.
고속의 데이터 처리를 위한 시스템에 사용되는 메모리는 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 동기식 메모리 장치(Synchronous Dynamic Random Access Memory, 이하 'SDRAM'이라 칭함)가 널리 사용되고 있다. 통상의 SDRAM은 클럭의 상승 에지(Rising Edge)에 동기되어, 클럭의 한 주기 동안 하나의 데이터를 입출력한다. 반면, DDR SDRAM은 클럭의 상승 에지 및 하강 에지(Falling Edge)에 동기되어, 클럭의 한 주기 동안 연속적으로 두 개의 데이터가 입출력된다. 따라서, DDR SDRAM은 클럭 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작 속도를 구현할 수 있어 차세대 메모리 장치로써 크게 각광받고 있다.
도 1의 CS(Chip Select) 명령은 제어부로부터 DDR SDRAM으로 입력되는 신호로, DDR SDRAM의 여러 모듈 또는 칩 중 원하는 모듈이나 칩을 선택하는데 사용한다. 또한, CS 신호는 로우(Low) 상태에서, DDR SDRAM으로 입력되는 모든 명령과 어드레스를 활성화시킨다.
MCLK(Clock)은 제어부로부터 DDR SDRAM으로 입력되는 클럭 신호로, MCLK의 상승 에지에 동기되어 DDR SDRAM의 모든 입출력 동작이 수행된다.
DQS(Data Strobe Signal)는 DDR SDRAM으로부터 제어부로 입력되는 신호로, 제어부에서 DDR SDRAM에 저장된 데이터 읽기 동작 시 데이터를 입력 받는 기준 신호로 사용된다.
DQ(Data)는 제어부와 DDR SDRAM 간에 전송되는 데이터를 나타낸다.
DQ 신호를 통해 DDR SDRAM으로 입력되는 데이터(D0, D1, D2,...)는 CS 신호가 로우 상태일 때, MCLK의 상승 에지로부터 한 클럭(1 clock) 지난 시점부터 쓰기 동작이 시작된다. 따라서 제어부로부터 입력되는 데이터(D0, D1, D2,...)는 한 클럭 주기 동안에 두 개의 데이터씩(예를 들어, D0-D1) DDR SDRAM에 쓰여진다. 이때, DQS는 MCLK과 일치하는 형태를 취한다.
도 2는 DDR SDRAM의 데이터 읽기 동작 시 각 신호의 타이밍도이다.
제어부에서 DDR SDRAM에 저장된 데이터를 읽기 시작하는 시점은 CS 신호가 로우 상태일 때, MCLK의 상승 에지로부터 카스 레이턴시(CAS Latency) 만큼 지난 시점이 된다. DDR SDRAM는 데이터 읽기 명령이 입력되면 저장된 데이터를 처리하여 출력하는 데까지 요구되는 최소 시간이 필요하다. 따라서, 카스 레이턴시는 DDR SDRAM의 데이터 처리에 필요한 최소 시간을 고려한 것이다. 카스 레이턴시는 DDR SDRAM의 성능에 따라 그 값이 달라질 수 있다. 도 2는 카스 레이턴시가 세 클럭(3 clock)인 경우를 나타낸다. 즉, 제어부는 CS 신호가 로우 상태일 때, MCLK의 상승 에지로부터 세 클럭(카스 레이턴시) 지난 시점부터 DDR SDRAM에 저장된 데이터를 읽기 시작한다.
도 3은 본 발명의 일 실시예에 따른 신호 처리 장치의 블록도이다.
신호 처리 장치(10)는 제어부(100), DDR SDRAM(200), 그리고 CS 신호 가변부(300)로 구성되어, 데이터의 읽기 및 쓰기 동작이 수행된다.
제어부(100)는 DDR SDRAM(200)의 동작을 제어하며, 명령 제어부(110)와 데이 터 처리부(120)를 포함한다.
명령 제어부(110)는 DDR SDRAM(200)의 동작을 제어하는 다수개의 명령어들(CS, MCLK, CAS, LAS 등)을 생성하여 DDR SDRAM(200)으로 전송한다. 명령 제어부(110)는 CS 신호의 타이밍을 제어하는 CS 제어부(111)를 포함한다.
데이터 처리부(120)는 DDR SDRAM(200)으로 입력 데이터(Data_in)를 전송하거나, DDR SDRAM(200)으로부터 데이터를 읽어와 동영상 화질 개선 등을 위한 데이터 처리를 담당한다. 데이터 처리부(120)와 DDR SDRAM(200) 간에는 데이터 스트로브 신호인 DQS와 데이터 신호인 DQ가 전송된다. 데이터 처리부(120)는 위상 동기 루프(PLL, 121)를 포함하며, 위상 동기 루프(PLL, 121)는 DQS 신호의 지연을 조정하여 데이터의 셋업/홀드 마진이 충분히 확보되도록 조절한다. 단, 위상 동기 루프(PLL, 121)는 한 클럭 이내의 DQS 신호의 지연만을 조정할 수 있다. 만약, 한 클럭 이상의 DQS 신호 지연이 발생하게 되면, 위상 동기 루프(PLL, 121)만으로 데이터의 충분한 셋업/홀드 마진을 확보하는 것은 불가능하다. 이를 위해, CS 제어부(111)에서 DQS 신호와 DQ 신호의 지연을 고려하여 CS 신호의 타이밍을 제어함으로써 제어부(100) 내에서 데이터의 손실없이 전송된 데이터를 읽을 수 있게 된다.
DDR SDRAM(200)은 데이터가 저장되는 곳으로, 제어부(100)로부터 인가되는 명령에 의해 동작한다.
CS 신호 가변부(300)는 제어부(100)로 입력되는 입력 데이터(Data_in)와 제어부(100)로부터 출력되는 출력 데이터(Data_out)의 일치 여부를 판별하여, 제어부(100)로 CS 신호의 타이밍 제어 신호(Ctrl)를 출력한다. 출력 데이터(Data_out)는 DDR SDRAM(200)에 저장된 데이터를 제어부(100)에서 읽어와 데이터 처리를 거친 것이다.
만약, 입력 데이터(Data_in)와 출력 데이터(Data_out)가 일치하면, 신호 처리 장치(10)의 데이터 읽기 및 쓰기 동작 시 데이터의 손실이 없다는 것을 나타낸다. 이 경우, CS 신호 가변부(300)는 입력 데이터(Data_in)와 출력 데이터(Data_out)가 일치한다고 판별하면, CS 신호의 출력 타이밍을 그대로 유지하는 명령인, 제 1 타이밍 제어 신호(Ctrl_1)를 CS 제어부(111)로 출력한다. 반대로, 입력 데이터(Data_in)와 출력 데이터(Data_out)가 일치하지 않으면, 신호 처리 장치(10)의 데이터 읽기 및 쓰기 동작 시 데이터의 손실이 발생한 것을 나타낸다. 이 경우, CS 신호 가변부(300)는 입력 데이터(Data_in)와 출력 데이터(Data_out)가 일치하지 않다고 판별하면, CS 신호의 출력 타이밍을 변경하는 명령인, 제 2 타이밍 제어 신호(Ctrl_2)를 CS 제어부(111)로 출력한다. CS 제어부(111)가 제 2 타이밍 제어 신호(Ctrl_2)를 입력받게 되면, CS 제어부(111)는 DDR SDRAM(200)에 입력 데이터(Data_in)를 저장하기 전에 더미 데이터(Dummy)가 저장되도록 CS 신호의 출력 타이밍을 조절한다.
도 4는 본 발명의 일 실시예에 따른 CS 신호의 출력 타이밍을 조절한 후, DDR SDRAM(200)의 데이터 쓰기 동작 시 각 신호의 타이밍도이다.
CS 제어부(111)는 CS 신호 가변부(300)로부터 제 2 타이밍 제어 신호(Ctrl_2)를 입력받으면, CS 신호의 출력 타이밍이 한 클럭 먼저 발생하게 된다. 즉, CS 신호가 활성화되는 로우 상태를 한 클럭 먼저 발생하여, CS 신호가 로우 상태 일 때, MCLK의 상승 에지로부터 한 클럭(1 clock) 지난 시점부터 DDR SDRAM(200)에 쓰기 동작이 시작된다. 따라서, DDR SDRAM(200)에는 실제 데이터(D0, D1, D2,...)가 기입되기 전, 두 개의 더미 데이터(Dummy)가 먼저 기입된다. DDR SDRAM(200)의 쓰기 동작 시, 저장된 더미 데이터(Dummy)는 제어부(100)로부터 데이터 읽기 동작 시, DQS 신호와 DQ 신호의 지연 차이로 인한 데이터 손실을 막아준다. 다시 말해, 실제 데이터(D0, D1, D2,...)와 함께 기입된 더미 데이터(Dummy)는 데이터 읽기 동작 시, 데이터의 셋업/홀드 마진 확보에 따라 발생한 시간 지연을 보상해 주는 역할을 한다.
도 3의 CS 신호 가변부(300)는 입력 데이터(Data_in)와 출력 데이터(Data_out)의 일치 여부에 따라, CS 신호의 출력 타이밍이 도 1 혹은 도 4와 같은 타이밍을 갖도록 제어한다.
도 5는 본 발명의 일 실시예에 따른 DDR SDRAM(200)의 데이터 읽기 동작 시 각 신호의 타이밍도이다.
도 5의 (A)는 DDR SDRAM(200)에서 출력되는 신호의 타이밍도를 나타낸 것이고, 도 5의 (B)는 DDR SDRAM(200)으로부터 출력된 신호가 제어부(100) 내로 입력된 때의 신호의 타이밍도를 나타낸 것이다. 도 5의 (A)와 같이 DDR SDRAM(200)에서 출력되는 DQS 신호와 DQ 신호는 동기가 일치되어 제어부(100)로 전송된다. 이때, DQ 신호에는 도 4와 같이 데이터 쓰기 동작 시, CS 신호 타이밍 조절로 인하여 기입된 더미 데이터(Dummy)와 실제 데이터(D0, D1, D2, ...)가 함께 포함된다.
도 5의 (A)와 같이 전송된 DQS 신호 및 DQ 신호는 전송선 및 제어부(100) 내 의 위상 동기 루프(PLL, 121) 혹은 플립플롭(Flip Flop, 미도시됨) 등을 각각 거치면서 상이한 시간 지연 차이(DQS delay, DQ delay)가 발생하여 도 5의 (B)와 같은 타이밍도를 나타낸다. DQS 신호의 시간 지연(DQS delay) 크기는 DQ 신호의 시간 지연(DQ delay) 크기보다 크다. 이 경우, DQ 신호에는 더미 데이터(Dummy)도 포함되어 있으므로, DQS 신호의 시간 지연 후(DQS delay), DQS 신호가 활성화되는 시점에서 데이터의 손실없이 데이터 읽기 동작이 수행될 수 있다.
앞에서 설명한 바와 같이, 신호 처리 장치는 제어부(100)와 DDR SDRAM(200), 그리고 CS 신호 가변부(300)를 포함한다. CS 신호 가변부(300)는 제어부(100)로 입력되는 입력 데이터(Data_in)와 제어부(100)로부터 출력되는 출력 데이터(Data_out)의 일치 여부에 따라, CS 신호의 출력 타이밍을 조절한다. CS 신호의 출력 타이밍 조절은 DDR SDRAM(200)에 저장된 데이터의 읽기 동작 시, 데이터의 손실이 없도록 한다.
이상과 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 제어부에서 DDR SDRAM에 인가되는 CS 신호의 타이밍을 조절하여, 데이터 읽기 동작 시 데이터의 손실을 방지할 수 있다.

Claims (9)

  1. 명령과 어드레스를 제공하기 위한 제 1 신호를 출력하는 제어부; 및
    상기 제 1 신호에 응답하여 상기 명령과 상기 어드레스를 입력받고, 상기 제어부로부터의 클럭 신호에 동기되어 데이터를 저장 또는 출력하는 동기형 메모리를 포함하고,
    상기 제어부는 상기 동기형 메모리에 상기 데이터를 저장하기 전에 더미 데이터를 저장하기 위하여 상기 제 1 신호의 출력 타이밍을 조절하는 것을 특징으로 하는 신호 처리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 신호는 칩 선택 신호(CS 신호)인 것을 특징으로 하는 신호 처리 장치.
  3. 제 1 항에 있어서,
    상기 제어부는,
    상기 제 1 신호의 상기 출력 타이밍을 조절하는 명령 제어부; 및
    상기 데이터의 읽기 및 쓰기 동작을 수행하는 데이터 처리부를 포함하는 것을 특징으로 하는 신호 처리 장치.
  4. 제 1 항에 있어서,
    상기 동기형 메모리는 상기 클럭 신호의 한 주기 동안에 두 개의 데이터가 처리되는 더블 데이터 레이트 동기형 디램 (DDR SDRAM)인 것을 특징으로 하는 신호 처리 장치.
  5. 타이밍 제어 신호에 응답하여 명령과 어드레스를 제공하기 위한 제 1 신호를 출력하고, 외부로부터 입력된 입력 데이터의 읽기 및 쓰기 동작을 제어하는 제어부;
    상기 제 1 신호에 응답하여 상기 명령과 상기 어드레스를 입력받고, 상기 제어부로부터의 클럭 신호에 동기되어 상기 입력 데이터를 저장 또는 출력하는 동기형 메모리; 및
    상기 제어부로부터 출력되는 출력 데이터의 출력 결과에 따라 상기 제 1 신호의 출력 타이밍을 가변하기 위한 상기 타이밍 제어 신호를 상기 제어부로 출력하는 제 1 신호 가변부를 포함하는 신호 처리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 신호 가변부는, 상기 입력 데이터와 상기 출력 데이터가 일치하면 제 1 타이밍 제어 신호를 발생하고,
    상기 입력 데이터와 상기 출력 데이터가 일치하지 않으면 제 2 타이밍 제어 신호를 발생하는 것을 특징으로 하는 신호 처리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 신호 가변부로부터 상기 제 2 타이밍 제어 신호가 출력되면, 상기 제어부는 상기 제 2 타이밍 제어 신호에 응답하여 상기 동기형 메모리에 상기 입력 데이터를 저장하기 전에 더미 데이터가 저장되도록 상기 제 1 신호의 출력 타이밍을 조절하는 것을 특징으로 하는 신호 처리 장치.
  8. 제 5 항에 있어서,
    상기 제 1 신호는 칩 선택 신호(CS 신호)인 것을 특징으로 하는 신호 처리 장치.
  9. 제 5 항에 있어서,
    상기 동기형 메모리는 상기 클럭 신호의 한 주기 동안에 두 개의 데이터가 처리되는 더블 데이터 레이트 동기형 디램 (DDR SDRAM)인 것을 특징으로 하는 신호 처리 장치.
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