JP4959264B2 - メモリ制御装置 - Google Patents
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Description
所定のクロック信号を生成するクロックジェネレータと、
上記クロックジェネレータの生成する所定のクロック信号を基に基準クロック周期を算出するDLL回路と、
上記DLL回路の出力値と少なくとも一種類のパラメータとを入力とし、遅延設定値を出力する遅延設定回路と、
上記遅延設定値を遅延設定入力とする遅延素子とを含み、
上記遅延素子は遅延設定入力に従い遅延値を決定し、
上記遅延素子の入力信号は、上記クロックジェネレータの生成する所定のクロック信号により駆動されるフリップフロップの出力と接続され、上記遅延素子の出力信号は、メモリへの出力バッファの入力に接続され、
上記DLL回路に入力される所定のクロックは、メモリクロックのN(Nは自然数)倍の周波数である
ことを特徴とする。
所定のクロック信号を生成するクロックジェネレータと、
上記クロックジェネレータの生成する所定のクロック信号を基に基準クロック周期を算出するDLL回路と、
上記DLL回路の出力値と複数のパラメータとを入力とし、夫々のパラメータに従い遅延設定値を出力する遅延設定回路と、
複数の上記遅延設定値を遅延設定入力とする複数の遅延素子とを含み、
上記遅延素子は遅延設定入力に従い遅延値を決定し、
上記遅延素子の入力信号は、上記クロックジェネレータの生成する所定のクロック信号により駆動されるフリップフロップの出力と接続され、上記遅延素子の出力信号は、メモリへの出力バッファの入力に接続され、
上記DLL回路に入力される所定のクロックは、メモリクロックのN(Nは自然数)倍の周波数である
ことを特徴とする。
上記遅延素子と接続される出力バッファの少なくとも一つが、メモリへ入力するクロックのためのものであり、その遅延素子の入力は上記クロックジェネレータから供給されることを特徴とする請求項1又は2に記載のメモリ制御装置である。
メモリへのアドレス及びコマンドと、
チップセレクト信号と、
ストローブ信号と、
データ及びデータマスク信号に対して、夫々異なる遅延設定入力により異なる遅延値を決定する遅延素子が夫々に設けられていることを特徴とする請求項2のメモリ制御装置である。
データストローブ信号の出力バッファに接続される遅延素子の前段のフリップフロップと、データ及びデータマスク信号の出力バッファに接続される遅延素子の前段のフリップフロップは、メモリクロックの2倍の周波数で動作することを特徴とする請求項1又は2に記載のメモリ制御装置である。
データストローブ信号を駆動するフリップフロップに入力されるクロックと、データ及びデータマスク信号を駆動するフリップフロップに入力されるクロックは、180度位相が異なることを特徴とする請求項5のメモリ制御装置である。
メモリへのアドレス及びコマンド出力は、遅くともチップセレクト信号がアクティブになる一クロック前には値が確定していることを特徴とする請求項1又は2に記載のメモリ制御装置である。
上記遅延素子は、単位遅延時間を生成する部分回路である遅延単位を、複数個含み、
上記DLL回路は、第2の単位遅延時間を生成する部分回路である第2の遅延単位を、足し合わせて遅延値を設定する第2の遅延素子を含み、
上記遅延素子に含まれる上記遅延単位の生成する単位遅延時間と、上記第2の遅延素子に含まれる上記第2の遅延単位の生成する単位遅延時間とは等しいことを特徴とする請求項1又は2に記載のメモリ制御装置である。
図1は、本発明の第1の実施形態に係るメモリ制御装置1のブロック図である。まず、クロックジェネレータ2は、システムクロックを取り込み、DLL(Delay Locked Loop)回路4への基準クロック入力、メモリクロックへの出力クロック、及び、メモリアドレス/コマンドやデータ等のメモリへの出力信号を駆動するフリップフロップ(10b、10c、10d)の駆動クロックを生成している。フリップフロップ(10b、10c、10d)は、1対1で遅延素子(8b、8c、8d)と接続される。遅延素子(8b、8c、8d)の出力信号は、メモリアドレス/コマンドやデータ等の(メモリにおける)夫々の出力バッファの入力と接続される。
[数1]
M=N×1/8
上記式を踏まえると遅延素子の遅延値「tDly」は以下の式(数2)のようになる。
[数2]
tDly=tINI + tCK_cyc×1/8
ここで、「tCK_cyc」はメモリクロックの周期である。「tINI」は遅延パラメータが0であっても遅延素子(8a、8b、8c、8d)が有する固有の遅延値であり、遅延素子内部には遅延単位(回路)を選択する回路等が含まれるために生じるものである。
第1の実施形態に係るメモリ制御装置1では、遅延設定回路6に対する遅延パラメータは一つである。一方、第2の実施形態に係るメモリ制御装置1では、遅延パラメータをメモリへの出力信号のグループ毎に設定する。ストローブ信号に対して1つの遅延パラメータを、そのストローブ信号に対応する複数のデータに少なくとも1つの遅延パラメータを設定できるようにするとよい。
図4に示す波形図(タイミング)では、遅延値が、メモリクロックの一周期分の範囲に到らなくてもよいことを示している。遅延(設定)値として要求される遅延がメモリクロックの半周期で十分であるならば、DLL回路4に入力するクロックはクロックジェネレータ2で発生したメモリクロックの1/2の周期(即ち、2倍の周波数)でもよい。更に、遅延(設定)値として要求される遅延がメモリクロックの周期の1/N(Nは自然数)で十分であるならば、DLL回路4に入力するクロックはクロックジェネレータ2で発生したメモリクロックの1/Nの周期(即ち、N倍の周波数)でもよい。
DDR1/DDR2−SDRAMでは、ストローブ信号と、データ及びデータマスク信号は、図7に示すタイミング規格を満たさなければならない。したがって、図6及び図3に示すようにストローブ信号を駆動するクロック(clkm×2wO1)と、データ及びデータマスク信号を駆動するクロック(clkm×2wO2)とに、180度の位相差を付けて予め駆動クロック間ではタイミング(規格)を満たすようにしておけば、後は実装基板上の遅延による補正(即ち、上述の第1〜第3の実施形態による遅延設定)が容易になる。
Claims (8)
- 所定のクロック信号を生成するクロックジェネレータと、
上記クロックジェネレータの生成する所定のクロック信号を基に基準クロック周期を算出するDLL回路と、
上記DLL回路の出力値と少なくとも一種類のパラメータとを入力とし、遅延設定値を出力する遅延設定回路と、
上記遅延設定値を遅延設定入力とする遅延素子とを含み、
上記遅延素子は遅延設定入力に従い遅延値を決定し、
上記遅延素子の入力信号は、上記クロックジェネレータの生成する所定のクロック信号により駆動されるフリップフロップの出力と接続され、上記遅延素子の出力信号は、メモリへの出力バッファの入力に接続され、
上記DLL回路に入力される所定のクロックは、メモリクロックのN(Nは自然数)倍の周波数である
ことを特徴とするメモリ制御装置。 - 所定のクロック信号を生成するクロックジェネレータと、
上記クロックジェネレータの生成する所定のクロック信号を基に基準クロック周期を算出するDLL回路と、
上記DLL回路の出力値と複数のパラメータとを入力とし、夫々のパラメータに従い遅延設定値を出力する遅延設定回路と、
複数の上記遅延設定値を遅延設定入力とする複数の遅延素子とを含み、
上記遅延素子は遅延設定入力に従い遅延値を決定し、
上記遅延素子の入力信号は、上記クロックジェネレータの生成する所定のクロック信号により駆動されるフリップフロップの出力と接続され、上記遅延素子の出力信号は、メモリへの出力バッファの入力に接続され、
上記DLL回路に入力される所定のクロックは、メモリクロックのN(Nは自然数)倍の周波数である
ことを特徴とするメモリ制御装置。 - 上記遅延素子と接続される出力バッファの少なくとも一つが、メモリへ入力するクロックのためのものであり、その遅延素子の入力は上記クロックジェネレータから供給されることを特徴とする請求項1又は2に記載のメモリ制御装置。
- メモリへのアドレス及びコマンドと、
チップセレクト信号と、
ストローブ信号と、
データ及びデータマスク信号に対して、夫々異なる遅延設定入力により異なる遅延値を決定する遅延素子が夫々に設けられていることを特徴とする請求項2に記載のメモリ制御装置。 - データストローブ信号の出力バッファに接続される遅延素子の前段のフリップフロップと、データ及びデータマスク信号の出力バッファに接続される遅延素子の前段のフリップフロップは、メモリクロックの2倍の周波数で動作することを特徴とする請求項1又は2に記載のメモリ制御装置。
- データストローブ信号を駆動するフリップフロップに入力されるクロックと、データ及びデータマスク信号を駆動するフリップフロップに入力されるクロックは、180度位相が異なることを特徴とする請求項5に記載のメモリ制御装置。
- メモリへのアドレス及びコマンド出力は、遅くともチップセレクト信号がアクティブになる一クロック前には値が確定していることを特徴とする請求項1又は2に記載のメモリ制御装置。
- 上記遅延素子は、単位遅延時間を生成する部分回路である遅延単位を、複数個含み、
上記DLL回路は、第2の単位遅延時間を生成する部分回路である第2の遅延単位を、足し合わせて遅延値を設定する第2の遅延素子を含み、
上記遅延素子に含まれる上記遅延単位の生成する単位遅延時間と、上記第2の遅延素子に含まれる上記第2の遅延単位の生成する単位遅延時間とは等しいことを特徴とする請求項1又は2に記載のメモリ制御装置。
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