JP2001264390A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JP2001264390A JP2001264390A JP2000076084A JP2000076084A JP2001264390A JP 2001264390 A JP2001264390 A JP 2001264390A JP 2000076084 A JP2000076084 A JP 2000076084A JP 2000076084 A JP2000076084 A JP 2000076084A JP 2001264390 A JP2001264390 A JP 2001264390A
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- JP
- Japan
- Prior art keywords
- output
- signal
- flip
- clock
- delay
- Prior art date
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- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 検査時に最適なストローブタイミングは測定
条件などによって異なるため、条件が変わればLSIテス
タ側でストローブタイミング調整が必要。 【解決手段】 内部クロックに同期して動作し、クロッ
クの立ち上がりでストローブ信号をアサートし、次のク
ロックの立ち上がりまでにストローブ信号をネゲートす
るフリップフロップと、前記フリップフロップの出力を
検査対象の信号の遅延要素と同じ遅延時間をもつ遅延回
路を介して出力する。このストローブ信号を用いてLSI
テスタで最適なストローブ信号を自動生成することがで
きる。
条件などによって異なるため、条件が変わればLSIテス
タ側でストローブタイミング調整が必要。 【解決手段】 内部クロックに同期して動作し、クロッ
クの立ち上がりでストローブ信号をアサートし、次のク
ロックの立ち上がりまでにストローブ信号をネゲートす
るフリップフロップと、前記フリップフロップの出力を
検査対象の信号の遅延要素と同じ遅延時間をもつ遅延回
路を介して出力する。このストローブ信号を用いてLSI
テスタで最適なストローブ信号を自動生成することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックに同期し
て動作する集積回路に関するものである。
て動作する集積回路に関するものである。
【０００２】
【従来の技術】図２に従来の集積回路の構成図を示す。
クロックジェネレータＣＧ２００の出力する内部クロッ
クに同期して動作する内部のフリップフロップ２０１の
出力がセレクタや配線などで構成される遅延要素２０２
を介して出力端子へ出力されている。
クロックジェネレータＣＧ２００の出力する内部クロッ
クに同期して動作する内部のフリップフロップ２０１の
出力がセレクタや配線などで構成される遅延要素２０２
を介して出力端子へ出力されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の集積回路では、集積回路の検査を期待値と比較して
検査や評価を行う際に、期待値比較するタイミングであ
るストローブタイミングをＬＳＩテスタ側で生成しなけ
ればならなかった。そして、図４に示すように、電源電
圧の変動や温度条件の変動や集積回路のしきい値電圧な
どのプロセスパラメータの変動等により集積回路内の各
部の遅延時間が変動するため、内部クロックに同期して
正常に動作していたとしても、ＣＧが出力する内部クロ
ックの遅延時間Ｄ１が変動したり、前記遅延要素の遅延
時間Ｄ２が変動するために、最適なストローブタイミン
グＤ３を生成するためには、測定条件やプロセス条件を
考慮してＬＳＩテスタの設定を都度調整する必要があっ
た。
来の集積回路では、集積回路の検査を期待値と比較して
検査や評価を行う際に、期待値比較するタイミングであ
るストローブタイミングをＬＳＩテスタ側で生成しなけ
ればならなかった。そして、図４に示すように、電源電
圧の変動や温度条件の変動や集積回路のしきい値電圧な
どのプロセスパラメータの変動等により集積回路内の各
部の遅延時間が変動するため、内部クロックに同期して
正常に動作していたとしても、ＣＧが出力する内部クロ
ックの遅延時間Ｄ１が変動したり、前記遅延要素の遅延
時間Ｄ２が変動するために、最適なストローブタイミン
グＤ３を生成するためには、測定条件やプロセス条件を
考慮してＬＳＩテスタの設定を都度調整する必要があっ
た。
【０００４】本発明は、測定条件やプロセス条件が変動
した際に、最適なストローブタイミングを自動生成する
ことを可能にすることを目的とする。
した際に、最適なストローブタイミングを自動生成する
ことを可能にすることを目的とする。
【０００５】
【課題を解決するための手段】この課題を解決するため
に、本発明の集積回路は、内部クロックを発生するクロ
ックジェネレータと、前記クロックジェネレータが出力
する内部クロックに同期して動作しクロックの立ち上が
りでストローブ信号をアサートし次のクロックの立ち上
がりまでにネゲートする第１フリップフロップと、前記
第１フリップフロップが出力するストローブ信号を入力
として通常信号の最終段の第２フリップフロップの出力
から集積回路の出力端子までの間の遅延要素と同等の遅
延時間を持ち出力を出力端子へ出力する遅延回路とを有
することを特徴とする。
に、本発明の集積回路は、内部クロックを発生するクロ
ックジェネレータと、前記クロックジェネレータが出力
する内部クロックに同期して動作しクロックの立ち上が
りでストローブ信号をアサートし次のクロックの立ち上
がりまでにネゲートする第１フリップフロップと、前記
第１フリップフロップが出力するストローブ信号を入力
として通常信号の最終段の第２フリップフロップの出力
から集積回路の出力端子までの間の遅延要素と同等の遅
延時間を持ち出力を出力端子へ出力する遅延回路とを有
することを特徴とする。
【０００６】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【０００７】図１は、本発明の実施の形態における構成
図である。同図において１００は内部クロックを生成す
るクロックジェネレータＣＧであり、ＣＧ１００の出力
する内部クロックに同期して動作するフリップフロップ
１０１が出力する信号は、セレクタや配線などの遅延要
素１０２を介して出力端子から出力される。また、クロ
ックジェネレータ１００が出力する内部クロックに同期
して動作するストローブ信号生成用のフリップフロップ
１０３の出力は、遅延回路１０４を介して出力端子から
出力される。フリップフロップ１０３は内部クロックの
立ち上がりで出力がＨになり、内部クロックの立ち下が
りで出力がＬになる。遅延回路１０４の遅延時間は、対
応する信号の遅延要素１０２と同等の遅延時間になるよ
うに設計しておく。
図である。同図において１００は内部クロックを生成す
るクロックジェネレータＣＧであり、ＣＧ１００の出力
する内部クロックに同期して動作するフリップフロップ
１０１が出力する信号は、セレクタや配線などの遅延要
素１０２を介して出力端子から出力される。また、クロ
ックジェネレータ１００が出力する内部クロックに同期
して動作するストローブ信号生成用のフリップフロップ
１０３の出力は、遅延回路１０４を介して出力端子から
出力される。フリップフロップ１０３は内部クロックの
立ち上がりで出力がＨになり、内部クロックの立ち下が
りで出力がＬになる。遅延回路１０４の遅延時間は、対
応する信号の遅延要素１０２と同等の遅延時間になるよ
うに設計しておく。
【０００８】次に、本発明の実施形態の集積回路の動作
例を図３に示す信号のタイミング図を用いて説明する。
電源電圧の変動や温度条件の変動といった測定条件と、
集積回路のしきい値電圧などのプロセスパラメータの変
動といったプロセス条件の変動とによって、入力クロッ
クの位相に対して、内部クロックの遅延時間Ｄ１と内部
遅延要素の遅延時間Ｄ２１、Ｄ２２が変化して、出力信
号のタイミングが変化するが、内部クロックの遅延時間
Ｄ１がずれるとそれに伴いフリップフロップ１０３へ入
る内部クロックも遅延時間が同方向にＤ１ずれてフリッ
プフロップ１０３の出力信号の遅延時間はフリップフロ
ップ１０１の出力信号の遅延時間と一致する。また、遅
延要素１０２の遅延時間Ｄ２１、Ｄ２２の変動と同じ変
動が遅延回路１０４にも生ずる。そのため、測定条件お
よびプロセス条件の変動による出力信号の遅延の変動に
合わせて、ストローブ信号の遅延も変動するため、LSI
テスタはストローブ信号の立ち上がりから一定時間Ｄ３
１、Ｄ３２後にストローブタイミングを設定することに
より、最適なストローブタイミングを生成することがで
きる。ここで、Ｄ３１、Ｄ３２は例えば内部クロックの
周期の１／２の時間などを設定する。
例を図３に示す信号のタイミング図を用いて説明する。
電源電圧の変動や温度条件の変動といった測定条件と、
集積回路のしきい値電圧などのプロセスパラメータの変
動といったプロセス条件の変動とによって、入力クロッ
クの位相に対して、内部クロックの遅延時間Ｄ１と内部
遅延要素の遅延時間Ｄ２１、Ｄ２２が変化して、出力信
号のタイミングが変化するが、内部クロックの遅延時間
Ｄ１がずれるとそれに伴いフリップフロップ１０３へ入
る内部クロックも遅延時間が同方向にＤ１ずれてフリッ
プフロップ１０３の出力信号の遅延時間はフリップフロ
ップ１０１の出力信号の遅延時間と一致する。また、遅
延要素１０２の遅延時間Ｄ２１、Ｄ２２の変動と同じ変
動が遅延回路１０４にも生ずる。そのため、測定条件お
よびプロセス条件の変動による出力信号の遅延の変動に
合わせて、ストローブ信号の遅延も変動するため、LSI
テスタはストローブ信号の立ち上がりから一定時間Ｄ３
１、Ｄ３２後にストローブタイミングを設定することに
より、最適なストローブタイミングを生成することがで
きる。ここで、Ｄ３１、Ｄ３２は例えば内部クロックの
周期の１／２の時間などを設定する。
【０００９】なお、フリップフロップ１０３が出力する
信号が内部クロックの立ち上がりでＬを出力、立ち下が
りでＨを出力でも同様の効果が得られる。また、フリッ
プフロップ１０３が出力する信号が内部クロックの立ち
上がりでＨまたはＬを出力し、一定時間後に反転してＬ
またはＨを出力しても、同様の効果が得られる。また、
内部クロックのデューティ比が一定である場合は、フリ
ップフロップ１０３の出力が内部クロックの立ち下がり
に同期して変化しても同様の効果が得られる。また、通
常の出力信号１本につきストローブ信号を１本生成して
もよいが、出力信号の遅延が比較的近いものをまとめて
グループと考え、グループ内の出力信号の遅延要素の遅
延時間の平均または最大値または最小値を遅延時間とす
る遅延回路を用いたストローブ信号を各グループにつき
１本出力することにより、ストローブ信号の本数を減ら
しても、同様の効果が得られる。
信号が内部クロックの立ち上がりでＬを出力、立ち下が
りでＨを出力でも同様の効果が得られる。また、フリッ
プフロップ１０３が出力する信号が内部クロックの立ち
上がりでＨまたはＬを出力し、一定時間後に反転してＬ
またはＨを出力しても、同様の効果が得られる。また、
内部クロックのデューティ比が一定である場合は、フリ
ップフロップ１０３の出力が内部クロックの立ち下がり
に同期して変化しても同様の効果が得られる。また、通
常の出力信号１本につきストローブ信号を１本生成して
もよいが、出力信号の遅延が比較的近いものをまとめて
グループと考え、グループ内の出力信号の遅延要素の遅
延時間の平均または最大値または最小値を遅延時間とす
る遅延回路を用いたストローブ信号を各グループにつき
１本出力することにより、ストローブ信号の本数を減ら
しても、同様の効果が得られる。
【００１０】
【発明の効果】以上のように本発明によれば、ＣＧが出
力する内部クロックをＦＦのクロックとして入力し、そ
のＦＦがパルスを生成して、そのパルスを、測定する信
号の経路と同等の遅延時間を持つ遅延回路を通してスト
ローブ信号として出力することにより、温度、電源電
圧、プロセスばらつきなどによって出力信号のタイミン
グが変化しても、ＬＳＩテスタのストローブタイミング
を最適なタイミングに自動生成することができる。
力する内部クロックをＦＦのクロックとして入力し、そ
のＦＦがパルスを生成して、そのパルスを、測定する信
号の経路と同等の遅延時間を持つ遅延回路を通してスト
ローブ信号として出力することにより、温度、電源電
圧、プロセスばらつきなどによって出力信号のタイミン
グが変化しても、ＬＳＩテスタのストローブタイミング
を最適なタイミングに自動生成することができる。
【図１】本発明の実施形態の集積回路の構成図
【図２】従来の実施形態の集積回路の構成図
【図３】本発明の実施形態の集積回路の動作例における
信号のタイミング図
信号のタイミング図
【図４】従来の実施形態の集積回路の動作例における信
号のタイミング図
号のタイミング図
１００ クロックジェネレータ １０１ 第２フリップフロップ １０２ 遅延要素 １０３ 第１フリップフロップ １０４ 遅延回路
フロントページの続き Ｆターム(参考） 2G032 AA01 AB01 AD06 AG07 AK11 AL01 5B079 BA20 BB04 BC02 CC02 DD05 DD06 DD13 DD20 5J001 AA11 BB02 CC01 DD02 DD03 DD04 9A001 BB05 LL05 LL08
Claims (1)
- 【請求項１】 内部クロックを発生するクロックジェネ
レータと、前記クロックジェネレータが出力する内部ク
ロックに同期して動作しクロックの立ち上がりでストロ
ーブ信号をアサートし次のクロックの立ち上がりまでに
ネゲートする第１フリップフロップと、前記第１フリッ
プフロップが出力するストローブ信号を入力として通常
信号の最終段の第２フリップフロップの出力から集積回
路の出力端子までの間の遅延要素と同等の遅延時間を持
ち出力を出力端子へ出力する遅延回路とを有することを
特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000076084A JP2001264390A (ja) | 2000-03-17 | 2000-03-17 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000076084A JP2001264390A (ja) | 2000-03-17 | 2000-03-17 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001264390A true JP2001264390A (ja) | 2001-09-26 |
Family
ID=18593878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000076084A Pending JP2001264390A (ja) | 2000-03-17 | 2000-03-17 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001264390A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071249A (ja) * | 2006-09-15 | 2008-03-27 | Ricoh Co Ltd | メモリ制御装置 |
| US11031928B2 (en) | 2019-03-18 | 2021-06-08 | Toshiba Memory Corporation | Semiconductor integrated circuit and transmission device |
-
2000
- 2000-03-17 JP JP2000076084A patent/JP2001264390A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071249A (ja) * | 2006-09-15 | 2008-03-27 | Ricoh Co Ltd | メモリ制御装置 |
| US11031928B2 (en) | 2019-03-18 | 2021-06-08 | Toshiba Memory Corporation | Semiconductor integrated circuit and transmission device |
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