JP5056773B2 - メモリ制御装置 - Google Patents
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次に、本発明の実施の形態を図面と共に説明する。図1は、本発明が適用されたメモリ制御装置の一例としての、レーザプリンタの制御部の構成を表すブロック図である。図1に示すように、本実施の形態の制御部は、ASIC(application specific integrated circuit )1を中心に構成され、このASIC1には、32bit幅のデータバス50を介して、オプションの拡張メモリとしての64bitのDIMM70(DRAMモジュールの一例)が接続可能とされている。なお、DIMM70は、32bitのデータバスをもつ2つのDDR−SDRAM(以下、単にDRAMという:DRAMユニットの一例)80,90を備えて構成されている。
本実施の形態のように、DRAM80,90がDDR−SDRAMの場合、マスク信号(DM)は、読み出しに対してはマスクを行うことができない規格となっている。ここで、DDR−SDRAMであるDRAM80,90に対してSDR−SDRAMと同様の制御を行った場合の課題を、図4,図5を用いて説明する。
すなわち、SDR−SDRAMの場合においては、DDR−SDRAMの場合と異なり、読み出し時においても、マスク信号(DQM)が有効となる規格であるので、DRAM80,90の双方からデータが読み出され、データが衝突してしまうということはなかった。ところが、DDR−SDRAMは読み出し時のマスクができない規格となっているため、SDR−SDRAMを想定した従来の回路構成をそのまま適用すると上記のようにデータが衝突するといった課題が生じていた。
このように、本実施の形態では、2つのDRAM80,90に互いに反転したクロック信号(ck0),(ck1)を入力し、読み出し対象となるDRAM80(または90)に入力されるクロック信号に対してのみ有効となるタイミングで制御信号(CS信号)を出力している。しかも、その制御信号(CS信号)のパルス幅は上記クロック信号(ck0),(ck1)の1周期未満のパルス幅に短縮されているので、そのCS信号(cs#)が他のDRAM90(または80)に対しても有効となってしまうのが良好に抑制される。このため、本実施の形態では、セレクタ等の構成を追加することなくデータの衝突を回避して、ワイヤードオア接続された2つのDRAM80,90のうち所望のDRAM80または90からCPU2がデータを読み出すことができる。
3…発振回路 4…PLL
8,9,11,12,13,14,15…IOバッファ 10…メモリ制御回路
50…データバス 70…DIMM
80,90…DRAM
Claims (2)
- N(Nは自然数)ビット幅のDRAMユニットから構成されているM×N(Mは2以上の自然数)ビット幅のDRAMモジュールを、CPUがデータを読み出し可能に制御するNビット幅のデータバスに対応したメモリ制御装置であって、
それぞれNビット幅の上記DRAMユニットM個に対してワイヤードオア接続されたNビット幅のデータバスと、
上記各DRAMユニットに、それぞれクロック信号を入力するクロック信号入力手段と、
上記クロック信号入力手段により入力されるクロック信号に同期して、上記各DRAMユニットからの読み出しを指示する制御信号を上記各DRAMユニットに出力する読み出し制御信号出力手段と、
を備え、
上記クロック信号入力手段は、周期が同一で位相が互いに異なるクロック信号を上記各DRAMユニットに入力し、
上記読み出し制御信号出力手段は、読み出し対象となる上記DRAMユニットに入力されるクロック信号に対してのみ有効となるタイミングで上記制御信号を出力し、その制御信号のパルス幅が上記クロック信号の1周期未満のパルス幅に短縮されていることを特徴とするメモリ制御装置。 - M=2であり、
上記クロック信号入力手段は、上記各DRAMユニットに互いに反転したクロック信号を入力することを特徴とする請求項1記載のメモリ制御装置。
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JP2009044594A JP5056773B2 (ja) | 2009-02-26 | 2009-02-26 | メモリ制御装置 |
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JP2009044594A JP5056773B2 (ja) | 2009-02-26 | 2009-02-26 | メモリ制御装置 |
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