JP5056773B2 - メモリ制御装置 - Google Patents

Description

本発明は、ＤＲＡＭモジュールをＣＰＵがデータを読み出し可能に制御するメモリ制御装置に関し、詳しくは、Ｎビット幅のＤＲＡＭユニットから構成されているＭ×Ｎビット幅のＤＲＡＭモジュールを、ＣＰＵがデータを読み出し可能に制御するＮビット幅のデータバスに対応したメモリ制御装置に関する。

パーソナルコンピュータで使用するメモリはＳＤＲ−ＳＤＲＡＭ（Single-Data-Rate Synchronous Dynamic Random Access Memory）やＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）を使用したＤＲＡＭモジュールを使用することが多い。これはユーザに自由がメモリの容量を決めることができるメリットを持っている。そしてパーソナルコンピュータの処理速度の高速化に対応するために、ＤＲＡＭモジュールのデータバスも１６ビットから３２ビット、６４ビットと増加して、一度に読み込むデータ量を増やしている。その場合、本来ならばメモリ制御回路にもＤＲＡＭモジュールと同じデータバス幅が必要になる。

一方、プリンタ等の周辺機器では、パーソナルコンピュータほどの処理速度が必要ないため、パーソナルコンピュータ用の大量生産されたことで安価なＤＲＡＭモジュールは使用しながらも、メモリ制御回路のデータバス幅を少なくすることで製造コストを低減したいといった要請もある。そこで、例えば、３２ビットのデータバスに６４ビットのＳＤＲ−ＳＤＲＡＭをワイヤードオア接続し、マスク信号（ＤＱＭ）によってＳＤＲＡＭのデータ端子をマスクすることによって、ワイヤードオア接続された２つのＳＤＲＡＭのデータ端子のうち所望の方からＣＰＵが読み出しを行うことが提案されている（例えば、特許文献１参照）。

特開２０００−１８７６１４号公報

ＳＤＲ−ＳＤＲＡＭでは、マスク信号（ＤＱＭ）によって２つのＤＲＡＭのデータ端子をマスクすることによってワイヤードオア接続された２つのＳＤＲＡＭのデータ端子のうち所望の方からＣＰＵが読み出し及び書き込みが行えた。しかし、ＤＤＲ−ＳＤＲＡＭでは、マスク信号の規格がマスク信号（ＤＭ）となり、ＳＤＲ−ＳＤＲＡＭとは規格が異なる。マスク信号（ＤＭ）は、ＤＲＡＭのデータ端子をマスクすることによって、ＣＰＵによる他のＤＲＡＭのデータ端子への書き込みを可能とする。よって、２つのＤＲＡＭのデータ端子に対して、マスク信号（ＤＭ）によって一方のＤＲＡＭをマスクすることで、ＣＰＵは所望のタイミングで他方のＤＲＡＭのデータ端子に書き込みを行うことができる。しかし、マスク信号（ＤＭ）は、ＤＲＡＭのデータ端子からの読み出しをマスクすることはできない規格となっている（例えば、ＥＬＰＩＤＡ ＤＤＲ ＳＤＲＡＭの使い方 ユーザーズマニュアル参照）。

このため、ＤＤＲ−ＤＤＲＡＭに対して上記公報の技術を採用すると、マスク信号（ＤＭ）ではどちらか一方のＤＲＡＭのデータ端子から読みだすことができないため、ワイヤードオア接続された２つのＤＲＡＭ端子から同時にデータが読みだされ、読み出されたデータが衝突してしまう。データバスにセレクタを設けて、どちらのＤＲＡＭのデータ端子からデータを読み出すかを指示すればこのような衝突は回避できるが、製造コストが上昇してしまう。

そこで、本発明は、セレクタ等の構成を追加することなく、ワイヤードオア接続された複数のＤＲＡＭユニットのうち所望のＤＲＡＭユニットからＣＰＵがデータを読み出し可能に制御するメモリ制御装置の提供を目的としてなされた。

上記目的を達するためになされた本発明は、Ｎ（Ｎは自然数）ビット幅のＤＲＡＭユニットから構成されているＭ×Ｎ（Ｍは２以上の自然数）ビット幅のＤＲＡＭモジュールを、ＣＰＵがデータを読み出し可能に制御するＮビット幅のデータバスに対応したメモリ制御装置であって、それぞれＮビット幅の上記ＤＲＡＭユニットＭ個に対してワイヤードオア接続されたＮビット幅のデータバスと、上記各ＤＲＡＭユニットに、それぞれクロック信号を入力するクロック信号入力手段と、上記クロック信号入力手段により入力されるクロック信号に同期して、上記各ＤＲＡＭユニットからの読み出しを指示する制御信号を上記各ＤＲＡＭユニットに出力する読み出し制御信号出力手段と、を備え、上記クロック信号入力手段は、周期が同一で位相が互いに異なるクロック信号を上記各ＤＲＡＭユニットに入力し、上記読み出し制御信号出力手段は、読み出し対象となる上記ＤＲＡＭユニットに入力されるクロック信号に対してのみ有効となるタイミングで上記制御信号を出力し、その制御信号のパルス幅が上記クロック信号の１周期未満のパルス幅に短縮されていることを特徴としている。

このように構成された本発明では、クロック信号入力手段は、周期が同一で位相が互いに異なるクロック信号を、Ｎビット幅のＤＲＡＭユニットＭ個にそれぞれ入力する。そして、読み出し制御信号出力手段は、読み出し対象となるＤＲＡＭユニットに入力されるクロック信号に対してのみ有効となるタイミングで、各ＤＲＡＭユニットからの読み出しを指示する制御信号を出力する。しかも、その制御信号のパルス幅は上記クロック信号の１周期未満のパルス幅に短縮されているので、その制御信号が他のＤＲＡＭユニットに対しても有効となってしまうのが良好に抑制される。

このため、読み出し制御信号出力手段が各ＤＲＡＭユニットに対して同様に上記制御信号を出力しても、読み出し対象となるＤＲＡＭユニットに入力されるクロック信号に対してのみその制御信号が有効となり、ＣＰＵは、そのＤＲＡＭユニットからのデータのみを、Ｍ個のＤＲＡＭユニットがワイヤードオア接続されたＮビット幅のデータバスを介して読み取ることができる。従って、本発明では、セレクタ等の構成を追加することなくデータの衝突を回避して、ワイヤードオア接続されたＭ個のＤＲＡＭユニットのうち所望のＤＲＡＭユニットからＣＰＵがデータを読み出し可能な制御を実行することができる。

なお、本発明は以下の構成に限定されるものではないが、Ｍ＝２であり、上記クロック信号入力手段は、上記各ＤＲＡＭユニットに互いに反転したクロック信号を入力してもよい。この場合、各ＤＲＡＭユニットには互いに反転したクロック信号を入力すればよいので、装置の構成を簡略化することができる。なお、ここでいう反転とは、必ずしも１８０°位相が異なることを示すのではなく、回路上反転するように構成されていればよい。例えば、クロックラインの長さのばらつき等によって、クロック信号の位相差が１８０°から多少ずれてもよい。

本発明が適用された制御部の構成を表すブロック図である。 その制御部におけるＡＳＩＣ側の信号を表すタイミングチャートである。 その制御部におけるＤＲＡＭ側の信号を表すタイミングチャートである。 ＳＤＲ−ＳＤＲＡＭに対するＡＳＩＣ側の信号を表すタイミングチャートである。 ＤＤＲ−ＳＤＲＡＭに対して図４のタイミングで信号が出力された場合の課題を表すタイミングチャートである。

［制御部の構成］
次に、本発明の実施の形態を図面と共に説明する。図１は、本発明が適用されたメモリ制御装置の一例としての、レーザプリンタの制御部の構成を表すブロック図である。図１に示すように、本実施の形態の制御部は、ＡＳＩＣ（application specific integrated circuit ）１を中心に構成され、このＡＳＩＣ１には、３２ｂｉｔ幅のデータバス５０を介して、オプションの拡張メモリとしての６４ｂｉｔのＤＩＭＭ７０（ＤＲＡＭモジュールの一例）が接続可能とされている。なお、ＤＩＭＭ７０は、３２ｂｉｔのデータバスをもつ２つのＤＤＲ−ＳＤＲＡＭ（以下、単にＤＲＡＭという：ＤＲＡＭユニットの一例）８０，９０を備えて構成されている。

ＡＳＩＣ１は、ＣＰＵ２と、そのＣＰＵ２にクロック信号（ｃｐｕｃｌｋ）を入力する発振回路３とを備えている。また、発振回路３が出力するクロック信号（ｃｐｕｃｌｋ）は、ＰＬＬ（位相同期回路：Phase Locked Loop ）４にも入力されている。ＰＬＬ４は、上記クロック信号（ｃｐｕｃｌｋ）に基づき、ＩＯバッファ８、ＩＯバッファ９のそれぞれに入力される周期が同一であって、位相が同じであるクロック信号（ｄｄｒｃｌｋ）を生成する。

ＤＲＡＭ８０，９０はＤＤＲ−ＳＤＲＡＭであるため、クロック端子ｃｋ０から出力されるクロック信号と、クロック端子ｃｋ０＃（＃は負論理を表す）から出力される、クロック端子ｃｋ０から出力されるクロック信号とは位相が反転したクロック信号とで構成される１対のクロック信号を用いる周知の技術である差動伝送方式を用いて、ＤＲＡＭ８０，９０が制御される。

そのため、ＤＲＡＭ８０のクロック端子ｃｋ，ｃｋ＃には、クロック信号（ｄｄｒｃｌｋ）と同じ位相であるクロック信号と、クロック信号（ｄｄｒｃｌｋ）とは位相が反転したクロック信号とが、ＩＯバッファ８を介して、それぞれ入力される。

また、図１に記載のように、ＩＯバッファ９に接続されたＡＳＩＣ１のクロック端子ｃｋ１とクロック端子ｃｋ１＃とからの配線はクロスして、ＤＲＡＭ９０のクロック端子ｃｋ＃，ｃｋに接続されたＤＩＭＭ７０のクロック端子ｃｋ１＃，ｃｋ１に、それぞれ接続されている。すなわち、ＤＲＡＭ９０のクロック端子ｃｋには、ＩＯバッファ９を介して、クロック信号（ｄｄｒｃｌｋ）とは位相が反転したクロック信号が入力される。そして、ＤＲＡＭ９０のクロック端子ｃｋ＃には、ＩＯバッファ９を介して、クロック信号（ｄｄｒｃｌｋ）と同じ位相であるクロック信号（ｃｋ１＃）が入力される。

本発明の実施例では、ＤＲＡＭ８０のクロック端子ｃｋに入力されるクロック信号と、ＤＲＡＭ９０のクロック端子ｃｋに入力されるクロック信号とでは、周期が同一であるが、位相が反転している関係にある。すなわち、発振回路３、ＰＬＬ４、及び、ＩＯバッファ８，９はクロック信号入力手段に相当する。

また、上記クロック信号（ｃｐｕｃｌｋ），（ｄｄｒｃｌｋ）は、制御信号出力手段の一例としてのメモリ制御回路１０にも入力されている。メモリ制御回路１０は、ＩＯバッファ１１及びデータバス５０を介してＤＲＡＭ８０，９０からデータを読み込み、ＩＯバッファ１２及びデータバス５０を介してＤＲＡＭ８０，９０にデータを書き込む。３２ｂｉｔ幅のデータバス５０には、それぞれ３２ｂｉｔの２つのＤＲＡＭ８０，９０のｄｑ端子がワイヤードオア接続されている。

また、メモリ制御回路１０は、ＩＯバッファ１４を介して制御信号の１つであるチップを選択する信号であるＣＳ信号（ｃｓ＃）を、ＩＯバッファ１５を介して他の制御信号である行アドレス指定信号であるＲＡＳ信号（ｒａｓ＃），列アドレス指定信号であるＣＡＳ信号（ｃａｓ＃），書き込み命令信号であるＷＥ信号（ｗｅ＃）他を、各ＤＲＡＭ８０，９０に同時に出力する。なお、ＩＯバッファ１５は、実際には制御信号毎にそれぞれ設けられているが、図１では、図面を簡略化するため１つのＩＯバッファ１５のみを記載した。

ＤＲＡＭ８０またはＤＲＡＭ９０のクロック端子ｃｋに入力されるクロック信号の立ち上がりに同期してＤＲＡＭ８０または９０に読み込まれるＣＳ信号，ＣＡＳ信号，ＷＥ信号が全てＬレベルで、同時に読み込まれるＲＡＳ信号がＨレベルである場合、ＣＰＵ２がメモリ制御回路１０を介して、そのＤＲＡＭ８０または９０へのデータの書き込み（ライト）を指示する。また、上記クロック信号の立ち上がりに同期してＤＲＡＭ８０または９０に読み込まれるＣＳ信号，ＣＡＳ信号がＬレベルで、同時に読み込まれるＲＡＳ信号，ＷＥ信号がＨレベルである場合、ＣＰＵ２がメモリ制御回路１０を介してそのＤＲＡＭ８０または９０からのデータの読み出し（リード）を指示する。更に、これらの各種制御信号や上記書き込みまたは読み出しがなされるデータ（ライトデータ，リードデータ）は、メモリ制御回路１０とＣＰＵ２との間でも送受信される。

また、メモリ制御回路１０は、ＩＯバッファ１３を介して、８ビットのマスク信号（ＤＭ）を出力する。そして、ＤＲＡＭ８０のｄｍ端子（４ビット）には、マスク信号の下位ビット[０：３]が入力され、ＤＲＡＭ９０のｄｍ端子（４ビット）には、マスク信号の上位ビット[７：４]が入力される。

ＡＳＩＣ１側から出力されるマスク信号（ＤＭ）は、０ｘＦ０＝（１１１１００００）ｂ若しくは、０ｘ０Ｆ＝（００００１１１１）ｂである（０ｘは１６進数を表す）。０ｘＦ０＝（１１１１００００）ｂが出力されたときには、ＤＲＡＭ８０には、下位ビットに対応する（００００）ｂが入力され、ＤＲＡＭ９０には、上位ビットに対応する（１１１１）ｂが入力される。

また、０ｘ０Ｆ＝（００００１１１１）ｂが出力されたときには、ＤＲＡＭ８０には、下位ビットに対応する（１１１１）ｂが入力され、ＤＲＡＭ９０には、上位ビットに対応する（００００）ｂが入力される。

ＤＲＡＭ８０若しくはＤＲＡＭ９０に入力されたマスク信号がＨレベルである（１１１１）ｂが入力されたときには、上述したＤＲＡＭ８０に入力されるクロック信号，ＤＲＡＭ９０に入力されるクロック信号の立ち上がりに同期してＤＲＡＭ８０，９０に読み込まれるＣＳ信号，ＣＡＳ信号，ＷＥ信号が全てＬレベルで、同時に読み込まれるＲＡＳ信号がＨレベルである場合であっても、ＤＲＡＭ８０若しくはＤＲＡＭ９０にはデータが書き込まれない。

［制御部における処理］
本実施の形態のように、ＤＲＡＭ８０，９０がＤＤＲ−ＳＤＲＡＭの場合、マスク信号（ＤＭ）は、読み出しに対してはマスクを行うことができない規格となっている。ここで、ＤＤＲ−ＳＤＲＡＭであるＤＲＡＭ８０，９０に対してＳＤＲ−ＳＤＲＡＭと同様の制御を行った場合の課題を、図４，図５を用いて説明する。

図４は、ＡＳＩＣ１側のｃｋ端子に入力されるクロック信号と、制御信号（ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号）と、ＩＯバッファ１３から出力されるライトデータｄｑ[３１：０]と、マスク信号（ＤＭ）とのタイミングチャートをそれぞれ示したものである。

図５（Ａ）は、ＤＲＡＭ８０側のｃｋ端子に入力されるクロック信号と、制御信号（ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号）と、ｄｑ[３１：０]と、入力されるマスク信号（ＤＭ）とのタイミングチャートをそれぞれ示したものである。また、図５（Ｂ）は、ＤＲＡＭ８０側のｃｋ端子に入力されるクロック信号と、制御信号（ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号）と、ｄｑ[３１：０]と、入力されるマスク信号（ＤＭ）とのタイミングチャートをそれぞれ示したものである。

なお、図４，図５において、Ｈｉ−Ｚはハイインピーダンスを表す。また、以下、各図において、ＤＲＡＭ８０を一部ＤＤＲ−ＳＤＲＡＭ０と表記し、ＤＲＡＭ９０を一部ＤＤＲ−ＳＤＲＡＭ１と表記する。

ＳＤＲ−ＳＤＲＡＭを想定した従来の回路では、ＡＳＩＣ１のクロック端子ｃｋ０，ｃｋ１をＤＲＡＭ８０，９０のクロック端子ｃｋに同様に接続している。このため、図４，図５に示すように、時刻ｔ１において、ＤＲＡＭ８０及びＤＲＡＭ９０において、クロック信号の立ち上がりでＣＳ信号がＬレベル、ＲＡＳ信号がＨレベル、ＣＡＳ信号がＬレベル、ＷＥ信号がＬレベルであるとき、ＤＲＡＭ８０，９０の双方にライトコマンドが発行される。

そして、図４に示すように、ライトコマンドが発行されてから所定の遅れ時間をもって、ＡＳＩＣ１は、３２ビットのデータであるｄｔ１、ｄｔ２、ｄｔ３、ｄｔ４を４回出力する。なお、４回出力するのは、仕様である。また、このとき同時に、ＡＳＩＣ１からは、マスク信号（ＤＭ）が０ｘＦ０＝（１１１１００００）ｂが出力されている。

このため、図５に示すように、ＤＲＡＭ８０には、０ｘ０＝（００００）ｂが、ＤＲＡＭ９０には、０ｘＦ＝（１１１１）ｂが、それぞれマスク信号（ＤＭ）として入力されている。上記データの出力時点で、ＤＲＡＭ８０にはＬレベルの信号、ＤＲＡＭ９０にはＨレベルの信号が入力されているため、ＤＲＡＭ８０及びＤＲＡＭ９０でライトコマンドが発行されていても、ＤＲＡＭ８０においては、データが書き込まれるが、ＤＲＡＭ９０では、データが書き込まれない。

逆に、図４，図５に示すように、時刻ｔ２においてライトコマンドが発行された後のデータ出力時には、マスク信号（ＤＭ）が、ＤＲＡＭ８０ではＨレベルの信号、ＤＲＡＭ９０ではＬレベルの信号として入力されるので、ＤＲＡＭ８０においては、データが書き込まれないが、ＤＲＡＭ９０では、３２ビットのデータであるｄｔ４、ｄｔ５、ｄｔ６、ｄｔ７が書き込まれる。

次に、時刻ｔ３において、クロック信号の立ち上がりでＣＳ信号がＬレベル、ＲＡＳ信号がＨレベル、ＣＡＳ信号がＬレベル、ＷＥ信号がＨレベルであるとき、ＤＲＡＭ８０，９０の双方にリードコマンドが発行される。そして、リードコマンドが発行されてから所定の遅れ時間をもって、ＤＲＡＭ８０からｄｔ０、ｄｔ１、ｄｔ２、ｄｔ３が、ＤＲＡＭ９０からｄｔ４、ｄｔ５、ｄｔ６、ｄｔ７が出力されると、ＤＲＡＭ８０，９０の双方からデータが読み出され、データが衝突してしまうという課題があった
すなわち、ＳＤＲ−ＳＤＲＡＭの場合においては、ＤＤＲ−ＳＤＲＡＭの場合と異なり、読み出し時においても、マスク信号（ＤＱＭ）が有効となる規格であるので、ＤＲＡＭ８０，９０の双方からデータが読み出され、データが衝突してしまうということはなかった。ところが、ＤＤＲ−ＳＤＲＡＭは読み出し時のマスクができない規格となっているため、ＳＤＲ−ＳＤＲＡＭを想定した従来の回路構成をそのまま適用すると上記のようにデータが衝突するといった課題が生じていた。

そこで、本実施の形態のＡＳＩＣ１では、前述のように各ＤＲＡＭ８０，９０のｃｋ端子に入力されるクロック信号（ｃｋ０），（ｃｋ１），の位相が互いに反転していて、メモリ制御回路１０が次のようなタイミングで各種制御信号を出力する。すなわち、メモリ制御回路１０は、制御信号の一例としてのＣＳ信号（ｃｓ＃）を通常の半分程度（クロック信号（ｃｋ０），（ｃｋ１）の約半周期分）のパルス幅に短縮し、クロック信号（ｃｐｕｃｌｋ），（ｄｄｒｃｌｋ）の双方を入力されることにより、その短縮後のＣＳ信号（ｃｓ＃）をいずれか一方のクロック信号（ｃｋ０）または（ｃｋ１）の立ち上がりに対してのみＬレベルとなるように出力するのである。

図２は、ＡＳＩＣ１側のＤＲＡＭ８０とＤＲＡＭ９０に入力されるクロック信号と、制御信号（ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号）と、ＩＯバッファ１３から出力されるライトデータｄｑ[３１：０]と、マスク信号（ＤＭ）とのタイミングチャートをそれぞれ示したものである。

図３（Ａ）は、ＤＲＡＭ８０側の入力されるクロック信号と、制御信号（ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号）と、ｄｑ[３１：０]と、入力されるマスク信号（ＤＭ）とのタイミングチャートをそれぞれ示したものである。図３（Ｂ）は、ＤＲＡＭ９０側の入力されるクロック信号と、制御信号（ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号）と、ｄｑ[３１：０]と、入力されるマスク信号（ＤＭ）とのタイミングチャートをそれぞれ示したものである。

図２，図３に示すように、時刻ｔ１において、ＣＳ信号がＬレベル、ＲＡＳ信号がＨレベル、ＣＡＳ信号がＬレベル、ＷＥ信号がＬレベルである。しかし、ＤＲＡＭ８０のｃｋ端子に入力されるクロック信号は立ち上がりであるためライトコマンドが発行されるが、ＤＲＡＭ９０のｃｋ端子に入力されるクロック信号が立ち上がりでないためライトコマンドは発行されない。そして、所定の遅れ時間をもって、ＤＲＡＭ８０にはデータｄｔ１、ｄｔ２、ｄｔ３、ｄｔ４が書き込まれるが、ＤＲＡＭ９０にはデータが書き込まれない。なお、本実施の形態でも、図４，図５の例と同様にマスク信号（ＤＭ）を出力しているが、本実施の形態ではマスク信号（ＤＭ）を用いることなく所望のＤＲＡＭ８０または９０にデータの書き込みを行うことができる。

次に、時刻ｔ２では、ＣＳ信号がＬレベル、ＲＡＳ信号がＨレベル、ＣＡＳ信号がＬレベル、ＷＥ信号がＬレベルである。今度は逆に、ＤＲＡＭ８０のｃｋ端子に入力されるクロック信号は立ち上がりでないためライトコマンドが発行されないが、ＤＲＡＭ９０のｃｋ端子に入力されるクロック信号が立ち上がりであるためライトコマンドは発行される。そして、所定の遅れ時間をもって、ＤＲＡＭ９０にはデータｄｔ４、ｄｔ５、ｄｔ６、ｄｔ７が書き込まれるが、ＤＲＡＭ８０にはデータが書き込まれない。

更に、時刻ｔ３において、ＣＳ信号がＬレベル、ＲＡＳ信号がＨレベル、ＣＡＳ信号がＬレベル、ＷＥ信号がＨレベルである。そのとき、ＤＲＡＭ８０のｃｋ端子に入力されるクロック信号は、立ち上がりであるため、リードコマンドが発行されるが、ＤＲＡＭ９０では、立ち上がりでないため、リードコマンドが発行されない。よって、ＤＲＡＭ８０に対してのみ、データの読み出しが実行される。本実施形態を用いれば、マスク信号（ＤＭ）とは関係なく、所望のＤＲＡＭ８０若しくはＤＲＡＭ９０に対して書き込み及び読み出し動作を実行することができる。

［本実施の形態の効果及び変形例］
このように、本実施の形態では、２つのＤＲＡＭ８０，９０に互いに反転したクロック信号（ｃｋ０），（ｃｋ１）を入力し、読み出し対象となるＤＲＡＭ８０（または９０）に入力されるクロック信号に対してのみ有効となるタイミングで制御信号（ＣＳ信号）を出力している。しかも、その制御信号（ＣＳ信号）のパルス幅は上記クロック信号（ｃｋ０），（ｃｋ１）の１周期未満のパルス幅に短縮されているので、そのＣＳ信号（ｃｓ＃）が他のＤＲＡＭ９０（または８０）に対しても有効となってしまうのが良好に抑制される。このため、本実施の形態では、セレクタ等の構成を追加することなくデータの衝突を回避して、ワイヤードオア接続された２つのＤＲＡＭ８０，９０のうち所望のＤＲＡＭ８０または９０からＣＰＵ２がデータを読み出すことができる。

なお、本発明は上記実施の形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の形態で実施することができる。例えば、ＤＩＭＭ７０が３つ以上のＤＤＲ−ＳＤＲＡＭから構成されている場合にも、各ＤＤＲ−ＳＤＲＡＭに入力されるクロック信号の位相をそれぞれ異ならせることによって同様の制御が可能となる。但し、上記実施の形態のように、ＤＩＭＭ７０が２つのＤＲＡＭ８０，９０によって構成されている場合、各ＤＲＡＭ８０，９０には互いに反転したクロック信号（ｃｋ０），（ｃｋ１）を入力すればよいので、装置の構成を簡略化することができる。また、発振回路３やＰＬＬ４は、ＡＳＩＣ２の外部に設けられてもよい。更に、上記実施の形態では、ＣＳ信号（ｃｓ＃）のパルス幅及び出力タイミングを制御しているが、他の制御信号（例えばＣＡＳ信号）のパルス幅及び出力タイミングを制御してもよい。

１…ＡＳＩＣ ２…ＣＰＵ
３…発振回路 ４…ＰＬＬ
８，９，１１，１２，１３，１４，１５…ＩＯバッファ １０…メモリ制御回路
５０…データバス ７０…ＤＩＭＭ
８０，９０…ＤＲＡＭ

Claims (2)

1. Ｎ（Ｎは自然数）ビット幅のＤＲＡＭユニットから構成されているＭ×Ｎ（Ｍは２以上の自然数）ビット幅のＤＲＡＭモジュールを、ＣＰＵがデータを読み出し可能に制御するＮビット幅のデータバスに対応したメモリ制御装置であって、
   それぞれＮビット幅の上記ＤＲＡＭユニットＭ個に対してワイヤードオア接続されたＮビット幅のデータバスと、
   上記各ＤＲＡＭユニットに、それぞれクロック信号を入力するクロック信号入力手段と、
   上記クロック信号入力手段により入力されるクロック信号に同期して、上記各ＤＲＡＭユニットからの読み出しを指示する制御信号を上記各ＤＲＡＭユニットに出力する読み出し制御信号出力手段と、
   を備え、
   上記クロック信号入力手段は、周期が同一で位相が互いに異なるクロック信号を上記各ＤＲＡＭユニットに入力し、
   上記読み出し制御信号出力手段は、読み出し対象となる上記ＤＲＡＭユニットに入力されるクロック信号に対してのみ有効となるタイミングで上記制御信号を出力し、その制御信号のパルス幅が上記クロック信号の１周期未満のパルス幅に短縮されていることを特徴とするメモリ制御装置。
2. Ｍ＝２であり、
   上記クロック信号入力手段は、上記各ＤＲＡＭユニットに互いに反転したクロック信号を入力することを特徴とする請求項１記載のメモリ制御装置。

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