JP5000433B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 53
- 230000004044 response Effects 0.000 claims description 21
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 17
- 230000001934 delay Effects 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 claims description 5
- 101100161935 Caenorhabditis elegans act-4 gene Proteins 0.000 description 42
- 101150103244 ACT1 gene Proteins 0.000 description 35
- 101001092930 Homo sapiens Prosaposin Proteins 0.000 description 25
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 19
- 102100023792 ETS domain-containing protein Elk-4 Human genes 0.000 description 19
- 101000884714 Homo sapiens Beta-defensin 4A Proteins 0.000 description 19
- 101001048716 Homo sapiens ETS domain-containing protein Elk-4 Proteins 0.000 description 19
- 101150078046 act2 gene Proteins 0.000 description 19
- HEFNNWSXXWATRW-UHFFFAOYSA-N Ibuprofen Chemical compound CC(C)CC1=CC=C(C(C)C(O)=O)C=C1 HEFNNWSXXWATRW-UHFFFAOYSA-N 0.000 description 17
- 101150015779 act3 gene Proteins 0.000 description 17
- 238000010586 diagram Methods 0.000 description 12
- 101150117794 SAP4 gene Proteins 0.000 description 11
- 102100023794 ETS domain-containing protein Elk-3 Human genes 0.000 description 6
- 101001048720 Homo sapiens ETS domain-containing protein Elk-3 Proteins 0.000 description 6
- 101150033179 SAP3 gene Proteins 0.000 description 6
- 101150106968 SAP8 gene Proteins 0.000 description 6
- -1 BLEQ1 Proteins 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/065—Sense amplifier drivers
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- G11—INFORMATION STORAGE
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4065—Low level details of refresh operations
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Description
本発明は、半導体記憶装置に関し、より詳しくは読み取り又は書き込みの動作を行える時間をバンクごとに割り当てる半導体記憶装置に関するものである。
半導体記憶装置におけるデータは、メモリセルのキャパシタに格納される。この時、半導体記憶装置はセルのデータを持続的に維持するために周期的にリフレッシュ動作を行う。また、半導体記憶装置は、ビット線を介してデータの読み取り又は書き込みを行い、この時に用いたビット線を所定電圧でプリチャージする。
一般的な半導体記憶装置は、リフレッシュ−読み取り又は書き込み−プリチャージの順で動作する。このような半導体記憶装置の動作仕様はＪＥＤＥＣ（Joint Electron Device Engineering Council：電子素子技術連合評議会、集積回路（ＩＣ）など電子装置の統一規格を審議・策定する国際標準化機構）の規定によって指定されている（非特許文献１）。半導体記憶装置は、ＪＥＤＥＣ規定に従うように、リフレッシュ後のプリチャージ動作を完了するまでの時間（以下、ｔＲＣ）、読み取り又は書き込みの動作を完了するために確保しなければならない時間（以下、ｔＲＡＳ）、及びプリチャージ動作を完了するために確保しなければならない時間（以下、ｔＲＰ）を備えなければならない。すなわち、前記ｔＲＣはアクティブ信号とプリチャージ信号との間の時間になり、前記ｔＲＣ内に前記ｔＲＡＳと前記ｔＲＰを確保しなければならない。
ところで、従来の半導体記憶装置は、順次入力されるアクティブ信号に対してすべて同一のｔＲＣを有することができる。このような場合、読み取り又は書き込みの動作に対する遅い応答速度を有するバンクは同一のｔＲＣのため誤りが引き起こされることがある。
ＪＥＤＥＣ（米国）、ＪＥＤＥＣ（米国）ホームページ、［online］、［平成１９年８月３０日検索］、インターネット〈URL：http://www.jedec.org/〉
ＪＥＤＥＣ（米国）、ＪＥＤＥＣ（米国）ホームページ、［online］、［平成１９年８月３０日検索］、インターネット〈URL：http://www.jedec.org/〉
本発明は、上述した問題点を解決するために案出されたものであり、応答速度が異なるバンク不良を防止することができる半導体記憶装置を提供することにその目的がある。
上記のような目的を達成するために、本発明に係る半導体記憶装置は、リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、少なくとも１つ以上の前記アクティブ信号を遅延させ、２つ以上のイコライザ信号を同時にイネーブル状態にするための少なくとも１つ以上のプリチャージ信号を生成するプリチャージ信号生成手段と、前記複数のアクティブ信号と前記プリチャージ信号に応答して、各々のセンスアンプドライバを制御するための前記イコライザ信号を複数生成するセンスアンプドライバ制御手段とを含む。
他の実施形態に係る半導体記憶装置は、リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、イネーブルタイミングが最も遅い前記アクティブ信号を遅延させ、すべてのイコライザ信号を同時にイネーブル状態にするためのプリチャージ信号を生成するプリチャージ信号生成手段と、前記複数のアクティブ信号と前記プリチャージ信号に応答して、各々のセンスアンプドライバを制御するための前記イコライザ信号を複数生成するセンスアンプドライバ制御手段とを含む。
また他の実施形態に係る半導体記憶装置は、リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、前記アクティブ信号とプリチャージ信号とが各々入力される複数のセンスアンプドライバ制御部を備えたセンスアンプドライバ制御手段と、少なくとも１つ以上の前記アクティブ信号を遅延させ、前記プリチャージ信号として出力するための少なくとも１つ以上の遅延部を備えたプリチャージ信号生成手段とを含む。この時、少なくとも１つ以上の前記プリチャージ信号は、少なくとも２つ以上の前記センスアンプドライバ制御部に共通出力される。
本発明に係る半導体記憶装置のセンスアンプドライバ制御回路は、読み取り又は書き込みの動作を完了できる時間をバンクごとに割り当てることができるため、バンクの不良率を減らすことのできる効果がある。また、本発明に係る半導体記憶装置は、ＪＥＤＥＣで規定した読み取り又は書き込みの動作を行える最小時間を確保し、その時間を最大限に増やせる効果がある。
また、遅延部の共有によってプリチャージ信号生成手段の面積を減らすことができ、全体半導体記憶装置の面積を減少させることができる。
以下、本発明に係る半導体記憶装置の好ましい実施形態を添付図面に基づいて詳しく説明すれば次の通りである。
図１に示すように、半導体記憶装置は、アクティブ信号生成手段１０、プリチャージ信号生成手段２０、及びセンスアンプドライバ制御手段３０を含む。
図１に示すように、半導体記憶装置は、アクティブ信号生成手段１０、プリチャージ信号生成手段２０、及びセンスアンプドライバ制御手段３０を含む。
前記アクティブ信号生成手段１０は、リフレッシュ信号Ｒｅｆｒｅｓｈが入力されてイネーブル時点が各々異なる複数のアクティブ信号ａｃｔ＜１：Ｎ＞を生成する。
前記プリチャージ信号生成手段２０は、前記複数のアクティブ信号ａｃｔ＜１：Ｎ＞を各々遅延させ、複数のプリチャージ信号ｐｃｇ＜１：Ｎ＞を生成する。
前記センスアンプドライバ制御手段３０は、前記複数のプリチャージ信号ｐｃｇ＜１：Ｎ＞と前記複数のアクティブ信号ａｃｔ＜１：Ｎ＞が入力されて、センスアンプドライバを制御するための複数のプルアップ信号ＳＡＰ＜１：Ｎ＞、複数のプルダウン信号ＳＢ＜１：Ｎ＞、及び複数のイコライザ信号ＢＬＥＱ＜１：Ｎ＞を生成する。ここで、前記プルアップ信号、プルダウン信号、及びイコライザ信号はセンスアンプドライバを制御する信号である。
前記プリチャージ信号生成手段２０は、前記複数のアクティブ信号ａｃｔ＜１：Ｎ＞を各々遅延させ、複数のプリチャージ信号ｐｃｇ＜１：Ｎ＞を生成する。
前記センスアンプドライバ制御手段３０は、前記複数のプリチャージ信号ｐｃｇ＜１：Ｎ＞と前記複数のアクティブ信号ａｃｔ＜１：Ｎ＞が入力されて、センスアンプドライバを制御するための複数のプルアップ信号ＳＡＰ＜１：Ｎ＞、複数のプルダウン信号ＳＢ＜１：Ｎ＞、及び複数のイコライザ信号ＢＬＥＱ＜１：Ｎ＞を生成する。ここで、前記プルアップ信号、プルダウン信号、及びイコライザ信号はセンスアンプドライバを制御する信号である。
本実施形態ではアクティブ信号生成手段１０は、第１〜第４アクティブ信号ａｃｔ＜１：４＞を生成すると仮定し、前記第１〜第４アクティブ信号ａｃｔ＜１：４＞がイネーブル状態になる時点が第１アクティブ信号ａｃｔ１、第２アクティブ信号ａｃｔ２、第３アクティブ信号ａｃｔ３、第４アクティブ信号ａｃｔ４の順であると仮定する。また、第１〜第４遅延部２１〜２４は、その遅延時間が同一である。
図２を参照して詳しく説明すれば、前記アクティブ信号生成手段１０はリフレッシュ信号Ｒｅｆｒｅｓｈを遅延させ、各々異なるタイミングにイネーブル状態になる第１〜第４アクティブ信号ａｃｔ＜１：４＞を生成する。
前記第１〜第４アクティブ信号ａｃｔ＜１：４＞は、遅延時間が同一の前記第１〜第４遅延部２１〜２４に入力され、イネーブル時点が各々異なるプリチャージ信号ｐｃｇ＜１：４＞として出力される。
前記センスアンプドライバ制御手段３０は、第１〜第４センスアンプドライバ制御部３１，３２，３３，３４を含む。
前記第１センスアンプドライバ制御部３１は、前記第１アクティブ信号ａｃｔ１と前記第１プリチャージ信号ｐｃｇ１に応答して、第１プルアップ信号ＳＡＰ１、第１プルダウン信号ＳＢ１、及び第１イコライザ信号ＢＬＥＱ１を生成する。
前記第１センスアンプドライバ制御部３１は、前記第１アクティブ信号ａｃｔ１と前記第１プリチャージ信号ｐｃｇ１に応答して、第１プルアップ信号ＳＡＰ１、第１プルダウン信号ＳＢ１、及び第１イコライザ信号ＢＬＥＱ１を生成する。
前記第２センスアンプドライバ制御部３２は、前記第２アクティブ信号ａｃｔ２と前記第２プリチャージ信号ｐｃｇ２に応答して、第２プルアップ信号ＳＡＰ２、第２プルダウン信号ＳＢ２、及び第２イコライザ信号ＢＬＥＱ２を生成する。
前記第３センスアンプドライバ制御部３３は、前記第３アクティブ信号ａｃｔ３と前記第３プリチャージ信号ｐｃｇ３に応答して、第３プルアップ信号ＳＡＰ３、第３プルダウン信号ＳＢ３、及び第３イコライザ信号ＢＬＥＱ３を生成する。
前記第４センスアンプドライバ制御部３４は、前記第４アクティブ信号ａｃｔ４と前記第４プリチャージ信号ｐｃｇ４に応答して、第４プルアップ信号ＳＡＰ４、第４プルダウン信号ＳＢ４、及び第４イコライザ信号ＢＬＥＱ４を生成する。
このような半導体記憶装置は、図３に示すように、リフレッシュ信号Ｒｅｆｒｅｓｈがイネーブル状態になった後、前記第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４が前記仮定した順にイネーブル状態になる。前記第１〜第４プリチャージ信号ｐｃｇ１〜ｐｃｇ４は、前記第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４を同一の時間を遅延させて生成されるため、前記第１プリチャージ信号ｐｃｇ１のイネーブルタイミングが最も早く、前記第４プリチャージ信号ｐｃｇ４のイネーブルタイミングが最も遅い。
ＪＥＤＥＣ規定により前記第１アクティブ信号ａｃｔ１がイネーブル状態になった後、前記第１プリチャージ信号ｐｃｇ１がイネーブル状態になるまでの時間、すなわちｔＲＡＳを確保しなければならない。したがって、イネーブル状態になった前記第１アクティブ信号ａｃｔ１とイネーブル状態になった前記第１プリチャージ信号ｐｃｇ１との間のｔＲＡＳが確保されれば、残りの第２〜第４アクティブ信号ａｃｔ２〜ａｃｔ４と前記第２〜第４プリチャージ信号ｐｃｇ２〜ｐｃｇ４との間のｔＲＡＳも確保される。すなわち、各々のアクティブ信号ａｃｔ＜１：４＞を同一の時間遅延させ、前記第１〜第４プリチャージ信号ｐｃｇ１〜ｐｃｇ４を生成したためである。すなわち、各前記第１〜第４遅延部２１〜２４によって遅れた時間がｔＲＡＳとなる。
さらに、前記第１〜第４プリチャージ信号ｐｃｇ１〜ｐｃｇ４と次のアクティブ信号がイネーブル状態になった時点との間の時間、すなわちｔＲＰも確保されなければならない。
このような半導体記憶装置において、前記第１アクティブ信号ａｃｔ１と前記第１プリチャージ信号ｐｃｇ１との間のｔＲＡＳは、残りの前記第２〜第４アクティブ信号ａｃｔ２〜ａｃｔ４と前記第２〜第４プリチャージ信号ｐｃｇ２〜ｐｃｇ４との間のｔＲＡＳと同一であり得る。また、前記第４プリチャージ信号ｐｃｇ４と前記次のアクティブ信号とのｔＲＰも確保されれば、前記第１〜第３プリチャージ信号ｐｃｇ１〜ｐｃｇ３のｔＲＰも確保される。ところで、前記実施形態は各アクティブ信号に対応して遅延部が備えられている。したがって、半導体記憶装置の面積を減少させるのに限界がある。
ここで、図４に示すように、遅延部を共有する方式が提案された。図４に示された半導体記憶装置は、アクティブ信号生成手段１０、プリチャージ信号生成手段２００−１、及びセンスアンプドライバ制御手段３０で構成することができる。この時、半導体記憶装置は、４つのバンクを含んで各バンクごとにセンスアンプドライバとセンスアンプドライバ制御部とを含むと仮定する。また、各バンクを活性化させる各アクティブ信号は、第１アクティブ信号、第２アクティブ信号、第３アクティブ信号、第４アクティブ信号の順でイネーブルタイミングが早いと仮定する。すなわち、第１アクティブ信号が最も早くイネーブル状態になる。
アクティブ信号生成手段１０は、リフレッシュ信号Ｒｅｆｒｅｓｈを遅延させ、イネーブル時点が各々異なる４つのプルアップ信号ＳＡＰ１〜ＳＡＰ４とプルダウン信号ＳＢ１〜ＳＢ４を生成するための第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４を生成する。
プリチャージ信号生成手段２００−１は、前記第２アクティブ信号ａｃｔ２を遅延させて第１及び第２イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２を同時にイネーブル状態にするための第１プリチャージ信号ｐｃｇ１を生成し、前記第３及び第４アクティブ信号ａｃｔ３，ａｃｔ４を各々遅延させて第２及び第３プリチャージ信号ｐｃｇ３，ｐｃｇ４を各々イネーブル状態にする。
前記プリチャージ信号生成手段２００−１は、第１〜第３遅延部２１０，２２０，２３０を含む。この時、前記第１遅延部２１０は前記第２アクティブ信号ａｃｔ２を、前記第２遅延部２２０は前記第３アクティブ信号ａｃｔ３を、前記第３遅延部２３０は前記第４アクティブ信号ａｃｔ４を各々入力して前記第１〜第３プリチャージ信号ｐｃｇ１〜ｐｃｇ３を各々生成する。この時、前記各遅延部２１０，２２０，２３０は遅延時間が同一である。
センスアンプドライバ制御手段３０は、前記第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４と前記第１〜第３プリチャージ信号ｐｃｇ１〜ｐｃｇ３に応答して、各々のセンスアンプドライバを制御するための前記プルアップ信号ＳＡＰ１〜ＳＡＰ４、前記プルダウン信号ＳＢ１〜ＳＢ４、及び前記イコライザ信号ＢＬＥＱ１〜ＢＬＥＱ４を生成する。
前記センスアンプドライバ制御手段３０は、各々の前記アクティブ信号ａｃｔ１〜ａｃｔ４、及びプリチャージ信号ｐｃｇ１〜ｐｃｇ３が入力される第１〜第４センスアンプドライバ制御部３１，３２，３３，３４を含む。この時、前記第１及び第２センスアンプドライバ制御部３１，３２には前記第１プリチャージ信号ｐｃｇ１が共通入力される。
図５を参照すれば、第１アクティブ信号ａｃｔ１、第２アクティブ信号ａｃｔ２、第３アクティブ信号ａｃｔ３、第４アクティブ信号ａｃｔ４はイネーブルタイミングが早い順で並んでいる。すなわち、前記第１アクティブ信号ａｃｔ１がイネーブルタイミングが最も早く、前記第４アクティブ信号ａｃｔ４がイネーブルタイミングが最も遅い。
第１遅延部２１０は前記第２アクティブ信号ａｃｔ２が入力されて第１プリチャージ信号ｐｃｇ１を生成し、前記第１プリチャージ信号ｐｃｇ１は第１及び第２センスアンプドライバ制御部３１，３２に共通入力され、前記第１及び第２イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２が同時にイネーブル状態になる。また、前記第３及び第４アクティブ信号ａｃｔ３，ａｃｔ４も各々第２遅延部２２０と第３遅延部２３０に入力され、第２プリチャージ信号ｐｃｇ２と第３プリチャージ信号ｐｃｇ３として出力される。したがって、前記第２プリチャージ信号ｐｃｇ２が前記第３プリチャージ信号ｐｃｇ３よりイネーブルタイミングが早くなる。結局、前記第３イコライザ信号ＢＬＥＱ３が第４イコライザ信号ＢＬＥＱ４よりイネーブルタイミングが早くなる。
したがって、前記第１アクティブ信号ａｃｔ１と前記第１プリチャージ信号ｐｃｇ１との間の時間、すなわちｔＲＡＳが最も長い。一方、前記第２アクティブ信号ａｃｔ２と前記第１プリチャージ信号ｐｃｇ１、前記第３アクティブ信号ａｃｔ３と前記第２プリチャージ信号ｐｃｇ２、及び前記第４アクティブ信号ａｃｔ４と前記第３プリチャージ信号ｐｃｇ３との間の時間、すなわちｔＲＡＳは同一である。
したがって、前記第１アクティブ信号ａｃｔ１と前記第１プリチャージ信号ｐｃｇ１によって生成された前記第１プルアップ及びプルダウン信号ＳＡＰ１，ＳＢ１と前記第１イコライザ信号ＢＬＥＱ１との間の時間が最も長い。結局、前記第１プルアップ、プルダウン、及びイコライザ信号ＳＡＰ１，ＳＢ１，ＢＬＥＱ１の影響を受けるバンクには読み取り又は書き込みの動作を完了できる時間が最も大きく割り当てられる。
図６は、本発明に係る半導体記憶装置の他の実施形態を示す詳細構成図である。本実施形態で、半導体記憶装置は４つのバンクを含んで各バンクごとにセンスアンプドライバとセンスアンプドライバ制御部とを含むと仮定する。また、各バンクを活性化させる各アクティブ信号は、第１アクティブ信号、第２アクティブ信号、第３アクティブ信号、第４アクティブ信号の順でイネーブルタイミングが早いと仮定する。すなわち、第１アクティブ信号が最も早くイネーブル状態になる。
アクティブ信号生成手段１０は、リフレッシュ信号Ｒｅｆｒｅｓｈを遅延させ、イネーブル時点が各々異なる４つのプルアップ信号ＳＡＰ１〜ＳＡＰ４とプルダウン信号ＳＢ１〜ＳＢ４を生成するための第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４を生成する。
プリチャージ信号生成手段２００−２は、前記第３アクティブ信号ａｃｔ３を遅延させ、第１〜第３イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２，ＢＬＥＱ３を同時にイネーブル状態にするための第１プリチャージ信号ｐｃｇ１を生成し、前記第４アクティブ信号ａｃｔ４を遅延させ、第２プリチャージ信号ｐｃｇ２を生成する。
前記プリチャージ信号生成手段２００−２は、第１及び第２遅延部２１０，２２０を含む。この時、前記第１遅延部２１０は前記第３アクティブ信号ａｃｔ３を、前記第２遅延部２２０は前記第４アクティブ信号ａｃｔ４を各々入力して前記第１及び第２プリチャージ信号ｐｃｇ１，ｐｃｇ２を生成する。この時、前記第１及び第２遅延部２１０，２２０は遅延時間が同一である。
センスアンプドライバ制御手段３０は、前記第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４と前記第１及び第２プリチャージ信号ｐｃｇ１，ｐｃｇ２に応答して、各々のセンスアンプドライバを制御するための前記プルアップ信号ＳＡＰ１〜ＳＡＰ４、前記プルダウン信号ＳＢ１〜ＳＢ４、及び前記イコライザ信号ＢＬＥＱ１〜ＢＬＥＱ４を生成する。
前記センスアンプドライバ制御手段３０は、各々の前記アクティブ信号ａｃｔ１〜ａｃｔ４、及びプリチャージ信号ｐｃｇ１〜ｐｃｇ２が入力される第１〜第４センスアンプドライバ制御部３１，３２，３３，３４を含む。この時、前記第１〜第３センスアンプドライバ制御部３１，３２，３３には前記第１プリチャージ信号ｐｃｇ１が共通入力される。
図７に示すように、第１アクティブ信号ａｃｔ１、第２アクティブ信号ａｃｔ２、第３アクティブ信号ａｃｔ３、第４アクティブ信号ａｃｔ４はイネーブルタイミングが早い順に並んでいる。すなわち、前記第１アクティブ信号ａｃｔ１がイネーブルタイミングが最も早く、前記第４アクティブ信号ａｃｔ４がイネーブルタイミングが最も遅い。
第１遅延部２１０が前記第３アクティブ信号ａｃｔ３の入力を受けて第１プリチャージ信号ｐｃｇ１を生成する。前記第１プリチャージ信号ｐｃｇ１は第１〜第３センスアンプドライバ制御部３１，３２，３３に共通入力される。したがって、前記第１〜第３イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２，ＢＬＥＱ３は同時にイネーブル状態になる。また、前記第４アクティブ信号ａｃｔ４は第２遅延部２２０に入力され、第２プリチャージ信号ｐｃｇ２として生成される。したがって、前記第１遅延部２１０によって生成された第１プリチャージ信号ｐｃｇ１が前記第２遅延部２２０によって生成された前記第２プリチャージ信号ｐｃｇ２よりイネーブルタイミングが早い。結局、前記第１〜第３イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２，ＢＬＥＱ３が第４イコライザ信号ＢＬＥＱ４よりイネーブルタイミングが早い。
前記第１アクティブ信号ａｃｔ１と前記第１プリチャージ信号ｐｃｇ１との間の時間、すなわちｔＲＡＳが最も長い。前記第２アクティブ信号ａｃｔ２と前記第１プリチャージ信号ｐｃｇ１との間の時間が２番目に長い。前記第３アクティブ信号ａｃｔ３と前記第１プリチャージ信号ｐｃｇ１、及び前記第４アクティブ信号ａｃｔ４と前記第２プリチャージ信号ｐｃｇ２との間の時間、すなわちｔＲＡＳは同一である。
したがって、前記第１アクティブ信号ａｃｔ１と前記第１プリチャージ信号ｐｃｇ１によって生成された前記第１プルアップ及びプルダウン信号ＳＡＰ１，ＳＢ１と前記第１イコライザ信号ＢＬＥＱ１との間の時間が最も長い。また、前記第２アクティブ信号ａｃｔ２と前記第１プリチャージ信号ｐｃｇ１によって生成された前記第２プルアップ及びプルダウン信号ＳＡＰ２，ＳＢ２と前記第２イコライザ信号ＢＬＥＱ２との間の時間が２番目に長い。結局、前記第１プルアップ、プルダウン、及びイコライザ信号ＳＡＰ１，ＳＢ１，ＢＬＥＱ１の影響を受けるバンクは、読み取り又は書き込みの動作を完了できる時間が最も大きく割り当てられる。また、前記第２プルアップ、プルダウン、及びイコライザ信号ＳＡＰ２，ＳＢ２，ＢＬＥＱ２の影響を受けるバンクが読み取り又は書き込みの動作に割り当てられる時間が２番目で大きく割り当てられる。
図８は、本発明に係る半導体記憶装置のまた他の実施形態を示す詳細構成図である。この時、半導体記憶装置は４つのバンクを含んで各バンクごとにセンスアンプドライバとセンスアンプドライバ制御部とを含むと仮定する。また、各バンクを活性化させる各アクティブ信号は、第１アクティブ信号、第２アクティブ信号、第３アクティブ信号、第４アクティブ信号の順でイネーブルタイミングが早いと仮定する。すなわち、第１アクティブ信号が最も早くイネーブル状態になる。
アクティブ信号生成手段１０はリフレッシュ信号Ｒｅｆｒｅｓｈを遅延させ、イネーブル時点が各々異なる４つのプルアップ信号ＳＡＰ１〜ＳＡＰ４とプルダウン信号ＳＢ１〜ＳＢ４を生成するための第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４を生成する。
プリチャージ信号生成手段２００−３は前記第４アクティブ信号ａｃｔ４を遅延させ、第１〜第４イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２，ＢＬＥＱ３，ＢＬＥＱ４を同時にイネーブル状態にするためのプリチャージ信号ｐｃｇを生成する。
前記プリチャージ信号生成手段２００−３は遅延部２１０を含む。この時、前記遅延部２１０は前記第４アクティブ信号ａｃｔ４を入力して前記プリチャージ信号ｐｃｇを生成する。
センスアンプドライバ制御手段３０は、前記第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４と前記プリチャージ信号ｐｃｇに応答して、各々のセンスアンプドライバを制御するための前記プルアップ信号ＳＡＰ１〜ＳＡＰ４、前記プルダウン信号ＳＢ１〜ＳＢ４、及び前記イコライザ信号ＢＬＥＱ１〜ＢＬＥＱ４を生成する。
前記センスアンプドライバ制御手段３０は、各々の前記アクティブ信号ａｃｔ１〜ａｃｔ４とプリチャージ信号ｐｃｇが入力される第１〜第４センスアンプドライバ制御部３１，３２，３３，３４を含む。この時、前記第１〜第４センスアンプドライバ制御部３１，３２，３３，３４には前記プリチャージ信号ｐｃｇを共通入力される。
図９を参照すれば、第１アクティブ信号ａｃｔ１、第２アクティブ信号ａｃｔ２、第３アクティブ信号ａｃｔ３、第４アクティブ信号ａｃｔ４はイネーブルタイミングが早い順で並んでいる。すなわち、前記第１アクティブ信号ａｃｔ１がイネーブルタイミングが最も早く、前記第４アクティブ信号ａｃｔ４がイネーブルタイミングが最も遅い。
遅延部２１０は前記第４アクティブ信号ａｃｔ４の入力を受けてプリチャージ信号ｐｃｇを生成する。前記プリチャージ信号ｐｃｇは第１〜第４センスアンプドライバ制御部３１，３２，３３，３４に共通入力される。したがって、前記第１〜第４イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２，ＢＬＥＱ３，ＢＬＥＱ４は同時にイネーブル状態になる。
したがって、前記第１アクティブ信号ａｃｔ１と前記プリチャージ信号ｐｃｇとの間の時間、すなわちｔＲＡＳが最も長い。前記第２アクティブ信号ａｃｔ２と前記プリチャージ信号ｐｃｇとの間の時間が２番目に長い。前記第３アクティブ信号ａｃｔ３と前記プリチャージ信号ｐｃｇとの間の時間が３番目で長く、前記第４アクティブ信号ａｃｔ４と前記プリチャージ信号ｐｃｇとの間の時間が最も短い。
したがって、前記第１アクティブ信号ａｃｔ１と前記プリチャージ信号ｐｃｇによって生成された前記第１プルアップ及びプルダウン信号ＳＡＰ１，ＳＢ１と前記第１イコライザ信号ＢＬＥＱ１との間の時間が最も長くなる。また、前記第２アクティブ信号ａｃｔ１と前記プリチャージ信号ｐｃｇによって生成された前記第２プルアップ及びプルダウン信号ＳＡＰ２，ＳＢ２と前記第２イコライザ信号ＢＬＥＱ２との間の時間が２番目に長くなる。３番目では前記第３アクティブ信号ａｃｔ３と前記プリチャージ信号ｐｃｇによって生成された前記第３プルアップ及びプルダウン信号ＳＡＰ３，ＳＢ３と前記第３イコライザ信号ＢＬＥＱ３である。結局、前記第１プルアップ、プルダウン、及びイコライザ信号ＳＡＰ１，ＳＢ１，ＢＬＥＱ１の影響を受けるバンクには読み取り又は書き込みの動作を完了できる時間が最も大きく割り当てられる。前記第２プルアップ、プルダウン、及びイコライザ信号ＳＡＰ２，ＳＢ２，ＢＬＥＱ２の影響を受けるバンクが読み取り又は書き込みの動作に割り当てられる時間が２番目に長くなる。また、前記第３プルアップ、プルダウン、及びイコライザ信号ＳＡＰ３，ＳＢ３，ＢＬＥＱ３の影響を受けるバンクが読み取り又は書き込みの動作に割り当てられる時間が３番目に長くなる。
結局、読み取り又は書き込みの動作時の応答速度が最も遅いバンクを前記第１プルアップ、プルダウン、及びイコライザ信号ＳＡＰ１，ＳＢ１，ＢＬＥＱ１に影響を受けるようにする。 最も応答速度が速いバンクを前記第４プルアップ、プルダウン、及びイコライザ信号ＳＡＰ４，ＳＢ４，ＢＬＥＱ４に影響を受けるようにする。このことで、読み取り又は書き込みの動作に対するバンク応答速度によって発生するバンクの不良率を減らすことができる。
図１０は、本発明に係る半導体記憶装置のまた他の実施形態を示す詳細構成図である。本実施形態もまた半導体記憶装置は４つのバンクを含んで各バンクごとにセンスアンプドライバとセンスアンプドライバ制御部とを含むと仮定する。また、各バンクを活性化させる各アクティブ信号は、第１アクティブ信号、第２アクティブ信号、第３アクティブ信号、第４アクティブ信号の順でイネーブルタイミングが早いと仮定する。すなわち、第１アクティブ信号が最も早くイネーブル状態になる。
アクティブ信号生成手段１０はリフレッシュ信号Ｒｅｆｒｅｓｈを遅延させ、イネーブル時点が各々異なる４つのプルアップ信号ＳＡＰ１〜ＳＡＰ４及びプルダウン信号ＳＢ１〜ＳＢ４を生成するための第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４を生成する。
プリチャージ信号生成手段２００−４は前記第２アクティブ信号ａｃｔ２を遅延させ、第１及び第２イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２を同時にイネーブル状態にするための第１プリチャージ信号ｐｃｇ１を生成する。また、前記プリチャージ信号生成手段２００−４は前記第４アクティブ信号ａｃｔ４を遅延させ、第３及び第４イコライザ信号ＢＬＥＱ３，ＢＬＥＱ４を同時にイネーブル状態にするための第２プリチャージ信号ｐｃｇ２を生成する。
前記プリチャージ信号生成手段２００−４は第１及び第２遅延部２１０，２２０を含む。この時、前記第１遅延部２１０は前記第２アクティブ信号ａｃｔ２を、前記第２遅延部２２０は前記第４アクティブ信号ａｃｔ４ が入力されて前記第１及び第２プリチャージ信号ｐｃｇ１，ｐｃｇ２を各々生成する。この時、前記第１及び第２遅延部２１０，２２０は遅延時間が同一である。
センスアンプドライバ制御手段３０は、前記第１〜第４アクティブ信号ａｃｔ１〜ａｃｔ４と前記第１及び第２プリチャージ信号ｐｃｇ１，ｐｃｇ２に応答して、各々のセンスアンプドライバを制御するための前記プルアップ信号ＳＡＰ１〜ＳＡＰ４、前記プルダウン信号ＳＢ１〜ＳＢ４、及び前記イコライザ信号ＢＬＥＱ１〜ＢＬＥＱ４を生成する。
前記センスアンプドライバ制御手段３０は、各々の前記アクティブ信号ａｃｔ１〜ａｃｔ４、及び前記第１及び第２プリチャージ信号ｐｃｇ１，ｐｃｇ２が入力される第１〜第４センスアンプドライバ制御部３１，３２，３３，３４を含む。この時、前記第１及び第２センスアンプドライバ制御部３１，３２には前記第１プリチャージ信号ｐｃｇ１が共通入力され、前記第３及び第４センスアンプドライバ制御部３３，３４には前記第２プリチャージ信号ｐｃｇ２が共通入力される。
図１１によれば、第１アクティブ信号ａｃｔ１、第２アクティブ信号ａｃｔ２、第３アクティブ信号ａｃｔ３、第４アクティブ信号ａｃｔ４はイネーブルタイミングが早い順で並んでいる。すなわち、前記第１アクティブ信号ａｃｔ１がイネーブルタイミングが最も早く、前記第４アクティブ信号ａｃｔ４がイネーブルタイミングが最も遅い。
第１遅延部２１０が前記第２アクティブ信号ａｃｔ２の入力を受けて第１プリチャージ信号ｐｃｇ１を生成し、前記第１プリチャージ信号ｐｃｇ１が第１及び第２センスアンプドライバ制御部３１，３２に共通入力される。したがって、前記第１及び第２イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２は同時にイネーブル状態になる。また、第２遅延部２２０には前記第４アクティブ信号ａｃｔ４が入力されて第２プリチャージ信号ｐｃｇ２を生成し、前記第２プリチャージ信号ｐｃｇ２が第３及び第４センスアンプドライバ制御部３３，３４に共通入力される。したがって、前記第３及び第４イコライザ信号ＢＬＥＱ３，ＢＬＥＱ４は同時にイネーブル状態になる。結局、前記第１及び第２イコライザ信号ＢＬＥＱ１，ＢＬＥＱ２はイネーブルタイミングが同じである。また、前記第３及び第４イコライザ信号ＢＬＥＱ３，ＢＬＥＱ４のイネーブルタイミングも同一である。
前記第１アクティブ信号ａｃｔ１と前記第１プリチャージ信号ｐｃｇ１との間の時間、すなわちｔＲＡＳは前記第２アクティブ信号ａｃｔ２と前記第１プリチャージ信号ｐｃｇ１との間の時間より長い。また、前記第３アクティブ信号ａｃｔ３と前記第２プリチャージ信号ｐｃｇ２との間の時間、すなわちｔＲＡＳは前記第４アクティブ信号ａｃｔ４と前記第２プリチャージ信号ｐｃｇ２との間の時間より長い。
したがって、前記第１プルアップ及びプルダウン信号ＳＡＰ１，ＳＢ１と前記第１イコライザ信号ＢＬＥＱ１との間の時間は前記第２プルアップ及びプルダウン信号ＳＡＰ２，ＳＢ２と前記第２イコライザ信号ＢＬＥＱ２との間の時間より長い。また、前記第３プルアップ及びプルダウン信号ＳＡＰ３，ＳＢ３と前記第３イコライザ信号ＢＬＥＱ３との間の時間は前記第４プルアップ及びプルダウン信号ＳＡＰ４，ＳＢ４と前記第４イコライザ信号ＢＬＥＱ４との間の時間より長い。
結局、前記第１及び第３プルアップ、プルダウン、及びイコライザ信号ＳＡＰ１，ＳＢ１，ＢＬＥＱ１，ＳＡＰ３，ＳＢ３，ＢＬＥＱ３の影響を受けるバンクは読み取り又は書き込みの動作の完了できる時間を他のバンクより大きく割り当てられる。
このように構成された半導体メモリ装置において、応答速度が良くないバンクを前記第１及び第３プルアップ、プルダウン、及びイコライザ信号ＳＡＰ１，ＳＢ１，ＢＬＥＱ１，ＳＡＰ３，ＳＢ３，ＢＬＥＱ３が制御したら応答速度によるバンクの不良率を減らすことができる。
このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施されることが理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
１０…アクティブ信号生成手段
２０…プリチャージ信号生成手段
２１…第４遅延部
３０…センスアンプドライバ制御手段
３１…第１センスアンプドライバ制御部
３２…第２センスアンプドライバ制御部
３３…第３センスアンプドライバ制御部
３４…第４センスアンプドライバ制御部
２１０…第１遅延部
２２０…第２遅延部
２３０…第３遅延部
２０…プリチャージ信号生成手段
２１…第４遅延部
３０…センスアンプドライバ制御手段
３１…第１センスアンプドライバ制御部
３２…第２センスアンプドライバ制御部
３３…第３センスアンプドライバ制御部
３４…第４センスアンプドライバ制御部
２１０…第１遅延部
２２０…第２遅延部
２３０…第３遅延部
Claims (12)
- リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、
少なくとも１つ以上の前記アクティブ信号を遅延させ、２つ以上のイコライザ信号を同時にイネーブル状態にするための少なくとも１つ以上のプリチャージ信号を生成するプリチャージ信号生成手段と、
前記複数のアクティブ信号と前記プリチャージ信号に応答して、各々のセンスアンプドライバを制御するための前記イコライザ信号を複数生成するセンスアンプドライバ制御手段と
を含むことを特徴とする半導体記憶装置。 - 前記プリチャージ信号生成手段は、イネーブル時点が最も早いアクティブ信号を除いた残りのアクティブ信号を遅延させて前記少なくとも１つのプリチャージ信号を生成することを特徴とする請求項１に記載の半導体記憶装置。
- 前記プリチャージ信号生成手段は、
前記アクティブ信号を遅延させて前記プリチャージ信号として出力する複数の遅延部を含み、
前記遅延部の数は前記アクティブ信号の数より少ないことを特徴とする請求項２に記載の半導体記憶装置。 - 前記各遅延部の遅延時間は同一であることを特徴とする請求項３に記載の半導体記憶装置。
- 前記センスアンプドライバ制御手段は、前記センスアンプドライバに対応する前記イコライザ信号を各々生成する複数のセンスアンプドライバ制御部を含むことを特徴とする請求項１又は４に記載の半導体記憶装置。
- 前記複数のセンスアンプドライバ制御部のうち２つ以上のセンスアンプドライバ制御部に前記プリチャージ信号が共通入力されることを特徴とする請求項１又は５に記載の半導体記憶装置。
- リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、
イネーブルタイミングが最も遅い前記アクティブ信号を遅延させ、すべてのイコライザ信号を同時にイネーブル状態にするためのプリチャージ信号を生成するプリチャージ信号生成手段と、
前記複数のアクティブ信号と前記プリチャージ信号に応答して、各々のセンスアンプドライバを制御するための前記イコライザ信号を複数生成するセンスアンプドライバ制御手段とを含み、
前記プリチャージ信号生成手段は、前記アクティブ信号の数より少ない数の遅延部を有することを特徴とする半導体記憶装置。 - 前記センスアンプドライバ制御手段は、センスアンプドライバに対応する前記イコライザ信号を各々生成する複数のセンスアンプドライバ制御部を含むことを特徴とする請求項７に記載の半導体記憶装置。
- 前記複数のセンスアンプドライバ制御部には、前記プリチャージ信号が共通入力されることを特徴とする請求項８に記載の半導体記憶装置。
- リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、
前記アクティブ信号とプリチャージ信号とが各々入力される複数のセンスアンプドライバ制御部を備えたセンスアンプドライバ制御手段と、
少なくとも１つの前記アクティブ信号を遅延させ、前記プリチャージ信号として出力するための少なくとも１つ以上の遅延部を備えたプリチャージ信号生成手段とを含み、
少なくとも１つ以上の前記プリチャージ信号は少なくとも２つ以上の前記センスアンプドライバ制御部に共通出力され、
前記遅延部の数は前記アクティブ信号の数より少ないことを特徴とする半導体記憶装置。 - 前記プリチャージ信号生成手段は、イネーブル時点が最も早いアクティブ信号を除いた残りのアクティブ信号を遅延させ、前記プリチャージ信号を生成することを特徴とする請求項１０に記載の半導体記憶装置。
- 前記各遅延部の遅延時間は同一であることを特徴とする請求項１０又は１１に記載の半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060099545A KR100821580B1 (ko) | 2006-10-12 | 2006-10-12 | 반도체 메모리 장치 |
| KR10-2006-0099545 | 2006-10-12 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2008097806A JP2008097806A (ja) | 2008-04-24 |
| JP2008097806A5 JP2008097806A5 (ja) | 2010-09-30 |
| JP5000433B2 true JP5000433B2 (ja) | 2012-08-15 |
Family
ID=39302948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007226776A Active JP5000433B2 (ja) | 2006-10-12 | 2007-08-31 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7583548B2 (ja) |
| JP (1) | JP5000433B2 (ja) |
| KR (1) | KR100821580B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015504230A (ja) | 2012-01-19 | 2015-02-05 | ▲華▼▲碩▼科技（▲蘇▼州）有限公司 | コネクタ及びそれを使う電子システム |
| US11361815B1 (en) | 2020-12-24 | 2022-06-14 | Winbond Electronics Corp. | Method and memory device including plurality of memory banks and having shared delay circuit |
| TWI761124B (zh) * | 2021-03-12 | 2022-04-11 | 華邦電子股份有限公司 | 具有共用延遲電路的方法和記憶體裝置 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| KR960009953B1 (ko) * | 1994-01-27 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| JP3696633B2 (ja) * | 1994-07-27 | 2005-09-21 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100242720B1 (ko) * | 1996-12-30 | 2000-02-01 | 윤종용 | 반도체 메모리 장치의 칼럼선택 제어회로 |
| KR100271626B1 (ko) | 1997-05-31 | 2000-12-01 | 김영환 | 비트라인 센스앰프의 오버드라이빙방법 |
| KR100273274B1 (ko) | 1998-01-21 | 2001-01-15 | 김영환 | 오버 드라이빙 제어회로 |
| KR100271644B1 (ko) | 1998-02-06 | 2000-12-01 | 김영환 | 센스앰프 오버드라이빙 전압제어 회로 |
| JP3544863B2 (ja) | 1998-06-29 | 2004-07-21 | 富士通株式会社 | 半導体メモリ及びこれを備えた半導体装置 |
| JP2001167574A (ja) * | 1999-12-08 | 2001-06-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6347058B1 (en) | 2000-05-19 | 2002-02-12 | International Business Machines Corporation | Sense amplifier with overdrive and regulated bitline voltage |
| KR20020042030A (ko) * | 2000-11-29 | 2002-06-05 | 윤종용 | 리프레쉬 수행시간이 감소될 수 있는 다중 뱅크를구비하는 반도체 메모리 장치 및 리프레쉬 방법 |
| KR100378685B1 (ko) | 2000-12-29 | 2003-04-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 센스 앰프 제어 회로 |
| KR100427028B1 (ko) * | 2001-12-18 | 2004-04-14 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| KR100495918B1 (ko) | 2002-12-16 | 2005-06-17 | 주식회사 하이닉스반도체 | 뱅크의 액티브 동작을 달리하는 반도체 기억 장치 및반도체 기억 장치에서의 뱅크 액티브 제어 방법 |
| KR100587639B1 (ko) | 2003-05-30 | 2006-06-08 | 주식회사 하이닉스반도체 | 계층화된 출력배선의 감지증폭기 드라이버를 구비한반도체 메모리 소자 |
| KR100546333B1 (ko) * | 2003-06-25 | 2006-01-26 | 삼성전자주식회사 | 감지 증폭기 드라이버 및 이를 구비하는 반도체 장치 |
| KR20050101872A (ko) * | 2004-04-20 | 2005-10-25 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7127368B2 (en) | 2004-11-19 | 2006-10-24 | Stmicroelectronics Asia Pacific Pte. Ltd. | On-chip temperature sensor for low voltage operation |
| KR100656470B1 (ko) * | 2006-02-07 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 드라이버 제어장치 및 방법 |
-
2006
- 2006-10-12 KR KR1020060099545A patent/KR100821580B1/ko active IP Right Grant
-
2007
- 2007-07-09 US US11/822,655 patent/US7583548B2/en active Active
- 2007-08-31 JP JP2007226776A patent/JP5000433B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7583548B2 (en) | 2009-09-01 |
| US20080089149A1 (en) | 2008-04-17 |
| JP2008097806A (ja) | 2008-04-24 |
| KR100821580B1 (ko) | 2008-04-15 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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