KR100821580B1 - 반도체 메모리 장치 - Google Patents

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KR100821580B1 KR1020060099545A KR20060099545A KR100821580B1 KR 100821580 B1 KR100821580 B1 KR 100821580B1 KR 1020060099545 A KR1020060099545 A KR 1020060099545A KR 20060099545 A KR20060099545 A KR 20060099545A KR 100821580 B1 KR100821580 B1 KR 100821580B1
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Abstract

본 발명은 리프레쉬 신호에 응답하여 각각 인에이블 시점이 다른 복수개의 액티브 신호를 생성하는 액티브 신호 생성 수단, 적어도 하나 이상의 상기 액티브 신호를 지연시켜 두 개 이상의 이퀄라이져 신호를 동시에 인에이블 시키기 위한 적어도 한 개 이상의 프리차지 신호를 생성하는 프리차지 신호 생성 수단, 및 상기 복수개의 액티브 신호와 상기 프리차지 신호에 응답하여 각각의 센스앰프 드라이버를 제어하기 위한 상기 이퀄라이져 신호를 복수개 생성하는 센스앰프 드라이버 제어 수단을 포함한다.
리프레쉬, 프리차지, 센스앰프

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 블록도,
도 2는 종래의 반도체 메모리 장치의 상세 구성도,
도 3은 종래의 반도체 메모리 장치의 타이밍도,
도 4는 본 발명에 따른 반도체 메모리 장치의 제 1 실시예를 나타낸 상세 구성도,
도 5는 제 1 실시예에 따른 반도체 메모리 장치의 타이밍도,
도 6은 본 발명에 따른 반도체 메모리 장치의 제 2 실시예를 나타낸 상세 구성도,
도 7은 제 2 실시예에 따른 반도체 메모리 장치의 타이밍도,
도 8은 본 발명에 따른 반도체 메모리 장치의 제 3 실시예를 나타낸 상세 구성도,
도 9는 제 3 실시예에 따른 반도체 메모리 장치의 타이밍도,
도 10은 본 발명에 따른 반도체 메모리 장치의 제 4 실시예를 나타낸 상세 구성도,
도 11은 제 4 실시예에 따른 반도체 메모리 장치의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 액티브 신호 생성 수단 200-1~200-4: 프리차지 신호 생성수단
30: 센스앰프 드라이버 제어 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 리드 또는 라이트 동작을 수행할 수 있는 시간을 뱅크 별로 할당하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서의 데이터는 메모리 셀의 커패시터에 저장된다. 이때, 반도체 메모리 장치는 셀의 데이터를 지속적으로 유지하기 위하여 주기적으로 리프레쉬 동작을 수행하게 된다. 또한 반도체 메모리 장치는 데이터를 리드 또는 라이트하고 이때 사용한 비트라인을 프리차지 시키는 동작을 한다.
따라서 일반적인 반도체 메모리 장치는 리프레쉬 - 리드 또는 라이트- 프리차지 이러한 순서로 동작한다. 이러한 반도체 메모리 장치의 동작 사양은 JEDEC(Joint Electron Device Engineering Council: 합동 전자 장치 엔지니어링 협의회, 집적 회로(IC) 등 전자 장치의 통일 규격을 심의, 책정하는 국제 표준화 기구) 규정에 지정되어 있다. 따라서 JEDEC 규정에 맞도록 리프레쉬후 프리차지 동작을 완료할 때까지의 시간(이하, tRC), 리드 또는 라이트 동작을 완료하기 위해 확보되어야 하는 시간(이하, tRAS), 및 프리차지 동작을 완료하기 위해 확보되어야 하는 시간(이하, tRP)을 보장해야 한다. 결국 상기 tRC내에 상기 tRAS와 상기 tRP 가 확보 되어야 한다.
도 1은 종래의 반도체 메모리 장치의 블록도이다.
리프레쉬 신호(Refresh)를 입력 받아 인에이블 시점이 각각 다른 복수개의 액티브 신호(act<1:N>)를 생성하는 액티브 신호 생성 수단(10), 상기 복수개의 액티브 신호(act<1:N>)를 각각 지연시켜 복수개의 프리차지 신호(pcg<1:N>)를 생성하는 프리차지 신호 생성수단(20), 및 상기 복수개의 프리차지 신호(pcg<1:N>)와 상기 복수개의 액티브 신호(act<1:N>)를 입력 받아 센스앰프 드라이버를 제어하기 위한 복수개의 풀업 신호(SAP<1:N>), 복수개의 풀다운 신호(SB<1:N>), 및 복수개의 이퀄라이져 신호(BLEQ<1:N>)를 생성하는 센스앰프 드라이버 제어 수단(30)을 포함한다.
도 2는 종래의 반도체 메모리 장치의 상세 구성도이다. 이때, 액티브 신호 생성 수단(10)은 제 1 내지 제 4 액티브 신호(act<1:4>)를 생성한다고 가정한다. 또한 상기 제 1 내지 제 4 액티브 신호(act<1:4>)가 인에이블되는 시점이 제 1 액티브 신호(act1), 제 2 액티브 신호(act2), 제 3 액티브 신호(act3), 제 4 액티브 신호(act4) 순으로 빠르다고 가정한다. 또한 제 1 내지 제 4 지연부(21~24)는 그 지연시간이 동일하다.
상기 액티브 신호 생성 수단(10)은 리프레쉬 신호(Refresh)를 지연시켜 상기 풀업 신호(SAP<1:4>)와 상기 풀다운 신호(SB<1:4>)를 각각 다른 타이밍에 인에이블시키기 위한 상기 4개의 액티브 신호(act<1:4>)를 생성한다. 이때, 상기 풀업 신호(SAP1)와 상기 풀다운 신호(SB1)는 인에이블 타이밍이 같고, 상기 풀업 신 호(SAP1)와 상기 풀업 신호(SAP2)는 인에이블 타이밍이 다르다.
따라서 상기 제 1 내지 제 4 액티브 신호(act<1:4>)는 지연시간이 동일한 상기 제 1 내지 제 4 지연부(21~24)에 입력되어 각각 인에이블 시점이 다른 프리 차지 신호(pcg<1:4>)로 출력된다.
상기 센스앰프 드라이버 제어 수단(30)은 상기 풀업 신호(SAP<1:4>), 상기 풀다운 신호(SB<1:4>), 및 이퀄라이져 신호(BLEQ<1:4>)를 각각 생성하는 제 1 내지 제 4 센스앰프 드라이버 제어부(31,32,33,34)를 포함한다.
따라서, 상기 제 1 내지 제 4 액티브 신호(act<1:4>)와 상기 제 1 내지 제 4 프리 차지 신호(pcg<1:4>)는 각각 제 1 내지 제 4 센스앰프 드라이버 제어부(31, 32, 33, 34)에 각각 입력되어 상기 제 1 내지 제 4 풀업 신호(SAP<1:4>), 상기 제 1 내지 제 4 풀다운 신호(SB<1:4>), 및 상기 제 1 내지 제 4 이퀄라이져 신호(BLEQ<1:4>)를 각각 생성한다.
도 3은 종래의 반도체 메모리 장치의 타이밍도이다.
리프레쉬 신호(refresh)가 인에이블된 후, 상기 제 1 내지 제 4 액티브 신호(act1~act4)가 상기 가정한 순서대로 인에이블된다. 또한 상기 제 1 내지 제 4 액티브 신호(act1~act4)를 입력으로 하고 동일한 시간을 지연시켜 상기 제 1 내지 제 4 프리 차지 신호(pcg1~pcg4)를 생성하기 때문에 상기 제 1 프리 차지 신호(pcg1)가 인에이블 타이밍이 제일 빠르고 상기 제 4 프리 차지 신호(pcg4)의 인에이블 타이밍이 제일 늦다. JEDEC 규정에 따라 상기 제 1 액티브 신호(act1)가 인에이블된후 상기 제 1 프리 차지 신호(pcg1)가 인에이블될 때까지의 시간 즉, tRAS 를 보장해야한다. 따라서 인에이블된 상기 제 1 액티브 신호(act1)와 인에이블된 상기 제 1 프리 차지 신호(pcg1) 사이의 tRAS가 보장된다면 나머지 제 2 내지 제 4 액티브 신호(act2~act4)와 상기 제 2 내지 제 4 프리 차지 신호(pcg2~pcg4) 사이의 tRAS도 보장된다. 이유는 각각의 액티브 신호(act<1:4>)를 동일한 시간 지연시켜 상기 제 1 내지 제 4 프리 차지 신호(pcg1~pcg4)를 생성했기 때문이다. 즉, 각 상기 제 1 내지 제 4 지연부(21~24)에 의해 지연된 시간이 tRAS가 된다.
또한, 상기 제 1 내지 제 4 프리 차지 신호(pcg1~pcg4)와 다음 액티브 신호가 인에이블된 시점 사이의 시간 즉, tRP도 보장되어야 한다.
종래의 반도체 메모리 장치는 상기 제 1 액티브 신호(act1)와 상기 제 1 프리 차지 신호(pcg1) 사이의 tRAS가 나머지 상기 액티브 신호(act2~act4)와 상기 프리 차지 신호(pcg2~pcg4)의 tRAS와 동일하다. 또한 상기 제 4 프리 차지 신호(pcg1~pcg4)와 상기 다음 액티브 신호와의 tRP도 보장된다면 상기 제 1 내지 제 3 프리차지 신호(pcg1~pcg3)의 tRP도 보장된다. 이유는 상기 제 4 프리차지 신호(pcg4)와 다음 액티브 신호와의 시간이 제일 짧기 때문이다.
따라서 종래의 반도체 메모리 장치는 각 신호들 사이의 tRAS가 동일하여 리드 또는 라이트 동작에 대해 느린 응답속도를 갖는 뱅크는 뱅크 불량을 초래한다. 또한 각 하나의 상기 액티브 신호(act1~act4)마다 지연부를 하나씩 연결하여 상기 프리 차지 신호(pcg1~pcg4)를 생성하여야 함으로 뱅크의 수가 늘어나면서 지연부의 면적 또한 커질 수 밖에 없다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 응답 속도가 다른 뱅크마다 리드 또는 라이트를 수행할 수 있는 시간을 따로 할당할 수 있는 반도체 메모리 장치를 제공함에 그 목적이 있다. 또한 본 발명은 JEDEC에서 규정한 리드 또는 라이트 동작을 수행할 수 있는 최소 시간을 보장하고 리드 또는 라이트 동작을 수행할 수 있는 시간을 최대한 늘릴 수 있는 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치는 리프레쉬 신호에 응답하여 각각 인에이블 시점이 다른 복수개의 액티브 신호를 생성하는 액티브 신호 생성 수단, 적어도 하나 이상의 상기 액티브 신호를 지연시켜 두 개 이상의 이퀄라이져 신호를 동시에 인에이블 시키기 위한 적어도 한 개 이상의 프리차지 신호를 생성하는 프리차지 신호 생성 수단, 및 상기 복수개의 액티브 신호와 상기 프리차지 신호에 응답하여 각각의 센스앰프 드라이버를 제어하기 위한 상기 이퀄라이져 신호를 복수개 생성하는 센스앰프 드라이버 제어 수단을 포함한다.
다른 실시예에 따른 반도체 메모리 장치는 리프레쉬 신호에 응답하여 각각 인에이블 시점이 다른 복수개의 액티브 신호를 생성하는 액티브 신호 생성 수단, 인에이블 타이밍이 제일 느린 상기 액티브 신호를 지연시켜 모든 이퀄라이져 신호를 동시에 인에이블 시키기 위한 프리차지 신호를 생성하는 프리차지 신호 생성 수단, 및 상기 복수개의 액티브 신호와 상기 프리차지 신호에 응답하여 각각의 센스앰프 드라이버를 제어하기 위한 상기 이퀄라이져 신호를 복수개 생성하는 센스앰프 드라이버 제어 수단을 포함한다.
또 다른 실시예에 따른 반도체 메모리 장치는 리프레쉬 신호에 응답하여 각각 인에이블 시점이 다른 복수개의 액티브 신호를 생성하는 액티브 신호 생성 수단, 각각이 상기 액티브 신호와 프리차지 신호를 입력 받는 복수개의 센스앰프 드라이버 제어부를 구비한 센스앰프 드라이버 제어 수단, 및 적어도 하나 이상의 상기 액티브 신호를 지연시켜 상기 프리차지 신호로서 출력하기 위한 적어도 하나 이상의 지연부를 구비한 프리차지 신호 생성 수단을 포함한다. 이때, 적어도 하나 이상의 상기 프리차지 신호는 적어도 두개 이상의 상기 센스앰프 드라이버 제어부에 공통 출력된다.
또 다른 실시예에 따른 반도체 메모리 장치는 리프레쉬 신호에 응답하여 각각 인에이블 시점이 다른 복수개의 액티브 신호를 생성하는 액티브 신호 생성 수단, 각각이 상기 액티브 신호와 프리차지 신호를 입력 받는 복수개의 센스앰프 드라이버 제어부를 구비한 센스앰프 드라이버 제어 수단, 및 인에이블 타이밍이 제일 느린 액티브 신호를 지연시켜 상기 프리차지 신호로서 출력하기 위한 지연부를 구비한 프리차지 생성 수단을 포함한다. 이때, 상기 프리차지 신호는 복수개의 센스앰프 드라이버 제어부에 공통 출력된다.
또 다른 실시예에 따른 반도체 메모리 장치는 리프레쉬 신호에 응답하여 제 1 및 제 2 액티브 신호를 생성하는 액티브 신호 생성 수단, 상기 제 2 액티브 신호에 응답하여 프리차지 신호를 생성하는 프리차지 신호 생성 수단, 및 상기 제 1 액티브 신호와 상기 프리차지 신호에 응답하여 제 1 센스앰프를 제어하는 제 1 센스 앰프 제어신호를 출력하는 제 1 센스앰프 드라이버 제어부, 및 상기 제 2 액티브 신호와 상기 프리차지 신호에 응답하여 제 2 센스앰프를 제어하는 제 2 센스앰프 제어신호를 출력하는 제 2 센스앰프 드라이버 제어부를 구비한 센스앰프 드라이버 제어 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 메모리 장치의 제 1 실시예를 나타낸 상세 구성도이다. 이때, 반도체 메모리 장치는 4개의 뱅크를 포함하고 각 뱅크 별로 센스앰프 드라이버와 센스앰프 드라이버 제어부를 포함한다고 가정한다. 또한 각 뱅크를 활성화 시키는 각 액티브 신호는 제 1 액티브 신호, 제 2 액티브 신호, 제 3 액티브 신호, 제 4 액티브 신호 순서로 인에이블 타이밍이 빠르다고 가정한다. 즉, 제 1 액티브 신호가 가장 먼저 인에이블된다.
액티브 신호 생성 수단(10)은 리프레쉬 신호(Refresh)를 지연시켜 각각 인에이블 시점이 다른 4개의 풀업, 및 풀다운 신호(SAP1~SAP4, SB1~SB4)를 생성하기 위한 제 1 내지 제 4 액티브 신호(act1~act4)를 생성한다.
프리차지 신호 생성 수단(200-1)은 상기 제 2 액티브 신호(act2)를 지연시켜 제 1 및 제 2 이퀄라이져 신호(BLEQ1, BLEQ2)를 동시에 인에이블 시키기 위한 제 1 프리차지 신호(pcg1)를 생성하고 상기 제 3 및 제 4 액티브 신호(act3, act4)를 각각 지연시켜 제 2 및 제 3 프리차지 신호(pcg3, pcg4)를 각각 인에이블 시킨다.
상기 프리차지 신호 생성 수단(200-1)은 제 1 내지 제 3 지연부(210, 220, 230)를 포함한다. 이때, 상기 제 1 지연부(210)는 상기 제 2 액티브 신호(act2)를, 상기 제 2 지연부(220)는 상기 제 3 액티브 신호(act3)를, 상기 제 3 지연부(230)는 상기 제 4 액티브 신호(act4)를 각각 입력으로 하여 상기 제 1 내지 제 3 프리차지 신호(pcg1~pcg3)를 각각 생성한다. 이때, 상기 각 지연부(210, 220, 230)는 지연시간이 동일하다.
센스앰프 드라이버 제어 수단(30)은 상기 제 1 내지 제 4 액티브 신호(act1~act4)와 상기 제 1 내지 제 3 프리차지 신호(pcg1~pcg3)에 응답하여 각각의 센스앰프 드라이버를 제어하기 위한 상기 풀업 신호(SAP1~SAP4), 상기 풀다운 신호(SB1~SB4), 및 상기 이퀄라이져 신호(BLEQ1~BLEQ4)를 생성한다.
상기 센스앰프 드라이버 제어 수단(30)은 각각의 상기 액티브 신호(act1~act4),및 프리차지 신호(pcg1~pcg3)를 입력 받는 제 1 내지 제 4 센스앰프 드라이버 제어부(31, 32, 33, 34)를 포함한다. 이때, 상기 제 1 및 제 2 센스앰프 드라이버 제어부(31, 32)는 상기 제 1 프리차지 신호(pcg1)를 공통 입력 받는다.
도 5는 제 1 실시예에 따른 반도체 메모리 장치의 타이밍도이다.
제 1 액티브 신호(act1), 제 2 액티브 신호(act2), 제 3 액티브 신호(act3), 제 4 액티브 신호(act4)는 인에이블 타이밍이 빠른 순서대로 나열하였다. 즉, 상기 제 1 액티브 신호(act1)가 인에이블 타이밍이 가장 빠르고 상기 제 4 액티브 신호(act4)가 인에이블 타이밍이 가장 느리다.
제 1 지연부(210)가 상기 제 2 액티브 신호(act2)를 입력받아 제 1 프리차지 신호(pcg1)를 생성하고 상기 제 1 프리차지 신호(pcg1)가 제 1 및 제 2 센스앰프 드라이버 제어부(31, 32)에 공통 입력되어 제 1 및 제 2 이퀄라이져 신호(BLEQ1, BLEQ2)를 생성한다. 따라서 상기 제 1 및 제 2 이퀄라이져 신호(BLEQ1, BLEQ2)는 동시에 인에이블된다. 또한 상기 제 3 및 제 4 액티브 신호(act3, act4)도 각각 제 2 지연부(220)과 제 3 지연부(230)에 입력되어 제 2 프리차지 신호(pcg2)와 제 3 프리차지 신호(pcg3)로 출력된다. 따라서 상기 제 2 지연부(220)에 의해 생성된 제 2 프리차지 신호(pcg2)가 상기 제 3 지연부(230)에 의해 생성된 상기 제 3 프리차지 신호(pcg3)보다 인에이블 타이밍이 빠르다. 결국, 상기 제 3 이퀄라이져 신호(BLEQ3)가 제 4 이퀄라이져 신호(BLEQ4)보다 인에이블 타이밍이 빠르다.
상기 제 1 액티브 신호(act1)와 상기 제 1 프리차지 신호(pcg1) 사이의 시간 즉, tRAS가 제일 길다. 한편 상기 제 2 액티브 신호(act2)와 상기 제 1 프리차지 신호(pcg1), 상기 제 3 액티브 신호(act3)와 상기 제 2 프리차지 신호(pcg2), 및 상기 제 4 액티브 신호(act4)와 상기 제 3 프리차지 신호(pcg3) 사이의 시간, 즉 tRAS는 동일하다.
따라서 상기 제 1 액티브 신호(act1)와 상기 제 1 프리차지 신호(pcg1)에 의해 생성된 상기 제 1 풀업, 및 풀다운 신호(SAP1, SB1)와 상기 제 1 이퀄라이져 신호(BLEQ1) 사이의 시간이 제일 길다. 결국, 상기 제 1 풀업, 풀다운, 및 이퀄라이져 신호(SAP1, SB1, BLEQ1)의 영향을 받는 뱅크는 리드 또는 라이트 동작을 완료할 수 있는 시간을 제일 많이 할당 받는다.
도 6은 본 발명에 따른 반도체 메모리 장치의 제 2 실시예를 나타낸 상세 구성도이다. 이때, 반도체 메모리 장치는 4개의 뱅크를 포함하고 각 뱅크 별로 센스 앰프 드라이버와 센스앰프 드라이버 제어부를 포함한다고 가정한다. 또한 각 뱅크를 활성화 시키는 각 액티브 신호는 제 1 액티브 신호, 제 2 액티브 신호, 제 3 액티브 신호, 제 4 액티브 신호 순서로 인에이블 타이밍이 빠르다고 가정한다. 즉, 제 1 액티브 신호가 가장 먼저 인에이블된다.
액티브 신호 생성 수단(10)은 리프레쉬 신호(Refresh)를 지연시켜 각각 인에이블 시점이 다른 4개의 풀업 신호(SAP1~SAP4)와 풀다운 신호(SB1~SB4)를 생성하기 위한 제 1 내지 제 4 액티브 신호(act1~act4)를 생성한다.
프리차지 신호 생성 수단(200-2)은 상기 제 3 액티브 신호(act3)를 지연시켜 제 1 내지 제 3 이퀄라이져 신호(BLEQ1, BLEQ2, BLEQ3)를 동시에 인에이블 시키기 위한 제 1 프리차지 신호(pcg1)를 생성하고 상기 제 4 액티브 신호(act4)를 지연시켜 제 2 프리차지 신호(pcg2)를 생성한다.
상기 프리차지 신호 생성 수단(200-2)은 제 1 및 제 2 지연부(210, 220)를 포함한다. 이때, 상기 제 1 지연부(210)는 상기 제 3 액티브 신호(act3)를, 상기 제 2 지연부(220)는 상기 제 4 액티브 신호(act4)를 각각 입력으로 하여 상기 제 1 및 제 2 프리차지 신호(pcg1, pcg2)를 생성한다. 이때, 상기 제 1 및 제 2 지연부(210, 220)는 지연시간이 동일하다.
센스앰프 드라이버 제어 수단(30)은 상기 제 1 내지 제 4 액티브 신호(act1~act4)와 상기 제 1 및 제 2 프리차지 신호(pcg1, pcg2)에 응답하여 각각의 센스앰프 드라이버를 제어하기 위한 상기 풀업 신호(SAP1~SAP4), 상기 풀다운 신호(SB1~SB4), 및 상기 이퀄라이져 신호(BLEQ1~BLEQ4)를 생성한다.
상기 센스앰프 드라이버 제어 수단(30)은 각각의 상기 액티브 신호(act1~act4), 및 프리차지 신호(pcg1~pcg2)를 입력 받는 제 1 내지 제 4 센스앰프 드라이버 제어부(31, 32, 33, 34)를 포함한다. 이때, 상기 제 1 내지 제 3 센스앰프 드라이버 제어부(31, 32, 33)는 상기 제 1 프리차지 신호(pcg1)를 공통 입력 받는다.
도 7은 제 2 실시예에 따른 반도체 메모리 장치의 타이밍도이다.
제 1 액티브 신호(act1), 제 2 액티브 신호(act2), 제 3 액티브 신호(act3), 제 4 액티브 신호(act4)는 인에이블 타이밍이 빠른 순서대로 나열하였다. 즉, 상기 제 1 액티브 신호(act1)가 인에이블 타이밍이 가장 빠르고 상기 제 4 액티브 신호(act4)가 인에이블 타이밍이 가장 느리다.
제 1 지연부(210)가 상기 제 3 액티브 신호(act3)를 입력받아 제 1 프리차지 신호(pcg1)를 생성하고 상기 제 1 프리차지 신호(pcg1)가 제 1 내지 제 3 센스앰프 드라이버 제어부(31, 32, 33)에 공통 입력되어 제 1 내지 제 3 이퀄라이져 신호(BLEQ1, BLEQ2, BLEQ3)를 생성한다. 따라서 상기 제 1 내지 제 3 이퀄라이져 신호(BLEQ1, BLEQ2, BLEQ3)는 동시에 인에이블된다. 또한 상기 제 4 액티브 신호(act4)는 제 2 지연부(220)에 입력되어 제 2 프리차지 신호(pcg2)로 생성된다. 따라서 상기 제 1 지연부(210)에 의해 생성된 제 1 프리차지 신호(pcg1)가 상기 제 2 지연부(220)에 의해 생성된 상기 제 2 프리차지 신호(pcg2)보다 인에이블 타이밍이 빠르다. 결국, 상기 제 1 내지 제 3 이퀄라이져 신호(BLEQ1, BLEQ2, BLEQ3)가 제 4 이퀄라이져 신호(BLEQ4)보다 인에이블 타이밍이 빠르다.
상기 제 1 액티브 신호(act1)와 상기 제 1 프리차지 신호(pcg1) 사이의 시간 즉, tRAS가 제일 길다. 상기 제 2 액티브 신호(act2)와 상기 제 2 프리차지 신호(pcg2) 사이의 시간이 두번째로 길다. 상기 제 3 액티브 신호(act3)와 상기 제 3 프리차지 신호(pcg3), 및 상기 제 4 액티브 신호(act4)와 상기 제 4 프리차지 신호(pcg4) 사이의 시간, 즉 tRAS는 동일하다.
따라서 상기 제 1 액티브 신호(act1)와 상기 제 1 프리차지 신호(pcg1)에 의해 생성된 상기 제 1 풀업, 및 풀다운 신호(SAP1, SB1)와 상기 제 1 이퀄라이져 신호(BLEQ1) 사이의 시간이 제일 길다. 또한 상기 제 2 액티브 신호(act1)와 상기 제 2 프리차지 신호(pcg2)에 의해 생성된 상기 제 2 풀업, 및 풀다운 신호(SAP2, SB2)와 상기 제 2 이퀄라이져 신호(BLEQ2) 사이의 시간이 두번째로 길다. 결국, 상기 제 1 풀업, 풀다운, 및 이퀄라이져 신호(SAP1, SB1, BLEQ1)의 영향을 받는 뱅크는 리드 또는 라이트 동작을 완료할 수 있는 시간을 제일 많이 할당 받는다. 또한 상기 제 2 풀업, 풀다운, 및 이퀄라이져 신호(SAP2, SB2, BLEQ2)의 영향을 받는 뱅크가 리드 또는 라이트 동작에 할당 받는 시간이 두번째로 많이 할당 받는다.
도 8은 본 발명에 따른 반도체 메모리 장치의 제 3 실시예를 나타낸 상세 구성도이다. 이때, 반도체 메모리 장치는 4개의 뱅크를 포함하고 각 뱅크 별로 센스앰프 드라이버와 센스앰프 드라이버 제어부를 포함한다고 가정한다. 또한 각 뱅크를 활성화 시키는 각 액티브 신호는 제 1 액티브 신호, 제 2 액티브 신호, 제 3 액티브 신호, 제 4 액티브 신호 순서로 인에이블 타이밍이 빠르다고 가정한다. 즉, 제 1 액티브 신호가 가장 먼저 인에이블된다.
액티브 신호 생성 수단(10)은 리프레쉬 신호(Refresh)를 지연시켜 각각 인에이블 시점이 다른 4개의 풀업 신호(SAP1~SAP4)와 풀다운 신호(SB1~SB4)를 생성하기 위한 제 1 내지 제 4 액티브 신호(act1~act4)를 생성한다.
프리차지 신호 생성 수단(200-3)은 상기 제 4 액티브 신호(act4)를 지연시켜 제 1 내지 제 4 이퀄라이져 신호(BLEQ1, BLEQ2, BLEQ3, BLEQ4)를 동시에 인에이블 시키기 위한 프리차지 신호(pcg)를 생성한다.
상기 프리차지 신호 생성 수단(200-3)은 지연부(210)를 포함한다. 이때, 상기 지연부(210)는 상기 제 4 액티브 신호(act4)를 입력으로 하여 상기 프리차지 신호(pcg)를 생성한다.
센스앰프 드라이버 제어 수단(30)은 상기 제 1 내지 제 4 액티브 신호(act1~act4)와 상기 프리차지 신호(pcg)에 응답하여 각각의 센스앰프 드라이버를 제어하기 위한 상기 풀업 신호(SAP1~SAP4), 상기 풀다운 신호(SB1~SB4), 및 상기 이퀄라이져 신호(BLEQ1~BLEQ4)를 생성한다.
상기 센스앰프 드라이버 제어 수단(30)은 각각의 상기 액티브 신호(act1~act4)와 프리차지 신호(pcg)를 입력 받는 제 1 내지 제 4 센스앰프 드라이버 제어부(31, 32, 33, 34)를 포함한다. 이때, 상기 제 1 내지 제 4 센스앰프 드라이버 제어부(31, 32, 33, 34)는 상기 프리차지 신호(pcg)를 공통 입력 받는다.
도 9는 제 3 실시예에 따른 반도체 메모리 장치의 타이밍도이다.
제 1 액티브 신호(act1), 제 2 액티브 신호(act2), 제 3 액티브 신호(act3), 제 4 액티브 신호(act4)는 인에이블 타이밍이 빠른 순서대로 나열하였다. 즉, 상기 제 1 액티브 신호(act1)가 인에이블 타이밍이 가장 빠르고 상기 제 4 액티브 신호(act4)가 인에이블 타이밍이 가장 느리다.
지연부(210)가 상기 제 4 액티브 신호(act4)를 입력받아 프리차지 신호(pcg)를 생성하고 프리차지 신호(pcg)가 제 1 내지 제 4 센스앰프 드라이버 제어부(31, 32, 33, 34)에 공통 입력되어 제 1 내지 제 4 이퀄라이져 신호(BLEQ1, BLEQ2, BLEQ3, BLEQ4)를 생성한다. 따라서 상기 제 1 내지 제 4 이퀄라이져 신호(BLEQ1, BLEQ2, BLEQ3, BLEQ4)는 동시에 인에이블된다.
상기 제 1 액티브 신호(act1)와 상기 프리차지 신호(pcg) 사이의 시간 즉, tRAS가 제일 길다. 상기 제 2 액티브 신호(act2)와 상기 프리차지 신호(pcg) 사이의 시간이 두번째로 길다. 상기 제 3 액티브 신호(act3)와 상기 프리차지 신호(pcg) 사이의 시간이 세번째로 길고, 상기 제 4 액티브 신호(act4)와 상기 프리차지 신호(pcg) 사이의 시간이 제일 짧다.
따라서 상기 제 1 액티브 신호(act1)와 상기 프리차지 신호(pcg)에 의해 생성된 상기 제 1 풀업, 및 풀다운 신호(SAP1, SB1)와 상기 제 1 이퀄라이져 신호(BLEQ1) 사이의 시간이 제일 길다. 또한 상기 제 2 액티브 신호(act1)와 상기 프리차지 신호(pcg)에 의해 생성된 상기 제 2 풀업, 및 풀다운 신호(SAP2, SB2)와 상기 제 2 이퀄라이져 신호(BLEQ2) 사이의 시간이 두번째로 길다. 세번째로는 상기 제 3 액티브 신호(act3)와 상기 프리차지 신호(pcg)에 의해 생성된 상기 제 3 풀업, 및 풀다운 신호(SAP3, SB3)와 상기 제 3 이퀄라이져 신호(BLEQ3)이다. 결국, 상기 제 1 풀업, 풀다운, 및 이퀄라이져 신호(SAP1, SB1, BLEQ1)의 영향을 받는 뱅 크는 리드 또는 라이트 동작을 완료할 수 있는 시간을 제일 많이 할당 받고 상기 제 2 풀업, 풀다운, 및 이퀄라이져 신호(SAP2, SB2, BLEQ2)의 영향을 받는 뱅크가 리드 또는 라이트 동작에 할당 받는 시간이 두번째로 길다. 또한 상기 제 3 풀업, 풀다운, 및 이퀄라이져 신호(SAP3, SB3, BLEQ3)의 영향을 받는 뱅크가 리드 또는 라이트 동작에 할당 받는 시간이 세번째로 길다.
결국, 리드 또는 라이트 동작시 응답 속도가 제일 느린 뱅크를 상기 제 1 풀업, 풀다운, 및 이퀄라이져 신호(SAP1, SB1, BLEQ1)에 영향을 받게 하고 제일 응답 속도가 빠른 뱅크를 상기 제 4 풀업, 풀다운, 및 이퀄라이져 신호(SAP4, SB4, BLEQ4)에 영향을 받게 한다. 이로써 리드 또는 라이트 동작에 대한 뱅크 응답 속도로 인하여 발생되는 뱅크 불량률을 줄일 수 있다.
도 10은 본 발명에 따른 반도체 메모리 장치의 제 4 실시예를 나타낸 상세 구성도이다. 이때, 반도체 메모리 장치는 4개의 뱅크를 포함하고 각 뱅크 별로 센스앰프 드라이버와 센스앰프 드라이버 제어부를 포함한다고 가정한다. 또한 각 뱅크를 활성화 시키는 각 액티브 신호는 제 1 액티브 신호, 제 2 액티브 신호, 제 3 액티브 신호, 제 4 액티브 신호 순서로 인에이블 타이밍이 빠르다고 가정한다. 즉, 제 1 액티브 신호가 가장 먼저 인에이블된다.
액티브 신호 생성 수단(10)은 리프레쉬 신호(Refresh)를 지연시켜 각각 인에이블 시점이 다른 4개의 풀업 신호(SAP1~SAP4), 및 풀다운 신호(SB1~SB4)를 생성하기 위한 제 1 내지 제 4 액티브 신호(act1~act4)를 생성한다.
프리차지 신호 생성 수단(200-4)은 상기 제 2 액티브 신호(act2)를 지연시켜 제 1 및 제 2 이퀄라이져 신호(BLEQ1, BLEQ2)를 동시에 인에이블 시키기 위한 제 1 프리차지 신호(pcg1)를 생성하고 상기 제 4 액티브 신호(act4)를 지연시켜 제 3 및 제 4 이퀄라이져 신호(BLEQ3, BLEQ4)를 동시에 인에이블 시키기 위한 제 2 프리차지 신호(pcg2)를 생성한다.
상기 프리차지 신호 생성 수단(200-4)은 제 1 및 제 2 지연부(210, 220)를 포함한다. 이때, 상기 제 1 지연부(210)는 상기 제 2 액티브 신호(act2)를, 상기 제 2 지연부(220)는 상기 제 4 액티브 신호(act4)를 각각 입력으로 하여 상기 제 1 및 제 2 프리차지 신호(pcg1, pcg2)를 각각 생성한다. 이때, 상기 제 1 및 제 2 지연부(210, 220)는 지연시간이 동일하다.
센스앰프 드라이버 제어 수단(30)은 상기 제 1 내지 제 4 액티브 신호(act1~act4)와 상기 제 1 및 제 2 프리차지 신호(pcg1, pcg2)에 응답하여 각각의 센스앰프 드라이버를 제어하기 위한 상기 풀업 신호(SAP1~SAP4), 상기 풀다운 신호(SB1~SB4), 및 상기 이퀄라이져 신호(BLEQ1~BLEQ4)를 생성한다.
상기 센스앰프 드라이버 제어 수단(30)은 각각의 상기 액티브 신호(act1~act4), 및 상기 제 1 및 제 2 프리차지 신호(pcg1, pcg2)를 입력 받는 제 1 내지 제 4 센스앰프 드라이버 제어부(31, 32, 33, 34)를 포함한다. 이때, 상기 제 1 및 제 2 센스앰프 드라이버 제어부(31, 32)는 상기 제 1 프리차지 신호(pcg1)를 공통 입력 받고 상기 제 3 및 제 4 센스앰프 드라이버 제어부(33, 34)는 상기 제 2 프리차지 신호(pcg2)를 공통 입력 받는다.
도 11은 제 4 실시예에 따른 반도체 메모리 장치의 타이밍도이다.
제 1 액티브 신호(act1), 제 2 액티브 신호(act2), 제 3 액티브 신호(act3), 제 4 액티브 신호(act4)는 인에이블 타이밍이 빠른 순서대로 나열하였다. 즉, 상기 제 1 액티브 신호(act1)가 인에이블 타이밍이 가장 빠르고 상기 제 4 액티브 신호(act4)가 인에이블 타이밍이 가장 느리다.
제 1 지연부(210)가 상기 제 2 액티브 신호(act2)를 입력받아 제 1 프리차지 신호(pcg1)를 생성하고 상기 제 1 프리차지 신호(pcg1)가 제 1 및 제 2 센스앰프 드라이버 제어부(31, 32)에 공통 입력되어 제 1 및 제 2 이퀄라이져 신호(BLEQ1, BLEQ2)를 생성한다. 따라서 상기 제 1 및 제 2 이퀄라이져 신호(BLEQ1, BLEQ2)는 동시에 인에이블된다. 또한 제 2 지연부(220)가 상기 제 4 액티브 신호(act4)를 입력받아 제 2 프리차지 신호(pcg2)를 생성하고 상기 제 2 프리차지 신호(pcg2)가 제 3 및 제 4 센스앰프 드라이버 제어부(33, 34)에 공통 입력되어 제 3 및 제 4 이퀄라이져 신호(BLEQ3, BLEQ4)를 생성한다. 따라서 상기 제 3 및 제 4 이퀄라이져 신호(BLEQ3, BLEQ4)는 동시에 인에이블된다. 결국, 상기 제 1 및 제 2 이퀄라이져 신호(BLEQ1, BLEQ2)는 인에이블 타이밍이 같다. 또한 상기 제 3 및 제 4 이퀄라이져 신호(BLEQ3, BLEQ4)의 인에이블 타이밍도 같다.
상기 제 1 액티브 신호(act1)와 상기 제 1 프리차지 신호(pcg1) 사이의 시간, 즉, tRAS는 상기 제 2 액티브 신호(act2)와 상기 제 1 프리차지 신호(pcg1) 사이의 시간보다 길다. 또한 상기 제 3 액티브 신호(act3)와 상기 제 2 프리차지 신호(pcg2) 사이의 시간 즉, tRAS는, 상기 제 4 액티브 신호(act4)와 상기 제 2 프리차지 신호(pcg2) 사이의 시간보다 길다.
따라서 상기 제 1 풀업, 및 풀다운 신호(SAP1, SB1)와 상기 제 1 이퀄라이져 신호(BLEQ1) 사이의 시간은 상기 제 2 풀업, 및 풀다운 신호(SAP2, SB2)와 상기 제 2 이퀄라이져 신호(BLEQ2) 사이의 시간보다 길다. 또한 상기 제 3 풀업, 및 풀다운 신호(SAP3, SB3)와 상기 제 3 이퀄라이져 신호(BLEQ2) 사이의 시간은 상기 제 4 풀업, 및 풀다운 신호(SAP4, SB4)와 상기 제 4 이퀄라이져 신호(BLEQ4) 사이의 시간보다 길다.
결국, 상기 제 1 및 제 3 풀업, 풀다운, 및 이퀄라이져 신호(SAP1, SB1, BLEQ1, SAP3, SB3, BLEQ3)의 영향을 받는 뱅크는 리드 또는 라이트 동작을 완료할 수 있는 시간을 다른 뱅크보다 많이 할당 받는다.
이와 같이 구성된 반도체 메모리에서 응답 속도가 좋지 않은 뱅크를 상기 제 1 및 제 3 풀업, 풀다운, 및 이퀄라이져 신호(SAP1, SB1, BLEQ1, SAP3, SB3, BLEQ3)가 제어한다면 응답 속도로 인한 뱅크의 불량률을 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 센스앰프 드라이버 제어 회로는 라이트 또는 리드 동작을 완료할 수 있는 시간을 뱅크 별로 할당할 수 있어 뱅크 불량률을 줄일 수 있는 효과가 있다. 또한 본 발명에 따른 반도체 메모리 장치는 JEDEC에서 규정한 리드 또는 라이트 동작을 수행할 수 있는 최소 시간을 보장하고 그 시간을 최대한 늘릴 수 있는 효과가 있다.

Claims (16)

  1. 리프레쉬 신호에 응답하여 각각 인에이블 시점이 다른 복수개의 액티브 신호를 생성하는 액티브 신호 생성 수단;
    적어도 하나 이상의 상기 액티브 신호를 지연시켜 두 개 이상의 이퀄라이져 신호를 동시에 인에이블 시키기 위한 적어도 한 개 이상의 프리차지 신호를 생성하는 프리차지 신호 생성 수단; 및
    상기 복수개의 액티브 신호와 상기 프리차지 신호에 응답하여 각각의 센스앰프 드라이버를 제어하기 위한 상기 이퀄라이져 신호를 복수개 생성하는 센스앰프 드라이버 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프리차지 신호 생성 수단은
    인에이블 시점이 가장 빠른 액티브 신호를 제외한 나머지 액티브 신호를 지연시켜 상기 프리차지 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 프리차지 신호 생성 수단은
    상기 액티브 신호를 지연시켜 상기 프리차지 신호로서 출력하는 한 개 이상의 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 프리차지 신호 생성 수단은
    두개 이상의 상기 지연부를 구비하고, 상기 각 지연부의 지연 시간은 동일한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 센스앰프 드라이버 제어 수단은
    각각이 상기 센스앰프 드라이버에 대응하는 상기 이퀄라이져 신호를 생성하는 복수개의 센스앰프 드라이버 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 복수개의 센스앰프 드라이버 제어부중 두 개 이상의 센스앰프 드라이버 제어부가 상기 프리차지 신호를 공통으로 입력 받는 것을 특징으로 하는 반도체 메모리 장치.
  7. 리프레쉬 신호에 응답하여 각각 인에이블 시점이 다른 복수개의 액티브 신호를 생성하는 액티브 신호 생성 수단;
    인에이블 타이밍이 제일 느린 상기 액티브 신호를 지연시켜 모든 이퀄라이져 신호를 동시에 인에이블 시키기 위한 프리차지 신호를 생성하는 프리차지 신호 생성 수단; 및
    상기 복수개의 액티브 신호와 상기 프리차지 신호에 응답하여 각각의 센스앰프 드라이버를 제어하기 위한 상기 이퀄라이져 신호를 복수개 생성하는 센스앰프 드라이버 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 센스앰프 드라이버 제어 수단은
    각각이 센스앰프 드라이버에 대응하는 상기 이퀄라이져 신호를 생성하는 복수개의 센스앰프 드라이버 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수개의 센스앰프 드라이버 제어부는
    상기 프리차지 신호를 공통으로 입력 받는 것을 특징으로 하는 반도체 메모리 장치.
  10. 리프레쉬 신호에 응답하여 각각 인에이블 시점이 다른 복수개의 액티브 신호를 생성하는 액티브 신호 생성 수단;
    각각이 상기 액티브 신호와 프리차지 신호를 입력 받는 복수개의 센스앰프 드라이버 제어부를 구비한 센스앰프 드라이버 제어 수단; 및
    적어도 하나 이상의 상기 액티브 신호를 지연시켜 상기 프리차지 신호로서 출력하기 위한 적어도 하나 이상의 지연부를 구비한 프리차지 신호 생성 수단을 포함하고, 적어도 하나 이상의 상기 프리차지 신호는 적어도 두개 이상의 상기 센스앰프 드라이버 제어부에 공통 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 프리차지 신호 생성 수단은
    인에이블 시점이 가장 빠른 액티브 신호를 제외한 나머지 액티브 신호를 지연시켜 상기 프리차지 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 프리차지 신호 생성 수단은
    두개 이상의 지연부를 구비하고, 상기 각 지연부의 지연시간은 동일한 것을 특징으로 하는 반도체 메모리 장치.
  13. 리프레쉬 신호에 응답하여 각각 인에이블 시점이 다른 복수개의 액티브 신호를 생성하는 액티브 신호 생성 수단;
    각각이 상기 액티브 신호와 프리차지 신호를 입력 받는 복수개의 센스앰프 드라이버 제어부를 구비한 센스앰프 드라이버 제어 수단; 및
    인에이블 타이밍이 제일 느린 액티브 신호를 지연시켜 상기 프리차지 신호로서 출력하기 위한 지연부를 구비한 프리차지 생성 수단을 포함하고, 상기 프리차지 신호는 복수개의 센스앰프 드라이버 제어부에 공통 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 리프레쉬 신호에 응답하여 제 1 및 제 2 액티브 신호를 생성하는 액티브 신호 생성 수단;
    상기 제 2 액티브 신호에 응답하여 프리차지 신호를 생성하는 프리차지 신호 생성 수단; 및
    상기 제 1 액티브 신호와 상기 프리차지 신호에 응답하여 제 1 센스앰프를 제어하는 제 1 센스앰프 제어신호를 출력하는 제 1 센스앰프 드라이버 제어부, 및 상기 제 2 액티브 신호와 상기 프리차지 신호에 응답하여 제 2 센스앰프를 제어하는 제 2 센스앰프 제어신호를 출력하는 제 2 센스앰프 드라이버 제어부를 구비하는 센스앰프 드라이버 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 액티브 신호 생성 수단은
    상기 제 1 액티브 신호와 상기 제 2 액티브 신호의 인에이블 타이밍을 각각 다르게 하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 액티브 신호 생성 수단은
    상기 제 1 액티브 신호를 상기 제 2 액티브 신호보다 빨리 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
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