KR100770749B1 - 셀프 테스트 기능을 추가한 메모리 컨트롤러 및 이를이용한 방법 - Google Patents

셀프 테스트 기능을 추가한 메모리 컨트롤러 및 이를이용한 방법 Download PDF

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Abstract

셀프 테스트 기능을 추가한 메모리 컨트롤러는 테스트 모드에서 테스트 데이터를 생성하는 테스트 제어부, 데이터 읽기 타이밍 신호를 생성하고, 상기 데이터 읽기 타이밍 신호에 동기된 상기 생성된 테스트 데이터와 상기 데이터 읽기 타이밍 신호를 출력하는 데이터 전송부 및 상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 상기 데이터 전송부에 피드백하는 데이터 입출력부를 포함하고, 상기 데이터 전송부는 상기 피드백된 데이터 읽기 타이밍 신호를 기초로 상기 피드백된 테스트 데이터를 복원하고, 상기 테스트 제어부는 상기 복원된 테스트 데이터와 상기 생성된 테스트 데이터를 비교하여 테스트를 수행한다. 따라서 메모리 컨트롤러의 데이터 및 데이터 타이밍 신호를 피드백하여 하여 빠른 시간 내에 메모리 컨트롤러를 테스트할 수 있다.
메모리 컨트롤러 테스터, DDR 메모리 컨트롤러

Description

셀프 테스트 기능을 추가한 메모리 컨트롤러 및 이를 이용한 방법{MEMORY CONTROLLER ADDING A SELF TEST FUNCTION AND METHODS USING THE SAME}
도 1은 DDR(Double Data Rate) DRAM(Dynamic Random Access Memory) 장치를 제어하는 일반적인 메모리 컨트롤러를 테스트하는 시스템을 나타내는 블록도이다.
도 2A 및 도 2B는 메모리 컨트롤러가 데이터를 DDR DRAM 장치에/로부터 쓰는/읽는 과정을 나타내는 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 DDR(Double Data Rate) DRAM(Dynamic Random Access Memory) 장치를 제어하는 메모리 컨트롤러 테스트 시스템을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 5는 넌-테스트 모드에서 메모리 컨트롤러의 동작을 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 테스트 모드에서 메모리 컨트롤러의 동작을 나타내는 블록도이다.
도 7은 본 발명의 다른 일 실시예에 따른 테스트 모드에서 메모리 컨트롤러의 동작을 나타내는 블록도이다.
도 8A는 메모리 컨트롤러가 DDR DRAM 장치에 정상적인 데이터를 출력하는 과 정을 나타내는 타이밍도이다.
도 8B는 메모리 컨트롤러가 DDR DRAM 장치에 테스트 데이터를 출력하는 과정을 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
410 : 테스트 제어부 420 : 데이터 전송부
430 : 데이터 입출력부 425 : 데이터 쓰기 블록
426 : 데이터 읽기 블록 427 : 데이터 타이밍 블록
본 발명은 셀프 테스트 기능을 추가한 메모리 컨트롤러 및 이를 이용한 방법에 관한 것으로 특히, 메모리 컨트롤러의 데이터 및 데이터 타이밍 신호를 피드백하여 하여 빠른 시간 내에 메모리 컨트롤러를 테스트할 수 있는 장치 및 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 데이터를 저장하기 위하여 사용되는 장치이며, 컴퓨터, 이동 통신 장치와 같은 많은 다양한 디지털 장치들에 채택된다. 반도체 메모리 장치는 일반적으로 데이터를 임의로 쓰고 읽을 수 있는 RAM(Random Access Memory) 장치와 데이터를 읽을 수 만 있는 ROM(Read Only Memory) 장치로 분류된다.
RAM 장치는 일반적으로 전원을 끊으면 저장된 데이터가 소멸하는 휘발성 메 모리 장치로 주기적인 커패시터의 충전을 필요로 하는 DRAM(Dynamic Random Access Memory) 장치와 Flip-Flop 구조를 채택하여 주기적인 커패시터의 충전이 필요 없는 SRAM(Static Random Access Memory) 장치로 분류된다.
일반적으로 DRAM 장치는 동작 속도를 증가시키기 위하여 다양한 구조를 채택하고 있으며, 상기 DRAM 장치는 특정 시스템에서 적절하게 동작하기 위하여 DRAM 장치의 접근을 제어할 수 있는 메모리 컨트롤러를 필요로 한다.
그러나 오늘날 DDR(Double Data Rate) DRAM 및 DDR2 DRAM과 같이 높은 동작 속도를 갖는 다양한 메모리 장치들의 출현으로 인하여 메모리 장치의 인터페이스가 되는 메모리 컨트롤러의 테스트가 복잡해지는 문제점이 발생한다. 또한, 외부 메모리 컨트롤러 테스트 장비를 사용하여 메모리 컨트롤러를 테스트 할 경우 메모리 컨트롤러를 테스트 하는 시간이 많이 걸리는 문제점이 발생한다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 메모리 컨트롤러의 데이터 및 데이터 타이밍 신호를 피드백하여 하여 빠른 시간 내에 메모리 컨트롤러를 테스트할 수 있는 메모리 컨트롤러를 제공하는데 있다.
본 발명의 다른 목적은 메모리 컨트롤러의 데이터 및 스트로브 신호를 피드백하여 하여 빠른 시간 내에 메모리 컨트롤러를 테스트할 수 있는 DDR(Double Data Rate) 메모리 컨트롤러를 제공하는 데 있다.
본 발명의 다른 목적은 메모리 컨트롤러의 데이터 및 데이터 타이밍 신호를 피드백하여 하여 빠른 시간 내에 메모리 컨트롤러를 테스트할 수 있는 방법을 제공 하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 셀프 테스트 기능을 추가한 메모리 컨트롤러는 테스트 모드에서 테스트 데이터를 생성하는 테스트 제어부, 데이터 읽기 타이밍 신호를 생성하고, 상기 데이터 읽기 타이밍 신호에 동기된 상기 생성된 테스트 데이터와 상기 데이터 읽기 타이밍 신호를 출력하는 데이터 전송부 및 상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 상기 데이터 전송부에 피드백하는 데이터 입출력부를 포함하고, 상기 데이터 전송부는 상기 피드백된 데이터 읽기 타이밍 신호를 기초로 상기 피드백된 테스트 데이터를 복원하고, 상기 테스트 제어부는 상기 복원된 테스트 데이터와 상기 생성된 테스트 데이터를 비교하여 테스트를 수행한다.
상기 데이터 전송부는 상기 동작 모드가 넌-테스트(non-test) 모드인 경우에는 데이터 쓰기 타이밍 신호에 동기된 데이터 및 상기 데이터 쓰기 타이밍 신호를 출력할 수 있다.
상기 데이터 전송부는 상기 데이터 읽기 타이밍 신호를 생성하고, 상기 생성된 데이터 읽기 타이밍 신호를 출력하는 데이터 타이밍 블록 및 상기 생성된 데이터 읽기 타이밍 신호에 동기된 상기 생성된 테스트 데이터를 데이터 입출력부에 출력하는 데이터 쓰기 블록을 포함할 수 있다.
상기 데이터 전송부는 상기 데이터 입출력부로부터 상기 피드백 테스트 데이터 및 상기 피드백 데이터 읽기 타이밍 신호를 입력받고, 상기 피드백 데이터 읽기 타이밍 신호를 기초로 상기 입력받은 피드백 테스트 데이터를 복원하는 데이터 읽기 블록을 더 포함할 수 있다.
상기 데이터 입출력부는 상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 바로 피드백하거나 외부 장치에 출력되는 상기 테스트 데이터 및 상기 데이터 읽기 타이밍 신호를 피드백할 수 있다. 예를 들어, 상기 외부 장치는 메모리 및 메모리 컨트롤러 테스트 장비 중 하나일 수 있다.
상기 데이터 입출력부는 상기 외부 장치에 출력된 상기 생성된 테스트 데이터를 피드백하는 데이터 피드백 회로 및 상기 외부 장치에 출력된 상기 생성된 데이터 읽기 타이밍 신호를 피드백하는 데이터 타이밍 피드백 회로를 포함할 수 있다.
상기 데이터 입출력부는 상기 테스트 제어부로부터 출력된 내부 루프 제어 신호를 기초로 상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 바로 피드백하거나 외부 장치에 출력되는 상기 테스트 데이터 및 상기 데이터 타이밍 신호를 피드백할 수 있다.
상기 데이터 입출력부는 상기 내부 루프 제어 신호를 기초로 상기 바로 피드백되는 테스트 데이터와 데이터 읽기 타이밍 신호 및 상기 외부 장치에 출력되는 테스트 데이터와 데이터 읽기 타이밍 신호 중 하나를 선택하는 선택부를 포함할 수 있다.
상기 데이터 입출력부는 상기 외부 장치에 출력된 상기 생성된 테스트 데이터를 피드백하는 데이터 피드백 회로 및 상기 외부 장치에 출력된 상기 생성된 데 이터 읽기 타이밍 신호를 피드백하는 데이터 타이밍 피드백 회로를 더 포함할 수 있다.
테스트 제어부는 외부 장치로부터 입력된 테스트 제어 신호를 기초로 동작 모드가 상기 테스트 모드인지 여부를 결정할 수 있다. 예를 들어, 상기 외부 장치는 중앙 처리 장치(CPU, Central Processing Unit) 및 메모리 컨트롤러 테스트 장비 중 하나일 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명의 DDR (Double Data Rate) 메모리 컨트롤러는 테스트 모드에서 테스트 데이터를 생성하는 테스트 제어부, 읽기 모드의 스트로브 신호를 생성하고, 상기 읽기 모드의 스트로브 신호에 동기된 상기 생성된 테스트 데이터와 상기 읽기 모드의 스트로브 신호를 출력하는 데이터 전송부 및 상기 출력된 테스트 데이터 및 상기 출력된 읽기 모드의 스트로브 신호를 상기 데이터 전송부에 피드백하는 데이터 입출력부를 포함하고, 상기 데이터 전송부는 상기 피드백된 읽기 모드의 스트로브 신호를 기초로 상기 피드백된 테스트 데이터를 복원하고, 상기 테스트 제어부는 상기 복원된 테스트 데이터와 상기 생성된 테스트 데이터를 비교하여 테스트를 수행한다.
상기 데이터 전송부는 상기 동작 모드가 넌-테스트(non-test) 모드인 경우에는 쓰기 모드의 스트로브 신호에 동기된 상기 테스트 데이터 및 상기 쓰기 모드의 스트로브 신호를 출력할 수 있다.
상기 데이터 전송부는 상기 읽기 모드의 스트로브 신호를 생성하고, 상기 생성된 읽기 모드의 스트로브 신호를 출력하는 데이터 타이밍 블록 및 상기 생성된 읽기 모드의 스트로브 신호에 동기된 상기 생성된 테스트 데이터를 데이터 입출력부에 출력하는 데이터 쓰기 블록을 포함할 수 있다.
상기 데이터 전송부는 상기 데이터 입출력부로부터 상기 피드백 테스트 데이터 및 상기 피드백 읽기 모드의 스트로브 신호를 입력받고, 상기 피드백된 읽기 모드의 스트로브 신호를 기초로 상기 입력받은 피드백 테스트 데이터를 복원하는 데이터 읽기 블록을 더 포함할 수 있다.
상기 데이터 입출력부는 상기 테스트 제어부로부터 출력된 내부 루프 제어 신호를 기초로 상기 출력된 테스트 데이터 및 상기 출력된 읽기 모드의 스트로브 신호를 바로 피드백하거나 외부 장치에 출력되는 상기 테스트 데이터 및 상기 읽기 모드의 스트로브 신호를 피드백할 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 메모리 컨트롤러를 테스트하는 방법은 테스트 데이터 및 데이터 읽기 타이밍 신호를 생성하는 단계, 상기 데이터 읽기 타이밍 신호에 동기된 상기 생성된 테스트 데이터와 상기 데이터 읽기 타이밍 신호를 출력하는 단계, 상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 상기 데이터 전송부에 피드백하는 단계 및 상기 피드백된 데이터 읽기 타이밍 신호를 기초로 상기 피드백된 테스트 데이터를 복원하여 상기 복원된 테스트 데이터와 상기 생성된 테스트 데이터를 비교하는 단계를 포함한다.
상기 피드백하는 단계는 상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 바로 피드백하거나 외부 장치에 출력되는 상기 테스트 데이터 및 상기 데이터 타이밍 신호를 피드백할 수 있다.
따라서 메모리 컨트롤러의 데이터 및 데이터 타이밍 신호를 피드백하여 하여 빠른 시간 내에 메모리 컨트롤러를 테스트할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접 속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동 작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.
도 1은 DDR(Double Data Rate) DRAM(Dynamic Random Access Memory) 장치를 제어하는 일반적인 메모리 컨트롤러를 테스트하는 시스템을 나타내는 블록도이다.
도 1을 참조하면, 시스템은 중앙 처리 장치(110), 메모리 컨트롤러(120), 메모리 컨트롤러 테스트 장비(130) 및 시스템 버스(140)를 포함한다.
중앙 처리 장치(110)는 전반적인 시스템을 제어하는 장치로 시스템 버스(140)를 이용하여 메모리 컨트롤러(120)에 메모리 장치(미도시됨) 또는 메모리 컨트롤러 테스트 장비(130)에 대한 READ 및/또는 WRITE 명령을 전달하고, 메모리 장치(미도시됨) 또는 메모리 컨트롤러 테스트 장비(130)에 실제로 쓴 데이터와 읽은 데이터가 동일한지 여부를 테스트한다.
메모리 컨트롤러(120)는 데이터 전송부(122) 및 데이터 입출력부(126)를 포함한다.
데이터 전송부(122)는 데이터 쓰기 블록(123), 데이터 읽기 블록(124) 및 데이터 타이밍 블록(125)을 포함하며, 데이터 전송을 수행한다.
데이터 쓰기 블록(123)은 중앙 처리 장치(110)로부터 데이터 쓰기 명령을 입력받고, 메모리 컨트롤러 테스트 장비(130)에 데이터를 쓴다. 데이터 읽기 블록(124)은 중앙 처리 장치(110)로부터 데이터를 데이터 읽기 명령을 입력받고, 메모리 컨트롤러 테스트 장비(130)로부터 데이터 및 읽기 모드의 스트로브 신호를 전송받아, 읽은 데이터를 복원한다. 데이터 타이밍 블록(125)은 DDR DRAM 장치에 데 이터를 쓸 때 쓰기 모드의 스트로브 신호를 생성한다.
데이터 입출력부(126)는 데이터 입출력 블록(127)과 데이터 타이밍 입출력 블록(128)을 포함하며, 데이터 및 데이터 타이밍의 입출력을 수행한다.
데이터 입출력 블록(127)은 중앙 처리 장치(110) 또는 메모리 컨트롤러 테스트 장비(130)로부터 전달된 데이터를 전송하며, 데이터 타이밍 입출력 블록(128)은 중앙 처리 장치(110) 또는 메모리 컨트롤러 테스트 장비(130)로부터 전달된 데이터 타이밍 신호를 전송한다.
메모리 컨트롤러 테스트 장비(130)는 반도체 메모리 장치를 테스트하기 위한 장치로 DDR DRAM 장치로 대체될 수 있다.
도 2A 및 도 2B는 메모리 컨트롤러가 데이터를 DDR DRAM 장치에/로부터 쓰는/읽는 과정을 나타내는 타이밍도이다.
도 2A의 경우, 도 1에 나타난 메모리 컨트롤러(120)가 DDR DRAM 장치와 같은 메모리 장치(미도시됨) 또는 메모리 컨트롤러 테스트 장비(130)에 데이터를 쓰는 타이밍을 나타낸다. 데이터 신호(DQ)는 쓰기 모드의 스트로브 신호(DQS)에 상승 에지 및 하강 에지에 정렬된다.
도 2B의 경우, 도 1에 나타난 메모리 컨트롤러(120)가 DDR DRAM 장치와 같은 메모리 장치(미도시됨) 또는 메모리 컨트롤러 테스트 장비(130)로부터 데이터를 읽는 타이밍을 나타낸다. 데이터 신호(DQ)는 읽기 모드의 스트로브 신호(DQS)의 중앙에 정렬된다.
이하, 메모리 컨트롤러(120)의 테스트 과정을 살펴보도록 한다.
메모리 컨트롤러(120)는 중앙 처리 장치(110)로부터 쓰기 명령과 데이터를 전달받고, 쓰기 모드의 스트로브 신호(DQS)를 생성한다. 다음으로, 메모리 컨트롤러(120)는 DDR DRAM 장치와 같은 메모리 장치(미도시됨) 또는 메모리 컨트롤러 테스트 장비(130)에 데이터를 출력하기 위하여 데이터를 상기 쓰기 모드의 스트로브 신호(DQS)의 상승 에지 및 하강 에지에 정렬하여 출력한다.
또한, 메모리 컨트롤러(120)는 중앙 처리 장치(110)로부터 읽기 명령을 전달받고, DDR DRAM 장치와 같은 메모리 장치(미도시됨) 또는 메모리 컨트롤러 테스트 장비(130)로부터 데이터를 읽는다. 다음으로, 메모리 컨트롤러(120)는 읽기 모드의 스트로브 신호(DQS) 및 데이터를 메모리 장치(미도시됨) 또는 메모리 테스트 장비(130)로부터 전달 받고, 상기 읽기 모드의 스트로브 신호(DQS)를 기초로 데이터를 복원하여 중앙 처리 장치(110)에 전달한다.
상기 중앙 처리 장치(110)는 메모리 장치(미도시됨) 또는 메모리 컨트롤러 테스트 장비(130)에 쓴 데이터와 메모리 장치(미도시됨) 또는 메모리 컨트롤러 테스트 장비(130)로부터 읽은 데이터를 비교하여 테스트를 수행한다.
도 3은 본 발명의 일 실시예에 따른 DDR(Double Data Rate) DRAM(Dynamic Random Access Memory) 장치를 제어하는 메모리 컨트롤러 테스트 시스템을 나타내는 블록도이다.
도 3을 참조하면, 메모리 컨트롤러 테스트 시스템(300)은 중앙 처리 장치(310), 메모리 컨트롤러(320) 및 메모리/메모리 컨트롤러 테스트 장비(330)를 포함한다.
중앙 처리 장치(310)는 전반적인 메모리 컨트롤러 테스트 시스템을 제어하는 장치로 시스템 버스(340)를 이용하여 메모리 컨트롤러(320)를 제어할 수 있다.
메모리/메모리 컨트롤러 테스트 장비(330)는 메모리 장치 및 메모리 컨트롤러 테스트 장비를 포함할 수 있으며, 넌-테스트 모드에는 메모리 장치에 상응하나, 테스트 모드에는 메모리 장치 및 메모리 테스트 장비 중 하나에 상응할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 4를 참조하면, 메모리 컨트롤러(320)는 테스트 제어부(410), 데이터 전송부(420) 및 데이터 입출력부(430)를 포함한다.
테스트 제어부(410)는 외부 장치로부터 테스트 모드임을 나타내는 테스트 신호를 전송받고, 테스트 데이터를 생성하여 데이터 전송부(420)에 테스트 데이터를 전송한다. 또한, 테스트 제어부(410)는 전송된 테스트 데이터와 상기 데이터 전송부(320)로부터 피드백된 데이터를 비교하여 테스트를 수행한다.
데이터 전송부(420)는 제1 및 제2 멀티플렉서들(421, 422), 데이터 쓰기 블록(425), 데이터 읽기 블록(426) 및 데이터 타이밍 블록(427)을 포함한다.
데이터 전송부(420)는 테스트 모드에서 데이터 읽기 타이밍 신호를 생성하고, 상기 데이터 읽기 타이밍 신호에 동기된 상기 생성된 테스트 데이터와 상기 데이터 읽기 타이밍 신호를 출력한다. 예를 들어, DDR DRAM 장치의 경우 데이터 읽기 타이밍 신호는 읽기 모드의 스트로브 신호일 수 있다.
또한, 상기 데이터 전송부(420)는 데이터 입출력부(430)에 의하여 피드백된 데이터 읽기 타이밍 신호를 기초로 데이터 입출력부(430)에 의하여 피드백된 테스트 데이터를 복원한다. 예를 들어, DDR DRAM 장치의 경우 데이터 쓰기 타이밍 신호는 쓰기 모드의 스트로브 신호일 수 있다.
데이터 전송부(420)는 넌-테스트 모드에서 데이터 쓰기 타이밍 신호를 생성하고, 상기 데이터 쓰기 타이밍 신호에 동기된 데이터와 상기 쓰기 타이밍 신호를 데이터 입출력부(430)에 출력한다.
데이터 입출력부(430)는 제3 및 제4 멀티플렉서들(331, 332)을 포함하는 선택부(434)와 데이터 피드백 회로(435) 및 데이터 타이밍 피드백 회로(436)를 포함하는 피드백 회로(438)를 포함한다.
데이터 입출력부(430)는 테스트 모드에서 데이터 전송부(420)로부터 전송된 테스트 데이터 및 데이터 읽기 타이밍 신호를 데이터 전송부(420)에 피드백한다.
또한 데이터 입출력부(430)는 넌-테스트 모드에서 데이터 전송부(420)로부터 전송된 데이터 및 데이터 쓰기 타이밍 신호를 메모리/메모리 컨트롤러 테스트 장비(330)에 출력한다.
이하, 도 5 내지 도 7을 참조하여 상기 메모리 컨트롤러(320)의 동작을 설명하기로 한다.
도 5는 넌-테스트 모드에서 메모리 컨트롤러의 동작을 나타내는 블록도이다.
넌-테스트 모드에서 메모리 컨트롤러(320)가 메모리 장치(330)에 데이터를 쓰는 과정은 다음과 같다.
제1 멀티플렉서(421)는 테스트 제어부(410)로부터 출력된 테스트 모드 신호 를 기초로 외부 장치로부터 전송된 데이터(WDATA) 및 테스트 제어부(410)로부터 전송된 테스트 데이터 중 데이터(WDATA)를 선택하여 데이터 쓰기 블록(425)에 데이터(WDATA)를 전송한다.
제2 멀티플렉서(422)는 테스트 제어부(410)로부터 출력된 테스트 모드 신호를 기초로 외부 장치로부터 전송된 제어 신호(CTRL) 및 테스트 제어부(410)로부터 전송된 테스트 제어 신호(TCTRL)를 기초로 제어 신호(CTRL)를 선택하여 데이터 타이밍 블록(427)에 제어 신호(CTRL)를 전송한다.
데이터 타이밍 블록(427)은 데이터 쓰기 타이밍 신호를 출력하고, 데이터 쓰기 블록(425)은 데이터 타이밍 블록(427)에 의하여 생성된 데이터 쓰기 타이밍 신호에 동기된 데이터를 출력한다.
예를 들어, 도 8A는 메모리 컨트롤러가 DDR DRAM 장치에 정상적인 데이터를 출력하는 과정을 나타내는 타이밍도이다.
데이터 타이밍 블록(427)은 외부로부터 입력된 클록 신호에 동기하여 쓰기 모드의 스트로브 신호(DQS)를 생성하고, 데이터 쓰기 블록(425)은 데이터 타이밍 블록(427)에 의하여 생성된 스트로브 신호(DQS)의 상승 에지 및 하강 에지에 동기하여 데이터(DQ)를 출력할 수 있다.
데이터 입출력부(430)는 데이터 전송부(420)로부터 전송받은 데이터(520) 및 데이터 쓰기 타이밍 신호(530)를 메모리 장치(330)에 전송한다.
넌-테스트 모드에서 메모리 컨트롤러(320)가 메모리 장치(330)로부터 데이터를 읽는 과정은 다음과 같다.
데이터 입출력부(330)는 메모리 장치(330)로부터 데이터(550) 및 읽기 데이터 타이밍 신호(560)를 입력받고, 상기 데이터(550) 및 읽기 데이터 타이밍 신호(560)를 데이터 읽기 블록(426)에 전송한다. 예를 들어, DDR DRAM의 경우 읽기 데이터 타이밍 신호(560)는 읽기 모드의 스트로브 신호일 수 있다.
데이터 읽기 블록(426)은 상기 읽기 데이터 타이밍 신호(560)를 기초로 메모리 장치(330)로부터 전송받은 데이터(550)를 복원한다. 복원된 데이터는 중앙 처리 장치(110)와 같은 외부 장치에 전달된다.
도 6은 본 발명의 일 실시예에 따른 테스트 모드에서 메모리 컨트롤러의 동작을 나타내는 블록도이다.
테스트 모드에서 메모리 컨트롤러(320)를 테스트하는 과정은 다음과 같다.
테스트 제어부(410)는 외부 장치로부터 출력된 테스트 제어 신호(510)를 입력받고, 테스트 데이터를 생성하여 상기 생성된 테스트 데이터를 출력한다. 또한, 테스트 제어부(410)는 테스트 모드 신호를 출력한다. 예를 들어, 상기 외부 장치는 중앙 처리 장치(310) 및 메모리/메모리 컨트롤러 테스트 장비(330)를 포함할 수 있다.
제1 멀티플렉서(321)는 테스트 제어부(410)로부터 출력된 테스트 모드 신호를 기초로 외부 장치로부터 전송된 데이터(WDATA) 및 테스트 제어부(410)로부터 전송된 테스트 데이터 중 테스트 데이터(TDATA)를 선택하여 데이터 쓰기 블록(425)에 테스트 데이터(TDATA)를 전송한다.
제2 멀티플렉서(422)는 테스트 제어부(410)로부터 출력된 테스트 모드 신호 를 기초로 외부 장치로부터 전송된 제어 신호(CTRL) 및 테스트 제어부(410)로부터 전송된 테스트 제어 신호(TCTRL)를 기초로 테스트 제어 신호(TCTRL)를 선택하여 데이터 타이밍 블록(427)에 테스트 제어 신호(TCTRL)를 전송한다.
데이터 타이밍 블록(427)은 데이터 읽기 타이밍 신호를 출력하고, 데이터 쓰기 블록(425)은 데이터 타이밍 블록(427)에 의하여 생성된 데이터 일기 타이밍 신호에 동기된 데이터를 출력한다.
예를 들어, 도 8B는 메모리 컨트롤러가 DDR DRAM 장치에 테스트 데이터를 출력하는 과정을 나타내는 타이밍도이다.
데이터 타이밍 블록(427)은 외부로부터 입력된 클록 신호에 동기하여 읽기 모드의 스트로브 신호(DQS)를 생성하고, 데이터 쓰기 블록(425)은 데이터 타이밍 블록(427)에 의하여 생성된 스트로브 신호(DQS)의 중앙에 동기하여 데이터(DQ)를 출력할 수 있다.
데이터 입출력부(430)는 테스트 제어부(410)로부터 출력된 내부 루프 제어 신호(INT_LOOP)를 기초로 데이터 전송부(420)로부터 전송받은 데이터(620) 및 데이터 읽기 타이밍 신호(630)를 피드백하여 상기 피드백된 데이터(620) 및 데이터 읽기 타이밍 신호(630)를 데이터 읽기 블록(426)에 전송한다. 상기 피드백된 데이터(620) 및 데이터 읽기 타이밍 신호(630)는 메모리/메모리 컨트롤러 테스트 장비(330)에 각각 출력되는 신호들일 수 있다.
데이터 읽기 블록(426)은 상기 피드백된 읽기 데이터 타이밍 신호(630)를 기초로 메모리 장치(330)로부터 전송받은 데이터(620)를 복원한다. 복원된 데이터는 테스트 제어부(410)에 전송된다.
테스트 제어부(410)는 상기 복원된 데이터와 상기 생성된 테스트 데이터를 비교하여 메모리 컨트롤러를 테스트한다.
도 7은 본 발명의 다른 일 실시예에 따른 테스트 모드에서 메모리 컨트롤러의 동작을 나타내는 블록도이다.
테스트 모드에서 메모리 컨트롤러(320)를 테스트하는 과정은 다음과 같다.
테스트 제어부(410)는 외부 장치로부터 출력된 테스트 제어 신호(510)를 입력받고, 테스트 데이터를 생성하여 상기 생성된 테스트 데이터를 출력한다. 또한, 테스트 제어부(410)는 테스트 모드 신호를 출력한다. 예를 들어, 상기 외부 장치는 중앙 처리 장치(310) 및 메모리/메모리 컨트롤러 테스트 장비(330)를 포함할 수 있다.
제1 멀티플렉서(421)는 테스트 제어부(410)로부터 출력된 테스트 모드 신호를 기초로 외부 장치로부터 전송된 데이터(WDATA) 및 테스트 제어부(410)로부터 전송된 테스트 데이터 중 테스트 데이터(TDATA)를 선택하여 데이터 쓰기 블록(425)에 테스트 데이터(TDATA)를 전송한다.
제2 멀티플렉서(422)는 테스트 제어부(410)로부터 출력된 테스트 모드 신호를 기초로 외부 장치로부터 전송된 제어 신호(CTRL) 및 테스트 제어부(410)로부터 전송된 테스트 제어 신호(TCTRL)를 기초로 테스트 제어 신호(TCTRL)를 선택하여 데이터 타이밍 블록(427)에 테스트 제어 신호(TCTRL)를 전송한다.
데이터 타이밍 블록(427)은 데이터 읽기 타이밍 신호를 출력하고, 데이터 쓰 기 블록(425)은 데이터 타이밍 블록(427)에 의하여 생성된 데이터 일기 타이밍 신호에 동기된 데이터를 출력한다.
예를 들어, 도 8B는 메모리 컨트롤러가 DDR DRAM 장치에 테스트 데이터를 출력하는 과정을 나타내는 타이밍도이다.
데이터 타이밍 블록(427)은 외부로부터 입력된 클록 신호에 동기하여 읽기 모드의 스트로브 신호(DQS)를 생성하고, 데이터 쓰기 블록(425)은 데이터 타이밍 블록(427)에 의하여 생성된 스트로브 신호(DQS)의 중앙에 동기하여 데이터(DQ)를 출력할 수 있다.
데이터 입출력부(430)는 테스트 제어부(410)로부터 출력된 내부 루프 제어 신호(INT_LOOP)를 기초로 데이터 전송부(420)로부터 전송받은 데이터(720) 및 데이터 읽기 타이밍 신호(730)를 피드백하여 상기 피드백된 데이터(720) 및 데이터 읽기 타이밍 신호(730)를 데이터 읽기 블록(426)에 전송한다. 상기 피드백된 데이터(720) 및 데이터 읽기 타이밍 신호(730)는 상기 데이터 및 데이터 읽기 타이밍 신호를 바로 피드백한 신호들일 수 있다.
데이터 읽기 블록(426)은 상기 피드백된 읽기 데이터 타이밍 신호(730)를 기초로 메모리 장치(330)로부터 전송받은 데이터(720)를 복원한다. 복원된 데이터는 테스트 제어부(410)에 전송된다.
테스트 제어부(410)는 상기 복원된 데이터와 상기 생성된 테스트 데이터를 비교하여 메모리 컨트롤러를 테스트한다.
상술한 바와 같이 본 발명에서는 메모리 컨트롤러의 데이터 및 데이터 타이밍 신호를 피드백하여 하여 빠른 시간 내에 메모리 컨트롤러를 테스트할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 테스트 모드에서 테스트 데이터를 생성하는 테스트 제어부;
    데이터 읽기 타이밍 신호를 생성하고, 상기 데이터 읽기 타이밍 신호에 동기된 상기 생성된 테스트 데이터와 상기 데이터 읽기 타이밍 신호를 출력하는 데이터 전송부; 및
    상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 상기 데이터 전송부에 피드백하는 데이터 입출력부를 포함하고,
    상기 데이터 전송부는 상기 피드백된 데이터 읽기 타이밍 신호를 기초로 상기 피드백된 테스트 데이터를 복원하고, 상기 테스트 제어부는 상기 복원된 테스트 데이터와 상기 생성된 테스트 데이터를 비교하는 것을 특징으로 하는 셀프 테스트 기능을 추가한 메모리 컨트롤러.
  2. 제1항에 있어서, 상기 데이터 전송부는 상기 동작 모드가 넌-테스트(non-test) 모드인 경우에는 데이터 쓰기 타이밍 신호에 동기된 데이터 및 상기 데이터 쓰기 타이밍 신호를 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  3. 제2항에 있어서, 상기 데이터 전송부는
    상기 데이터 읽기 타이밍 신호를 생성하고, 상기 생성된 데이터 읽기 타이밍 신호를 출력하는 데이터 타이밍 블록; 및
    상기 생성된 데이터 읽기 타이밍 신호에 동기된 상기 생성된 테스트 데이터를 데이터 입출력부에 출력하는 데이터 쓰기 블록을 포함하는 메모리 컨트롤러.
  4. 제3항에 있어서, 상기 데이터 전송부는
    상기 데이터 입출력부로부터 상기 피드백 테스트 데이터 및 상기 피드백 데이터 읽기 타이밍 신호를 입력받고, 상기 피드백 데이터 읽기 타이밍 신호를 기초로 상기 입력받은 피드백 테스트 데이터를 복원하는 데이터 읽기 블록을 더 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 데이터 입출력부는 상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 바로 피드백하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제1항에 있어서, 상기 데이터 입출력부는 외부 장치에 출력되는 상기 테스트 데이터 및 상기 데이터 읽기 타이밍 신호를 피드백하는 메모리 컨트롤러.
  7. 제6항에 있어서, 상기 외부 장치는 메모리 및 메모리 컨트롤러 테스트 장비 중 하나인 것을 특징으로 하는 메모리 컨트롤러.
  8. 제6항에 있어서, 상기 데이터 입출력부는
    상기 외부 장치에 출력된 상기 생성된 테스트 데이터를 피드백하는 데이터 피드백 회로; 및
    상기 외부 장치에 출력된 상기 생성된 데이터 읽기 타이밍 신호를 피드백하는 데이터 타이밍 피드백 회로를 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  9. 제1항에 있어서, 상기 데이터 입출력부는 상기 테스트 제어부로부터 출력된 내부 루프 제어 신호를 기초로 상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 바로 피드백하거나 외부 장치에 출력되는 상기 테스트 데이터 및 상기 데이터 타이밍 신호를 피드백하는 것을 특징으로 하는 메모리 컨트롤러.
  10. 제9항에 있어서, 상기 데이터 입출력부는
    상기 내부 루프 제어 신호를 기초로 상기 바로 피드백되는 테스트 데이터와 데이터 읽기 타이밍 신호 및 상기 외부 장치에 출력되는 테스트 데이터와 데이터 읽기 타이밍 신호 중 하나를 선택하는 선택부를 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 데이터 입출력부는
    상기 외부 장치에 출력된 상기 생성된 테스트 데이터를 피드백하는 데이터 피드백 회로; 및
    상기 외부 장치에 출력된 상기 생성된 데이터 읽기 타이밍 신호를 피드백하 는 데이터 타이밍 피드백 회로를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  12. 제1항에 있어서, 테스트 제어부는 외부 장치로부터 입력된 테스트 제어 신호를 기초로 동작 모드가 상기 테스트 모드인지 여부를 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 외부 장치는 중앙 처리 장치(CPU, Central Processing Unit) 및 메모리 컨트롤러 테스트 장비 중 하나인 것을 특징으로 하는 메모리 컨트롤러.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    테스트 모드에서 테스트 데이터를 생성하는 테스트 제어부;
    읽기 모드의 스트로브 신호를 생성하고, 상기 읽기 모드의 스트로브 신호에 동기된 상기 생성된 테스트 데이터와 상기 읽기 모드의 스트로브 신호를 출력하는 데이터 전송부; 및
    상기 출력된 테스트 데이터 및 상기 출력된 읽기 모드의 스트로브 신호를 상기 데이터 전송부에 피드백하는 데이터 입출력부를 포함하고,
    상기 데이터 전송부는 상기 피드백된 읽기 모드의 스트로브 신호를 기초로 상기 피드백된 테스트 데이터를 복원하고, 상기 테스트 제어부는 상기 복원된 테스트 데이터와 상기 생성된 테스트 데이터를 비교하는 것을 특징으로 하는 셀프 테스 트 기능을 추가한 DDR (Double Data Rate) 메모리 컨트롤러.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서, 상기 데이터 전송부는 상기 동작 모드가 넌-테스트(non-test) 모드인 경우에는 쓰기 모드의 스트로브 신호에 동기된 상기 테스트 데이터 및 상기 쓰기 모드의 스트로브 신호를 출력하는 것을 특징으로 하는 DDR 메모리 컨트롤러.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 데이터 전송부는
    상기 읽기 모드의 스트로브 신호를 생성하고, 상기 생성된 읽기 모드의 스트로브 신호를 출력하는 데이터 타이밍 블록; 및
    상기 생성된 읽기 모드의 스트로브 신호에 동기된 상기 생성된 테스트 데이터를 데이터 입출력부에 출력하는 데이터 쓰기 블록을 포함하는 DDR 메모리 컨트롤러.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 데이터 전송부는
    상기 데이터 입출력부로부터 상기 피드백 테스트 데이터 및 상기 피드백 읽기 모드의 스트로브 신호를 입력받고, 상기 피드백된 읽기 모드의 스트로브 신호를 기초로 상기 입력받은 피드백 테스트 데이터를 복원하는 데이터 읽기 블록을 더 포함하는 것을 특징으로 하는 DDR 메모리 컨트롤러.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
  19. 테스트 데이터 및 데이터 읽기 타이밍 신호를 생성하는 단계;
    상기 데이터 읽기 타이밍 신호에 동기된 상기 생성된 테스트 데이터와 상기 데이터 읽기 타이밍 신호를 출력하는 단계;
    상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 상기 데이터 전송부에 피드백하는 단계; 및
    상기 피드백된 데이터 읽기 타이밍 신호를 기초로 상기 피드백된 테스트 데이터를 복원하여 상기 복원된 테스트 데이터와 상기 생성된 테스트 데이터를 비교하는 단계를 포함하는 메모리 컨트롤러를 테스트하는 방법
  20. 제19항에 있어서, 상기 피드백하는 단계는
    상기 출력된 테스트 데이터 및 상기 출력된 데이터 읽기 타이밍 신호를 바로 피드백하거나 외부 장치에 출력되는 상기 테스트 데이터 및 상기 데이터 타이밍 신호를 피드백하는 것을 특징으로 하는 방법.
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