JP5186587B1 - 試験装置および試験方法 - Google Patents

Abstract

【課題】アドレスを反転制御することができる。
【解決手段】被試験メモリのアドレスを発生するアドレス発生部と、アドレス発生部により発生されたアドレスをビット反転して被試験メモリに供給するか否かを選択する選択部と、アドレスをビット反転することを選択部が選択した場合にアドレス発生部により発生されたアドレスをビット反転して出力し、アドレスをビット反転しないことを選択部が選択した場合にアドレス発生部により発生されたアドレスをビット反転せずに出力する反転処理部と、反転処理部が出力した反転制御されたアドレス、および、反転処理部が出力したアドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を、被試験メモリへと供給する供給部と、を備える試験装置を提供する。
【選択図】図３

Description

本発明は、試験装置および試験方法に関する。

ＤＲＡＭおよびＳＲＡＭ等の半導体メモリの試験装置は、被試験メモリに対してデータを書き込み、続いて、書き込んだデータを被試験メモリから読み出す。そして、試験装置は、読み出したデータと期待値とを比較することにより、被試験メモリの不良セルを検出する。

ここで、高速化および大容量化に伴い消費電力の増大が問題となっている。そこで、近年、ビット反転するか否かを切り替えてアドレスを入力する機能を有する半導体メモリが登場している。このような半導体メモリに対してアクセスするコントローラは、アドレスのビット変化量が少なくなるように、半導体メモリにアドレスを供給することができる。これにより、このような半導体メモリは、アドレスの処理に伴う消費電力を低減することができる。

ところで、試験装置は、予め作成された試験プログラムを実行することにより、被試験メモリに対して予め定められたアドレスに対して、データを書き込んだりデータを読み出したりする。従って、このような半導体メモリを試験する場合、アドレスをビット反転させるか否かを予め考慮して試験プログラムを作成しなければならなかった。このため、このような半導体メモリを試験するための試験プログラムは、作成が煩雑であった。

本発明の第１の態様においては、被試験メモリのアドレスを発生するアドレス発生部と、前記アドレス発生部により発生された前記アドレスをビット反転して前記被試験メモリに供給するか否かを選択する選択部と、前記アドレスをビット反転することを前記選択部が選択した場合に前記アドレス発生部により発生された前記アドレスをビット反転して出力し、前記アドレスをビット反転しないことを前記選択部が選択した場合に前記アドレス発生部により発生された前記アドレスをビット反転せずに出力する反転処理部と、前記反転処理部が出力した反転制御された前記アドレス、および、前記反転処理部が出力した前記アドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を、前記被試験メモリへと供給する供給部と、を備える試験装置および試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１０の構成を被試験メモリ２００とともに示す。 本実施形態に係るパターン発生部２０の構成を示す。 本実施形態に係る反転制御部４２の構成の第１例を示す。 本実施形態に係る反転制御部４２の構成の第２例を示す。 被試験メモリ２００の動作クロック、クロック信号、コマンド、アドレスおよび選択信号の一例を示す。 本実施形態に係る試験装置１０における各信号のタイミングチャートの一例を示す。 本実施形態に係る反転制御部４２の構成の第３例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験メモリ２００とともに示す。

被試験メモリ２００は、ＤＤＲ（Double Data Rate）インターフェイスを介して外部コントローラからアクセスされる。ＤＤＲインターフェイスは、複数本のデータ信号ＤＱと、データ信号ＤＱをサンプルするタイミングを示すクロック信号ＤＱＳとを並行して転送する。被試験メモリ２００と外部コントローラとの間には、複数本のデータ信号と、データ信号の２倍のレートのクロック信号とが並行して転送される。被試験メモリ２００は、このようなＤＤＲインターフェイスを用いたメモリであって、例えばＧＤＤＲ５（Graphics Double Data Rate 5）メモリである。

被試験メモリ２００は、外部コントローラから、データ転送用のＤＤＲインターフェイスを介して書き込みデータを入力する。また、被試験メモリ２００は、データ転送用のＤＤＲインターフェイスを介して外部コントローラへと、読み出しデータを出力する。

また、被試験メモリ２００は、外部コントローラから、アドレス転送用のＤＤＲインターフェイスを介してアドレスを入力する。被試験メモリ２００は、入力したアドレスに示された記憶領域に対して、データの書き込みおよび読み出しをする。

被試験メモリ２００は、外部コントローラからコマンドを入力する。被試験メモリ２００は、入力したコマンドに示された内容に応じて、データの書き込み、データの読み出しおよびノー・オペレーション（ＮＯＰ）等の各種の処理を実行する。

さらに、被試験メモリ２００は、外部コントローラから反転サイクル信号を入力する。反転サイクル信号は、外部コントローラから被試験メモリ２００へと転送されるアドレスとともに、外部コントローラから被試験メモリ２００へと転送される。反転サイクル信号は、同期して転送されるアドレスが、ビット反転されているか、ビット反転されていないかを表す。

例えば、反転サイクル信号は、Ｈ論理であれば、同期して転送されるアドレスがビット反転されていることを表す。また、例えば、反転サイクル信号は、Ｌ論理であれば、同期して転送されるアドレスがビット反転されていないことを表す。

被試験メモリ２００は、反転サイクル信号がビット反転していることを示している場合には、外部コントローラから入力したアドレスの値をビット反転した値に変換し、変換後のアドレスの記憶領域に対してデータの書き込みまたは読み出しをする。また、被試験メモリ２００は、反転サイクル信号がビット反転していないことを示している場合には、外部コントローラから入力したアドレスの値に示された記憶領域に対して、データの書き込みまたは読み出しをする。

このような被試験メモリ２００に対してデータの書き込みまたは読み出しをする外部コントローラは、順次に被試験メモリ２００へと転送するアドレスの値を、各ビットの論理値の変化量がより小さくなるように、ビット反転させる。そして、被試験メモリ２００は、反転制御をしたアドレスとともに、反転サイクル信号を被試験メモリ２００へと供給する。これにより、被試験メモリ２００は、アドレスの各ビットの論理値の変化に伴う電力消費を抑制することができる。

試験装置１０は、パターン発生部２０と、供給部２２と、取得部２４と、比較部２６とを備える。本実施形態に係る試験装置１０は、被試験メモリ２００を試験する。

パターン発生部２０は、試験プログラムを実行して、被試験メモリ２００に供給するべきコマンド、アドレス、反転サイクル信号および書込データを順次に発生する。さらに、パターン発生部２０は、試験プログラムを実行して、被試験メモリ２００から出力されるべき読出データの期待値を順次に発生する。

供給部２２は、パターン発生部２０により発生されたコマンド、アドレス、反転サイクル信号および書込データを被試験メモリ２００へと供給する。取得部２４は、被試験メモリ２００から出力された読出データを取得する。

比較部２６は、取得部２４により取得された読出データを、パターン発生部２０により発生された期待値と比較する。そして、比較部２６は、読出データと期待値との比較結果を出力する。

このような試験装置１０は、被試験メモリ２００の出荷前等において、被試験メモリ２００に対してデータを書き込み、続いて、書き込んだデータを被試験メモリ２００から読み出す。そして、試験装置１０は、読み出したデータと期待値とを比較することにより、被試験メモリ２００の不良セルを検出する。これにより、試験装置１０は、被試験メモリ２００を試験することができる。

図２は、本実施形態に係るパターン発生部２０の構成を示す。パターン発生部２０は、パターンメモリ３２と、シーケンサ３４と、コマンド発生部３６と、アドレス発生部３８と、データ発生部４０と、反転制御部４２とを有する。

パターン発生部２０は、シーケンサ３４により順次に実行される複数の試験命令を含む試験命令列（試験プログラム）を記憶する。また、パターン発生部２０は、複数の試験命令のそれぞれに対応付けて、試験パターンを記憶する。試験パターンは、被試験メモリ２００へと供給するべきコマンド、アドレスおよび書込データ、並びに、被試験メモリ２００から出力される読出データの期待値を含むデータパターンである。

シーケンサ３４は、試験命令列の中に含まれる各試験命令を、試験サイクル毎に１つずつ順次に実行する。シーケンサ３４は、実行した試験命令の内容および実行結果に応じて、次の試験サイクルにおいて実行するべき試験命令の位置を指定する。

シーケンサ３４は、一例として、ノー・オペレーション（ＮＯＰ）を実行した場合には、次の試験サイクルにおいて実行するべき試験命令の位置として、試験命令列中における当該試験命令の次の位置を指定する。シーケンサ３４は、一例として、分岐命令を実行した場合には、次の試験サイクルにおいて実行するべき試験命令の位置を、分岐条件に従って切り替える。このようにシーケンサ３４は、試験命令列に含まれる各試験命令を順次に実行する。

コマンド発生部３６は、シーケンサ３４が実行した試験命令に対応付けた試験パターンを試験サイクル毎に取得し、取得した試験パターンに含まれるコマンドを発生する。そして、コマンド発生部３６は、発生したコマンドを供給部２２へと出力する。

アドレス発生部３８は、シーケンサ３４が実行した試験命令に対応付けた試験パターンを試験サイクル毎に取得し、取得した試験パターンに含まれるアドレスを発生する。そして、アドレス発生部３８は、発生したアドレスを反転制御部４２へと出力する。

データ発生部４０は、シーケンサ３４が実行した試験命令に対応付けた試験パターンを試験サイクル毎に取得し、取得した試験パターンに含まれる書込データおよび期待値を発生する。そして、データ発生部４０は、発生した書込データを供給部２２へと出力する。また、データ発生部４０は、発生した期待値を比較部２６へと出力する。

反転制御部４２は、アドレス発生部３８により発生されたアドレスを取得して、当該アドレスをビット反転させるか否かを判定する。そして、反転制御部４２は、ビット反転すると判定した場合には、アドレス発生部３８により発生されたアドレスをビット反転して、供給部２２へと出力する。また、反転制御部４２は、ビット反転しないと判定した場合には、アドレス発生部３８により発生されたアドレスをビット反転せずに、供給部２２へと出力する。

また、反転制御部４２は、アドレス発生部３８により発生されたアドレスをビット反転すると判定したか否かに応じて論理値が切り替わる反転サイクル信号を出力する。このように、反転制御部４２は、反転制御がされたアドレス、および、出力したアドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を供給部２２へと出力することができる。

図３は、本実施形態に係る反転制御部４２の構成の第１例を示す。反転制御部４２は、ビット数設定部５０と、選択部５２と、反転処理部５４とを有する。

ビット数設定部５０は、試験に先立って、被試験メモリ２００へと供給されるアドレスのビット幅以下のビット数を選択部５２に設定する。ビット数設定部５０は、一例として、試験に先立って外部の制御装置から値が書き込まれるレジスタである。ビット数設定部５０は、外部の制御装置から値が書き込まれる。

例えば、ビット数設定部５０が設定するビット数は、被試験メモリ２００へと供給されるアドレスのビット幅の１／２のビット数またはこれを超えた値である。ビット数設定部５０が設定するビット数は、例えば、被試験メモリ２００へと供給されるアドレスのビット幅が８ビットであれば４ビットであり、被試験メモリ２００へと供給されるアドレスのビット幅が９ビットであれば５ビットである。

選択部５２は、アドレス発生部３８により発生されたアドレス、および、予めレジスタ等に設定された比較アドレスを入力する。比較アドレスは、例えば、試験に先立ってレジスタ等に書き込まれた固定の値である。本実施形態において、比較アドレスの値は、被試験メモリ２００へと有効なアドレスが供給されていない期間においてアドレス発生部３８から出力される値である。比較アドレスは、一例として、全てのビットが例えばＬ論理（または０）となっている値である。

選択部５２は、アドレス発生部３８により発生されたアドレスおよび比較アドレスに基づき、アドレス発生部３８により発生されたアドレスをビット反転して被試験メモリ２００に供給するか否かを選択する。より具体的には、選択部５２は、アドレス発生部３８から発生されたアドレスが、比較アドレスから、少なくともビット数設定部５０により予め設定されたビット数分変化している場合に、アドレスをビット反転することを選択する。また、選択部５２は、アドレス発生部３８により発生されたアドレスが、比較アドレスから、予め定め設定されたビット数分変化していない場合に、アドレスをビット反転しないことを選択する。

選択部５２は、一例として、アドレスのビット幅の１／２のビット数以上またはこれを超えて、アドレス発生部３８により発生されたアドレスが比較アドレスから変化している場合に、アドレスをビット反転することを選択する。例えば、選択部５２は、アドレスのビット幅が８ビットであれば４ビット以上、アドレスのビット幅が９ビットであれば５ビット以上、アドレス発生部３８により発生されたアドレスが比較アドレスから変化している場合に、アドレスをビット反転することを選択する。

選択部５２は、一例として、不一致回路６２と、判定部６４とを含む。不一致回路６２は、アドレス発生部３８により発生されたアドレスと、比較アドレスとをビット単位で不一致であるか否かを比較する。判定部６４は、不一致回路６２により不一致であったと判定されたビット数が、予め設定されたビット数（例えばアドレスのビット幅の１／２のビット数またはこれを超えたビット数）以上である場合には、アドレスをビット反転することを選択する。判定部６４は、不一致回路６２により不一致であったと判定されたビット数が、予め設定されたビット数以上ではない場合には、アドレスをビット反転しないことを選択する。

そして、判定部６４は、選択結果に応じた論理値の反転サイクル信号を出力する。例えば、判定部６４は、アドレスをビット反転することを選択した場合にはＨ論理の反転サイクル信号を出力し、アドレスをビット反転しないことを選択した場合にはＬ論理の反転サイクル信号を出力する。

選択部５２は、このような反転サイクル信号を反転処理部５４に供給する。これとともに、選択部５２は、反転サイクル信号を供給部２２へと出力する。

反転処理部５４は、アドレス発生部３８により発生されたアドレスを入力する。そして、反転処理部５４は、アドレスをビット反転することを選択部５２が選択した場合にアドレス発生部３８により発生されたアドレスをビット反転して出力する。また、反転処理部５４は、アドレスをビット反転しないことを選択部５２が選択した場合にアドレス発生部３８により発生されたアドレスをビット反転せずに出力する。

より具体的には、反転処理部５４は、反転サイクル信号の論理値に応じてアドレス発生部３８により発生されたアドレスをビット反転して出力するか否かを切り替える。反転処理部５４は、このように反転制御されたアドレスを供給部２２へと出力する。

以上のような反転制御部４２は、アドレスをビット反転したアドレスパターン、および、アドレスをビット反転しないアドレスパターンのうち、比較アドレスからの変化量が少ない方を選択して出力することができる。これにより、反転制御部４２は、アドレス発生部３８が実行する試験プログラムを変更しなくても、アドレスを適切にビット反転させることができる。

図４は、本実施形態に係る反転制御部４２の構成の第２例を示す。第２例に係る反転制御部４２は、図３に示される第１例に係る反転制御部４２と略同一の機能および構成を採るので、図３に示される反転制御部４２と略同一の機能および構成の構成要素については図面中に同一の符号を付けて、相違点を除き説明を省略する。

被試験メモリ２００は、コマンドの内容に応じて、アドレスにおける各ビットが表す内容が異なる。従って、試験装置１０は、被試験メモリ２００に供給するコマンドの内容に応じて、パターンデータに含まれるアドレスパターンを選択および並べ替えをして、被試験メモリ２００に供給する。

第２例に係る反転制御部４２は、アドレス発生部３８から出力されたアドレスパターンの各ビットの選択および並べ替えの処理を、アドレスの反転処理とともに実行する。第２例に係る反転制御部４２は、第１レジスタ７２と、第１並べ替え部７４と、第２レジスタ７６と、第２並べ替え部７８とを更に有する。

第１レジスタ７２は、アドレス発生部３８から出力された選択信号を試験サイクル毎に取得して保持する。選択信号には、アドレス発生部３８により発生されたアドレスに含まれる複数のビットのうち、何れのビットを選択してどのように並べ替えるかを指定する情報が含まれる。

第１並べ替え部７４は、アドレス発生部３８により発生されたアドレスに含まれる複数のビットのうち選択信号により指定されたビットを選択し、選択したビットを選択信号により指定されたビット位置に並べ替える。第１並べ替え部７４は、一例として、アドレス発生部３８により発生された２４ビットのアドレスを、８ビットまたは９ビットのアドレスに変換する。そして、第１並べ替え部７４は、選択および並べ替え後のアドレスを選択部５２に出力する。

第２レジスタ７６は、アドレス発生部３８から出力された選択信号を試験サイクル毎に取得して保持する。第２並べ替え部７８は、アドレス発生部３８により発生されたアドレスに含まれる複数のビットのうち選択信号により指定されたビットを選択し、選択したビットを選択信号により指定されたビット位置に並べ替える。この場合において、第２並べ替え部７８は、被試験メモリ２００の各アドレスピンに対応させて並べ替えを行う。そして、第２並べ替え部７８は、選択および並べ替え後のアドレスを反転処理部５４に出力する。

このような第２例に係る反転制御部４２によれば、コマンドの内容に応じてアドレスにおける各ビットが表す内容が異なる場合であっても、適切に反転処理をすることができる。

図５は、被試験メモリ２００の動作クロック、クロック信号、コマンドおよびアドレスの一例を示す。図５の（Ａ）および（Ｂ）に示されるように、被試験メモリ２００は、クロック信号のレートに対して、２倍のレートの動作クロックに同期して動作する。従って、試験装置１０は、クロック信号のレートに対して、２倍のレートでアドレスを出力する。

また、図５の（Ｃ）に示されるように、被試験メモリ２００は、動作クロックに同期して受け取ったコマンドに応じた処理を実行する。被試験メモリ２００は、一例として、バンクアクティブコマンド（ＡＣＴ）、リードコマンド（ＲＤ）、ライトコマンド（ＷＲ）、ノーオペレーションコマンド（ＮＯＰ）等を受け取って対応する処理を実行する。従って、パターン発生部２０のコマンド発生部３６は、このような各種のコマンドを試験プログラムに応じて順次に出力する。

また、図５の（Ｄ）に示されるように、被試験メモリ２００は、特定の記憶領域に対してアクセスするコマンドを受け取った場合には、コマンドとともに、連続する２つのサイクルに含まれる２つのアドレスを受け取る。そして、被試験メモリ２００は、連続する２つのサイクルに含まれる２つのアドレスにより指定される記憶領域に対してアクセスする。従って、パターン発生部２０のアドレス発生部３８は、特定の記憶領域に対してアクセスするコマンドを出力する場合には、連続する２つのアドレスを出力して、アクセスするべき被試験メモリ２００の記憶領域を指定する。

また、図５の（Ｄ）に示されるように、被試験メモリ２００は、コマンド毎に、各ビットが表す内容が異なるアドレスを受け取る。そして、被試験メモリ２００は、受け取ったコマンドの内容に対応して、アドレスを解釈して、指定された記憶領域にアクセスする。従って、パターン発生部２０の反転制御部４２は、被試験メモリ２００へと出力するコマンドの内容およびアドレスの出力タイミングに応じて、アドレス発生部３８から出力されたアドレスの各ビットの値を選択および並べ替えをする。

また、被試験メモリ２００は、特定の記憶領域に対してアクセスするコマンドを受け取った場合以外の期間においては、アドレスを受信しない。そこで、パターン発生部２０のアドレス発生部３８は、被試験メモリ２００がアドレスを受信しない期間においては、予め定められた固定のアドレスを被試験メモリ２００へと供給する。例えば、パターン発生部２０のアドレス発生部３８は、被試験メモリ２００がアドレスを受信しない期間においては、全てのビットがＬ論理（または０）とされたアドレスを出力する。

そして、パターン発生部２０の反転制御部４２は、被試験メモリ２００がアドレスを受信しない期間において発生する固定のアドレスを比較アドレスとして、アドレスのビット反転制御を実行する。これにより、試験装置１０は、コマンドとともに連続する２つのアドレスを出力する場合において、先頭のアドレスと、当該先頭のアドレスの直前のアドレスとのビット単位の変化量を最も小さくすることができる。さらに、試験装置１０は、コマンドとともに連続する２つのアドレスを出力する場合において、末尾のアドレスと、当該末尾のアドレスの直後のアドレスとのビット単位の変化量を最も小さくすることができる。

図６は、試験装置１０および被試験メモリ２００内の各信号のタイミングチャートの一例を示す。図６（Ａ）は、アドレス発生部３８により発生されるアドレス（選択および並べ替え後のアドレス）を示す。図６（Ｂ）は、比較アドレスを示す。図６（Ｃ）は、不一致回路６２の出力を示す。図６（Ｄ）は、図６（Ａ）と同様の、アドレス発生部３８により発生されるアドレス（選択および並べ替え後のアドレス）を示す。図６（Ｅ）は、反転サイクル信号を示す。図６（Ｆ）は、反転制御されたアドレスを示す。

図６（Ｇ）は、被試験メモリ２００が受信するクロック信号を示す。図６（Ｈ）は、被試験メモリ２００の動作クロックを示す。図６（Ｉ）は、被試験メモリ２００が受信するコマンドを示す。図６（Ｊ）は、被試験メモリ２００が受信する反転サイクル信号を示す。図６（Ｋ）は、被試験メモリ２００が受信するアドレスを示す。図６（Ｌ）は、被試験メモリ２００内部におけるアドレスを示す。

試験装置１０は、一例として、９ビットのアドレスを被試験メモリ２００へと出力する。この場合、反転制御部４２は、アドレス発生部３８により発生されたアドレスが比較アドレスから５ビット以上変化している場合、反転サイクル信号をＨ論理として、被試験メモリ２００へと供給するアドレスを反転させる。また、反転制御部４２は、アドレス発生部３８により発生されたアドレスが比較アドレスから５ビットよりも少ない変化の場合、反転サイクル信号をＬ論理として、被試験メモリ２００へと供給するアドレスを非反転とする。

被試験メモリ２００は、試験装置１０からアドレスおよび反転サイクル信号を入力する。被試験メモリ２００の内部のコントローラは、反転サイクル信号がＬ論理の場合、入力したアドレスを非反転の状態で取得して、記憶領域にアクセスする。また、被試験メモリ２００の内部のコントローラは、反転サイクル信号がＨ論理の場合、入力したアドレスを反転して取得して、記憶領域にアクセスする。

以上のように試験装置１０によれば、被試験メモリ２００へと出力するアドレスの変化量を小さくすることができる。これにより、試験装置１０によれば、アドレス転送に伴う電力消費を抑制することができる。

図７は、本実施形態に係る反転制御部４２の構成の第３例を示す。第３例に係る反転制御部４２は、図３に示される第１例に係る反転制御部４２および図４に示される第２例に係る反転制御部４２と略同一の機能および構成を採るので、これらと略同一の機能および構成の構成要素については図面中に同一の符号を付けて、相違点を除き説明を省略する。

第３例に係る反転制御部４２は、アドレス保持部９０を更に有する。アドレス保持部９０は、直前のサイクルにおいて被試験メモリ２００に供給されたアドレスを比較アドレスとして入力して、１サイクル分保持する。そして、選択部５２は、アドレス発生部３８により発生されたアドレスがアドレス保持部９０により保持されている比較アドレスと予め定め設定されたビット数以上またはこれを超えて変化している場合に、アドレスをビット反転することを選択する。これにより、反転制御部４２は、複数のサイクル期間に亘り連続してアドレスを出力する場合においても、アドレスのビット毎の変化量を小さくすることができる。

また、反転処理部５４は、試験の内容に応じて、反転制御したアドレスを出力するか、反転制御せずにアドレスを出力するかを、外部から設定されるモードに応じて切り替えられてもよい。この場合、反転処理部５４は、外部から反転制御せずにアドレスを出力するモードが設定された場合、その設定に応じてアドレスをビット反転する機能を停止させて、ビット反転しないアドレスを出力する。これにより、反転処理部５４は、アドレスの反転制御をしない設定で被試験メモリ２００を試験することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置、２０ パターン発生部、２２ 供給部、２４ 取得部、２６ 比較部、３２ パターンメモリ、３４ シーケンサ、３６ コマンド発生部、３８ アドレス発生部、４０ データ発生部、４２ 反転制御部、５０ ビット数設定部、５２ 選択部、５４ 反転処理部、６２ 不一致回路、６４ 判定部、７２ 第１レジスタ、７４ 第１並べ替え部、７６ 第２レジスタ、７８ 第２並べ替え部、９０ アドレス保持部、２００ 被試験メモリ

Claims (10)

1. 被試験メモリのアドレスを発生するアドレス発生部と、
   前記アドレス発生部により発生された前記アドレスをビット反転して前記被試験メモリに供給するか否かを選択する選択部と、
   前記アドレスをビット反転することを前記選択部が選択した場合に前記アドレス発生部により発生された前記アドレスをビット反転して出力し、前記アドレスをビット反転しないことを前記選択部が選択した場合に前記アドレス発生部により発生された前記アドレスをビット反転せずに出力する反転処理部と、
   前記反転処理部が出力した反転制御された前記アドレス、および、前記反転処理部が出力した前記アドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を、前記被試験メモリへと供給する供給部と、
   を備える試験装置。
2. 前記選択部は、前記アドレス発生部により発生された前記アドレスが、比較アドレスから少なくとも予め定め設定されたビット数分変化している場合に、前記アドレスをビット反転することを選択する
   請求項１に記載の試験装置。
3. 前記選択部は、アドレスのビット幅の１／２のビット数以上またはこれを超えて、前記アドレスが前記比較アドレスから変化している場合に、前記アドレスをビット反転することを選択する
   請求項２に記載の試験装置。
4. 前記選択部は、前記アドレスが、予め定められた固定の前記比較アドレスから少なくとも予め定め設定されたビット数分変化している場合に、前記アドレスをビット反転することを選択する
   請求項２または３に記載の試験装置。
5. 前記アドレス発生部は、前記被試験メモリがアドレスを受信しないサイクルにおいて、予め定められたアドレスを発生し、
   前記選択部は、前記被試験メモリがアドレスを受信しないサイクルにおいて発生されるアドレスを前記比較アドレスとして入力し、前記アドレスが前記比較アドレスから少なくとも予め定め設定されたビット数分変化している場合に、前記アドレスをビット反転することを選択する
   請求項４に記載の試験装置。
6. 前記アドレス発生部は、連続する２つのアドレスを出力して、アクセスするべき前記被試験メモリの記憶領域を指定する
   請求項５に記載の試験装置。
7. 前記選択部は、直前のサイクルにおいて前記被試験メモリに供給された前記アドレスを前記比較アドレスとして入力し、前記アドレスが前記比較アドレスから予め定め設定されたビット数以上またはこれを超えて変化している場合に、前記アドレスをビット反転することを選択する
   請求項２から６の何れか１項に記載の試験装置。
8. 試験に先立って、前記アドレスのビット幅以下のビット数を前記選択部に設定するビット数設定部を更に備え、
   前記選択部は、前記アドレス発生部により発生された前記アドレスが、前記比較アドレスから、少なくとも前記ビット数設定部により設定されたビット数分変化している場合に、前記アドレスをビット反転することを選択する
   請求項２から７の何れか１項に記載の試験装置。
9. 前記反転処理部は、設定に応じて前記アドレスをビット反転する機能を停止させて、ビット反転しない前記アドレスを出力する
   請求項１から８の何れか１項に記載の試験装置。
10. 被試験メモリを試験する試験方法であって、
    被試験メモリのアドレスを発生するアドレス発生ステップと、
    前記アドレス発生ステップにより発生された前記アドレスをビット反転して前記被試験メモリに供給するか否かを選択する選択ステップと、
    前記アドレスをビット反転することを前記選択ステップが選択した場合に前記アドレス発生ステップにより発生された前記アドレスをビット反転して出力し、前記アドレスをビット反転しないことを前記選択ステップが選択した場合に前記アドレス発生ステップにより発生された前記アドレスをビット反転せずに出力する反転処理ステップと、
    前記反転処理ステップにおいて出力した反転制御された前記アドレス、および、前記反転処理ステップにおいて出力した前記アドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を、前記被試験メモリへと供給する供給ステップと、
    を含む試験方法。

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