CN103035302A - 测试装置及测试方法 - Google Patents

Abstract

本发明公开了一种测试装置，其能对地址进行反转控制。所述测试装置包括：地址发生部，发生被测试存储器的地址；选择部，选择是否将地址发生部发生的地址进行比特反转后，供给至被测试存储器；反转处理部，其在选择部选择了将地址进行比特反转时，将由地址发生部发生的地址比特反转并输出，在选择部选择不将地址比特反转时，将地址发生部发生的地址不进行比特反转而输出；供给部，向被测试存储器提供反转处理部输出的被反转控制后的地址，以及表示反转处理部输出的地址是否是比特反转后的地址的反转周期信号。

Description

测试装置及测试方法

技术领域

本发明涉及测试装置及测试方法。

背景技术

DRAM及SRAM等半导体存储器的测试装置，是对被测试存储器写入数据，然后从被测试存储器读出已经写入的数据。并且，测试装置通过将所读出的数据和期望值进行比较来检测出被测试存储器的不良单元。

发明内容

发明要解决的问题

高速化及大容量化带来了功率消耗增大的问题。因此，近几年来，出现了具有切换是否进行比特反转后输入地址这种功能的半导体存储器。对于访问这样的半导体存储器的控制器，能为半导体存储器供给地址，以使地址的比特变化量变少。由此，这样的半导体存储器，能降低伴随地址的处理而产生的功率消耗。

但是，测试装置，通过执行预先制作的测试程序，对针对被测试存储器而预先确定的地址，写数据或读出数据。从而，在测试这样的半导体存储器时，必须预先考虑是否使地址比特反转来编制测试程序。由于这个缘故，用于测试这样的半导体存储器的测试程序的编制变得繁杂。

解决问题的手段

在本发明的第1方式中，提供测试装置及测试方法，测试装置包括：地址发生部，发生被测试存储器的地址；选择部，选择是否将被所述地址发生部发生的所述地址进行比特反转后，供给至所述被测试存储器；反转处理部，其在所述选择部选择了将所述地址进行比特反转时，将由所述地址发生部发生的所述地址比特反转并输出，在所述选择部选择了不将所述地址比特反转时，将被所述地址发生部发生的所述地址不进行比特反转地输出；供给部，向所述被测试存储器提供所述反转处理部输出的被反转控制后的所述地址，以及表示所述反转处理部输出的所述地址是否是比特反转后的地址的反转周期信号。

另外，上述的发明概要，并非列举了本发明的必要特征的全部。同时，这些特征群的次级组合，也能成为发明。

附图说明

【图1】示出了被测试存储器200和本实施方式涉及的测试装置10的构成。

【图2】示出了本实施方式涉及的图案发生部20的构成。

【图3】示出了本实施方式涉及的反转控制部42的构成的第1例。

【图4】示出了本实施方式涉及的反转控制部42的构成的第2例。

【图5】示出了被测试存储器200的动作时钟、时钟信号、指令、地址及选择信号的一个例子。

【图6】表示本实施方式涉及的测试装置10中的各信号的时序图的一个例子。

【图7】表示本实施方式涉及的反转控制部42的构成的第3例。

具体实施方式

下面通过发明的实施方式说明本发明，但以下实施方式并非限定权利要求涉及的发明。同时，在实施方式中说明的特征的组合并非全部都是发明的解决手段所必须的。

图1表示被测试存储器200与本实施方式涉及的测试装置10的构成。

通过DDR（Double Data Rate）接口外部控制器访问被测试存储器200。DDR接口并行转送表示多条数据信号DQ和表示采样数据信号DQ的时序的时钟信号DQS。

在被测试存储器200和外部控制器之间，并行传输多条数据信号和数据信号的2倍速率的时钟信号。被测试存储器200，是采用了这样的DDR接口的存储器，比如是GDDR5（GraphicsDouble Data Rate 5）存储器。

被测试存储器200通过数据转送用的DDR接口从外部控制器输入写数据。同时，被测试存储器200通过数据转送用的DDR接口向外部控制器输出读出数据。

同时，被测试存储器200通过地址转送用的DDR接口从外部控制器输入地址。被测试存储器200对被所输入的地址表示的存储区域进行数据写入及读出。

被测试存储器200从外部控制器输入指令。被测试存储器200根据所输入的指令指示的内容，执行数据写入，数据读出及空操作（NOP）等各种处理。

并且，被测试存储器200从外部控制器输入反转周期信号。反转周期信号与被外部控制器向被测试存储器200转送的地址一起，从外部控制器向被测试存储器200转送。反转周期信号表示同步被转送的地址是被比特反转还是没有被比特反转。

比如，反转周期信号如果是H逻辑，表示同步被转送的地址被比特反转。同时，比如，反转周期信号如果是L逻辑，表示同步被转送的地址没被比特反转。

被测试存储器200在表示反转周期信号进行比特反转时，将从外部控制器输入的地址的值转换成比特反转后的值，对变换后的地址的存储区域进行数据写入或读出。同时，被测试存储器200，当反转周期信号表示没有进行比特反转时，对被从外部控制器输入的地址的值表示的存储区域进行数据写入或读出。

对这样的被测试存储器200进行数据写入或读出的外部控制器，使依次向被测试存储器200转送的地址的值比特反转成各比特的逻辑值的变化量变得更小。并且，被测试存储器200与进行了反转控制的地址一起向被测试存储器200供给反转周期信号。由此，被测试存储器200能够抑制伴随地址的各比特逻辑值变化而产生的功耗。

测试装置10，具有图案发生部20、供给部22、取得部24和比较部26。本实施方式涉及的测试装置10测试被测试存储器200。

图案发生部20执行测试程序，依次发生应对被测试存储器200供给的指令、地址、反转周期信号及写数据。并且，图案发生部20执行测试程序，依次发生应该从被测试存储器200输出的读出数据的期望值。

供给部22向被测试存储器200供给由图案发生部20发生的指令、地址、反转周期信号及写数据。取得部24取得从被测试存储器200输出的读出数据。

比较部26将被取得部24取得的读出数据与图案发生部20发生的期望值进行比较。并且，比较部26输出读出数据和期望值的比较结果。

这样的测试装置10在被测试存储器200出厂之前等过程中，对被测试存储器200写入数据，接着，从被测试存储器200读出写入的数据。并且，测试装置10，通过将所读出的数据和期望值进行比较，检测出被测试存储器200的不良单元。由此，测试装置10能够测试被测试存储器200。

图2，表示本实施方式涉及的图案发生部20的构成。图案发生部20，具有图案存储器32、序列器34、指令发生部36、地址发生部38、数据发生部40和反转控制部42。

图案发生部20存储包含被序列器34依次执行的多个测试命令的测试命令列（测试程序）。同时，图案发生部20与多个测试命令分别对应存储测试图案。测试图案包含应该向被测试存储器200供给的指令、地址及写数据，和从被测试存储器200输出的读出数据的期望值。

序列器34，在每个测试周期分别顺次执行1个测试命令队列中包含的各测试命令。序列器34按照实行的测试命令的内容及实行结果，指定在下面的测试周期中应该实行的测试命令的位置。

序列器34，作为一个例子，在实行空操作（NOP）时，作为在下面的测试周期中应该实行的测试命令的位置，指定在测试命令列中的该测试命令的下一个位置。序列器34，作为一个例子，在实行了分歧命令的情况下，遵从分歧条件来转换在下一个测试周期中应该实行测试命令的位置。这样，序列器34依次实行测试命令列中包含的各测试命令。

指令发生部36在每个测试周期取得与序列器34已经执行的测试命令对应的测试图案，发生所取得的测试图案中包含的指令。并且，指令发生部36向供给部22输出所发生的指令。

地址发生部38，在每测试周取得与序列器34实行的测试命令对应的测试图案，发生所取得的测试图案中包含的地址。并且，地址发生部38，向反转控制部42输出所发生的地址。

数据发生部40，在每测试周期取得与序列器34实行的测试命令对应的测试图案，发生所取得的测试图案中包含的写数据及期望值。并且，数据发生部40，向供给部22输出所发生的写数据。同时，数据发生部40，向比较部26输出所发生的期望值。

反转控制部42，取得由地址发生部38发生的地址，判定是否使该地址比特反转。并且，反转控制部42在判定了比特反转时，将被地址发生部38发生的地址比特反转后，向供给部22输出。同时，反转控制部42在判断了不进行比特反转时，将被地址发生部38发生的地址不做比特反转而向供给部22输出。

同时，反转控制部42，根据是否判定为将被地址发生部38发生的地址进行比特反转，输出逻辑值改换的反转周期信号。这样，反转控制部42能够向供给部22输出被反转控制后的地址，以及表示所输出的地址是否是比特反转后的地址的反转周期信号。

图3，表示本实施方式涉及的反转控制部42的构成的第1例子。反转控制部42具有比特数设定部50、选择部52和反转处理部54。

比特数设定部50，在测试之前，在选择部52设定向被测试存储器200供给的地址的比特宽以下的比特数。作为一个例子，比特数设定部50是在测试之前，从外部的控制装置写入值的寄存器。比特数设定部50被外部的控制装置写入值。

比如，比特数设定部50设定的比特数，是向被测试存储器200供给的地址的比特宽的1/2比特数或超过了这个数的值。比特数设定部50设定的比特数，比如，当供给到被测试存储器200的地址的比特宽是8比特时是4比特，如果供给到被测试存储器200的地址的比特宽是9比特时是5比特。

选择部52输入由地址发生部38发生的地址，以及预先在寄存器等设定的比较地址。比较地址，比如，是在测试之前被写入寄存器等的固定值。在本实施方式中，比较地址的值是在向被测试存储器200没有提供有效地址期间被地址发生部38输出的值。比较地址，作为一个例子，是全部比特例如成为L逻辑（或0）的值。

选择部52，按照地址发生部38发生的地址及比较地址，选择是否将地址发生部38发生的地址比特反转后提供给被测试存储器200。更具体地，选择部52，在地址发生部38发生的地址由比较地址至少变化相当于被比特数设定部50预先设定的比特数的量时，选择将地址比特反转。同时，选择部52，在地址发生部38发生的地址，没有由比较地址按照被预先设定的比特数量变化的情况下，选择不将地址比特反转。

选择部52，作为一个例子，在地址发生部38发生的地址从比较地址的变化是地址的比特宽的1/2的比特数以上或更大时，选择比特反转地址。比如，选择部52作如下选择，如果地址的比特宽是8比特的话是4比特以上；如果地址的比特宽是9比特的话是5比特以上，在地址发生部38发生的地址由比较地址变化时，选择比特反转地址。

作为一个例子，选择部52包含不一致电路62和判断部64。不一致电路62，比较被地址发生部38发生的地址和比较地址是否比特单位不一致。判断部64，在被不一致电路62判定为是不一致的比特数，是大于等于预先被设定的比特数（比如为地址的比特宽的1/2比特数或超过这个的比特数）的情况下，选择将地址比特反转。判断部64在被不一致电路62判定为是不一致的比特数，不是大于等于预先被设定的比特数的情况下，选择不将地址比特反转。

并且，判断部64，输出与选择结果对应的逻辑值的反转周期信号。比如，判断部64，在选择了地址比特反转的情况下输出H逻辑的反转周期信号，如果选择了不进行地址比特反转的情况下输出L逻辑的反转周期信号。

选择部52对反转处理部54供给这样的反转周期信号。同时，选择部52向供给部22输出反转周期信号。

反转处理部54，输入地址发生部38发生的地址。并且，反转处理部54在选择部52选择了对地址进行比特反转的情况下，将地址发生部38发生的地址进行比特反转后输出。同时，反转处理部54，在选择部52选择了不进行地址比特反转的情况下，不进行地址比特反转而输出地址发生部38发生的地址。

更具体地，反转处理部54按照反转周期信号的逻辑值，转换是否将被地址发生部38发生的地址比特反转后输出。反转处理部54向供给部22输出这样被反转控制的地址。

如上所述的反转控制部42，能在进行地址比特反转后的地址图案以及不进行地址比特反转的地址图案中，选择自比较地址的变化量少的一方进行输出。由此，反转控制部42，即使不变更地址发生部38执行的测试程序，也能让地址适当地比特反转。

图4，表示本实施方式涉及的反转控制部42构成的第2例。因为第2例涉及的反转控制部42采用了和图3所表示的第1例涉及的反转控制部42大体上相同的功能及构成，所以，与图3表示的反转控制部42大体上相同的功能及构成的构成要素在附图中赋予同样的符号，并省略了对相同点的说明。

被测试存储器200遵从指令的内容，而地址中的各比特表示的内容不同。因此，测试装置10，按照对被测试存储器200供给的指令的内容，对图案数据中包含的地址图案进行选择及排序，供给至被测试存储器200。

第2例涉及的反转控制部42，与地址反转处理一起实行从地址发生部38输出的地址图案的各比特的选择及排序的处理。第2例涉及的反转控制部42还具有第1寄存器72、第1排序部74、第2寄存器76，以及第2排序部78。

第1寄存器72，在每个测试周期取得从地址发生部38输出的选择信号并保持。

在选择信号中包含如下信息：指定选择地址发生部38发生的地址中包括的多个比特中的哪个比特，进行怎样的排序。

第1排序部74，选择地址发生部38发生的地址中包含的多个比特中被选择信号指定的比特，将所选择的比特排序成被选择信号指定的比特的位置。

第1排序部74，作为一个例子，将地址发生部38发生的24比特的地址转换成8比特或9比特的地址。并且，第1排序部74，对选择部52输出选择及排序后的地址。

第2寄存器76，在每个测试周期取得从地址发生部38输出的选择信号并保持。第2排序部78选择在被地址发生部38发生的地址中包含的多个比特中的被选择信号指定的比特，将所选择的比特排序成被选择信号指定的比特位置。在这种情况中，第2排序部78，使之与被测试存储器200的各地址引脚对应进行排序。并且，第2排序部78将选择及排序后的地址对反转处理部54输出。

根据这样的第2例子涉及的反转控制部42，即使在按照指令的内容地址中的各比特表示的内容不同时，也能进行适当的反转处理。

图5，表示被测试存储器200的动作时钟、时钟信号、指令及地址的一个例子。如图5（A）及（B）所示，被测试存储器200相对于时钟信号的速率，以与2倍速率的动作时钟同步动作。因此，测试装置10相对于时钟信号的速率，以2倍速率输出地址。

同时，如图5（C）所示，被测试存储器200，实行根据与动作时钟同步接受的指令的处理。被测试存储器200，作为一个例子，接收存储库有效指令（bank active command（ACT）），读指令（RD），写指令（WR），空操作指令（NOP）等执行对应的处理。因此，图案发生部20的指令发生部36，按照测试程序依次输出这样的各种指令。

同时，如图5（D）所示，被测试存储器200，在接收对特定的存储区域进行访问的指令时，与指令一起，接收连续的2个周期中包含的2个地址。并且，被测试存储器200，对被连续的2个周期中包含的2个地址指定的存储区域进行访问。因此，图案发生部20的地址发生部38，在输出对特定的存储区域访问的指令的情况下，输出连续的2个地址，指定应该访问的被测试存储器200的存储区域。

同时，如图5（D）所示，被测试存储器200，对每个指令，接收各比特表示的内容不相同的地址。并且，被测试存储器200，与所接收的指令的内容相对应，解释地址，访问被指定的存储区域。因此，图案发生部20的反转控制部42，按照向被测试存储器200输出的指令的内容及地址的输出时序，选择并排序地址发生部38输出的地址的各比特值。

同时，被测试存储器200，在接收了对特定的存储区域访问的指令以外的期间内，不接收地址。因此，图案发生部20的地址发生部38，在被测试存储器200不接收地址的期间内，向被测试存储器200供给预定的固定地址。比如，图案发生部20的地址发生部38，在被测试存储器200不接收地址的期间内，输出全部的比特被L逻辑（或0）化了的地址。

并且，图案发生部20的反转控制部42，把被测试存储器200在不接收地址期间内发生的固定地址作为比较地址，实行地址比特反转控制。因此，测试装置10在与指令一起输出连续的2个地址的情况下，能够将起始地址和该起始地址前紧接着的地址的比特单位的变化量降到最小。并且，测试装置10在与指令一起输出连续的2个地址的情况中，能够将末尾地址和该末尾地址后紧接的地址的比特单位的变化量降到最小。

图6表示测试装置10及被测试存储器200中的各信号的时序图的一个例子。图6（A）表示地址发生部38发生的地址（选择及排序后的地址）。图6（B）表示比较地址。图6（C）表示不一致电路62的输出。图6（D）表示与图6（A）同样的被地址发生部38发生的地址（选择及排序后的地址）。图6（E）表示反转周期信号。图6（F）表示被反转控制的地址。

图6（G）表示被测试存储器200接收的时钟信号。图6（H）表示被测试存储器200的动作时钟。图6（I）表示被测试存储器200接收的指令。图6（J）表示被测试存储器200接收的反转周期信号。图6（k）表示被测试存储器200接收的地址。图6（L）表示在被测试存储器200内部的地址。

测试装置10，作为一个例子，向被测试存储器200输出9比特的地址。在这种情况下，反转控制部42，在被地址发生部38发生的地址从比较地址变化5比特以上时，设反转周期信号为H逻辑，反转向被测试存储器200供给的地址。同时，反转控制部42，在地址发生部38发生的地址与比较地址相比变化5比特还少的情况下，设反转周期信号为L逻辑，将向被测试存储器200供给的地址设为非反转。

被测试存储器200，从测试装置10输入地址及反转周期信号。被测试存储器200的内部控制器，在反转周期信号是L逻辑的情况下，以非反转的状态取得已输入的地址，访问存储区域。同时，被测试存储器200的内部控制器，在反转周期信号是H逻辑时，反转并取得所输入的地址，访问存储区域。

如上所述，通过测试装置10，能够减小向被测试存储器200输出的地址的变化量。由此，根据测试装置10，能抑制随地址转送发生的功耗。

图7，表示本实施方式涉及的反转控制部42构成的第3例。本例所涉及的反转控制部42采用了与图3所示的第1例涉及的反转控制部42及图4所示的第2例涉及的反转控制部42大体上相同的功能及构成，对于这些大体上相同的功能及构成的构成要素在附图纸中赋予相同的符号，并省略了不同点以外的说明。

第3例涉及的反转控制部42，还有地址保持部90。地址保持部90在之前紧接的周期中作为比较地址输入对被测试存储器200供给的地址，并保持1周期量。并且，选择部52，在地址发生部38发生的地址超过被地址保持部90保持的比较地址预先被设定的比特数以上或更多的变化时，选择比特反转地址。由此，反转控制部42在多个周期间连续输出地址的情况中也能使每个地址的比特变化量减小。

同时，反转处理部54，按照测试的内容，可以根据从外部设定的方式转换是输出反转控制的地址，还是不进行反转控制而输出地址。此时，反转处理部54，从外部设定为不反转控制而输出地址的方式时，按照其设定使比特反转地址的功能停止，输出不比特反转的地址。这样，反转处理部54能够以不进行地址的反转控制的设定测试被测试存储器200。

以上，通过实施方式说明了本发明。但本发明的技术范围不受以上的实施方式记载的范围所限定。本行业专业人员明白，对上述实施例能够加以多种多样的改良和变更。根据权利要求的记载可以明确，实施了这样的变更和改良的实施方式也包含在本发明的技术范围之内。

应该注意的是，在权利要求、说明书和附图中表示的装置、系统、程序，和在方法中的动作、次序、步骤和阶段等各处理的执行顺序，只要没有特别注明“比…先”、“在…之前”等，或者只要不是后边的处理必须使用前面的处理的输出，就可以以任意顺序实施。有关权利要求、说明书和附图中的动作流程，为了叙述上方便，使用了“首先”、“其次”等字样，但即使这样也不意味着必须以这个程序实施。

附图标记说明

10测试装置，20图案发生部，22供给部，24取得部，26比较部，32图案存储器，34序列器，36指令发生部，38地址发生部，40数据发生部，42反转控制部，50比特数设定部，52选择部，54反转处理部，62不一致电路，64判断部，72第1寄存器，74第1排序部，76第2寄存器，78第2排序部，90地址保持部，200被测试存储器。

Claims (10)

1.一种测试装置，具有：

地址发生部，发生被测试存储器的地址；

选择部，选择是否将所述地址发生部发生的所述地址进行比特反转后，供给至所述被测试存储器；

反转处理部，其在所述选择部选择了将所述地址进行比特反转时，将由所述地址发生部发生的所述地址比特反转并输出，在所述选择部选择了不将所述地址比特反转时，将被所述地址发生部发生的所述地址不进行比特反转而输出；

供给部，向所述被测试存储器提供所述反转处理部输出的被反转控制后的所述地址，及表示所述反转处理部输出的所述地址是否是比特反转后的地址的反转周期信号。

2.根据权利要求1所述的测试装置，

所述选择部，在所述地址发生部发生的所述地址从比较地址至少变化预先设定的比特数量时，选择将所述地址比特反转。

3.根据权利要求2所述的测试装置，

所述选择部，在所述地址从所述比较地址的变化是地址的比特宽的1/2比特数以上或更多时，选择比特反转所述地址。

4.根据权利要求2所述的测试装置，

所述选择部，在所述地址从预定的固定的所述比较地址至少变化预先设定的比特数量时，选择比特反转所述地址。

5.根据权利要求4所述的测试装置，

所述地址发生部，在所述被测试存储器不接收地址的周期中发生预定的地址；

所述选择部，将在所述被测试存储器不接收地址的周期中发生的地址，作为所述比较地址输入，在所述地址从所述比较地址至少变化预先设定的比特数量时，选择比特反转所述地址。

6.根据权利要求5所述的测试装置，

所述地址发生部，输出连续的2个地址，并指定应该访问的所述被测试存储器的存储区域。

7.根据权利要求2所述的测试装置，

所述选择部，在之前紧接的周期中，将对所述被测试存储器供给的所述地址，作为所述比较地址输入，所述地址从所述比较地址变化预先设定的比特数以上或更多时，选择比特反转所述地址。

8.根据权利要求2所述的测试装置，

还具有比特数设定部，其在测试之前，在所述选择部设定所述地址的比特宽以下的比特数；

所述选择部，在所述地址发生部发生的所述地址从所述比较地址至少变化被所述比特数设定部设定的比特数量时，选择比特反转所述地址。

9.根据权利要求1所述的测试装置，

所述反转处理部，按照设定，使对所述地址进行比特反转的功能停止，输出不比特反转的所述地址。

10.一种测试方法，用于测试被测试存储器，包括；

发生被测试存储器地址的地址发生步骤；

选择是否将在所述地址发生阶段发生的所述地址比特反转后提供给所述被测试存储器的选择阶段；

在所述选择阶段选择了把所述地址比特反转的情况下，比特反转所述地址发生阶段发生的所述地址并输出，在所述选择阶段选择了不比特反转所述地址的情况下，将所述地址发生阶段发生的所述地址不比特反转而输出的反转处理阶段；以及

向所述被测试存储器供给在所述反转处理阶段中输出的被反转控制后的所述地址，及表示在所述反转处理阶段中输出的所述地址是否是进行过比特反转后的地址的反转周期信号的供给阶段。

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