JP2003185715A - 検査装置、検査方法、および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリをテストする際に用いられるテ
ストプログラムの作成工数を大幅に低減する。 【解決手段】 メモリテスト装置には、アドレス／デー
タ発生器９、バッファ１０、およびコマンド発生器１１
が設けられている。アドレス／データ発生器９は、プロ
グラム本体部ＰＨに基づいて、基本アドレス、基本デー
タ、サイクル識別情報などのサイクル情報を発生し、バ
ッファ１０に出力する。コマンド発生器１１は、サイク
ル定義部ＣＰを用いて、入力されるサイクル情報から、
実アドレス、実データ、および各種コマンドを発生す
る。テストプログラムはプログラム本体部ＰＨとサイク
ル定義部ＣＰとからなり、異なる種類の半導体メモリを
テストする際には、半導体メモリに依存した情報を定義
するサイクル定義部ＣＰを書き換えるだけで、テストを
容易に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリテスト装置
に関し、特に、様々な種類の半導体メモリをテストする
際のメモリテストパターン生成の効率化に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】一般に、半導体メモリにおいては、出荷
前などに、該半導体メモリが所定の機能通りに動作する
かを確認するファンクションテストなどの各種テストが
行われ、良品と不良品とを選別している。

【０００３】本発明者が検討したところによれば、ファ
ンクションテストは、図６に示すようなアドレス空間か
ら見たテストパターンを半導体メモリに入力し、このテ
ストパターンのデータが正しくリード／ライトされるか
などをテストする。

【０００４】ここで図６においては、単純化のために被
試験品の半導体メモリにおけるメモリ容量を１６ワード
としており、縦軸にメモリアレイのアドレス０からアド
レス１５を示し、横軸にパターンステップの流れをそれ
ぞれ示している。

【０００５】この場合、アドレス０からアドレス１５ま
で、’０’をスキャンした後、アドレス０から順に、’
０’をリードして１をライトする処理をアドレス１５ま
で繰り返し行う。そして、再び、アドレス０に戻り、順
番に’１’をリードして’０’をライトする処理をアド
レス１５まで繰り返し行う。

【０００６】また、このようなアルゴリズミックなテス
トパターンを発生するための回路として、メモリテスト
パターン発生回路４０が用いられている。このメモリテ
ストパターン発生回路４０は、図７に示すように、プロ
グラムカウンタ４１、メモリ４２、順序制御器４３、な
らびにパターン演算４４などから構成されている。

【０００７】テストパターンは、着目しているあるアド
レスに、＋１や、−１などの演算を繰り返して実行する
ことで発生する。

【０００８】プログラムカウンタ４１は、与えられた制
御信号に従って、次に読み出すべき命令が記述されてい
るテストプログラムのアドレスをメモリ４２に与えて命
令の読み出しを指示する。

【０００９】メモリ４２は、いわゆる、パターンプログ
ラムやサイクルプログラムなどから構成されたテストプ
ログラムが格納されている。パターンプログラムは、演
算命令であり、サイクルプログラムは、演算の繰り返し
や条件分岐などの順序制御命令である。

【００１０】順序制御器４３は、サイクルプログラムを
解釈し、制御信号としてプログラムカウンタ４１に出力
する。パターン演算４４は、テストされる半導体メモリ
に与えるアドレス値をパターンプログラムに基づいて発
生する。

【００１１】なお、この種のメモリテスタについて詳し
く述べてある例としては、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅ
ｙ ｐｕｂｌｉｓｈｉｎｇ発行、Ａｎｔｈｏｎｙ Ｋ．
Ｓｔｅｖｅｎｓ（著）、「ＩＮＴＲＯＤＵＣＴＩＯＮ
ＴＯ ＣｏｍｐｏｎｅｎｔＴｅｓｔｉｎｇ、ＡＰＬＩＣ
ＡＴＩＯＮ ＥＬＥＣＴＲＯＮＩＣＳ」Ｐ３２〜Ｐ６２
があり、この文献には、メモリテスタの内部構造などが
記載されている。

【００１２】

【発明が解決しようとする課題】ところが、上記のよう
な半導体メモリにおけるテストパターンの発生技術で
は、次のような問題点があることが本発明者により見い
出された。

【００１３】すなわち、半導体メモリは、ＤＲＡＭ、Ｓ
ＲＡＭ、シンクロナスＤＲＡＭ、フラッシュメモリ、あ
るいはランバスＤＲＡＭなどの様々な種類があるが、こ
れら半導体メモリの種類毎にリード／ライト動作時にお
けるアドレス、あるいはコマンドやデータなどの入出力
タイミングが異なっている。

【００１４】このため、異なる種類の半導体メモリをテ
ストする際には、それぞれの半導体メモリに対応する専
用のテストプログラムを用意しなければならず、該テス
トプログラムの設計工数が大きく掛かってしまうだけで
なく、これらテストプログラムの管理が非常に困難にな
ってしまうという問題がある。

【００１５】本発明の目的は、半導体メモリをテストす
る際に用いられるテストプログラムの作成工数を大幅に
低減することのできる検査装置、検査方法、および半導
体装置の製造方法を提供することにある。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。 １．本発明の検査装置は、サイクル定義プログラムを、
どのように使うかを定義するパターンプログラムが格納
され、該パターンプログラムに基づいて、半導体装置に
与えるアドレス、データ、ならびにサイクル識別情報を
それぞれ発生するアドレス／データ発生部と、該サイク
ル定義プログラムが格納され、そのサイクル定義プログ
ラム、ならびにアドレス／データ発生部から出力される
アドレス、データ、サイクル識別情報に基づいて、実ア
ドレス、および実データを発生するコマンド発生部とを
備えたことを特徴とする。 ２．また、本発明の検査装置は、アドレスやデータおよ
び制御ピンなどからなる被試験半導体記憶装置の端子に
対する一連の制御試験信号列を単一あるいは複数のクロ
ックサイクルに渡って定義する試験サイクル定義プログ
ラムを格納して、各クロックサイクルにおける一連の制
御試験信号列を発生するコマンド発生部と、該試験サイ
クル定義プログラムで定義した１つあるいは複数の試験
サイクルの中から試験に用いる任意の試験サイクルを識
別すると共に被試験半導体記憶装置の有するアドレス空
間およびデータビット群に対して適用する一連の値の発
生手順を定義したパターンプログラムとを格納して、該
コマンド発生部で発生する試験サイクルで用いるアドレ
ス、データ、ならびにサイクル識別情報を発生するアド
レス／データ発生部とを備えたものである。 ３．前記第１項または第２項において、前記アドレス／
データ発生部と前記コマンド発生部との間に、先入れ先
出し方式のバッファを設けたことを特徴とする。 ４．前記第１項〜第３項のいずれか１項において、前記
アドレス／データ発生部、および前記コマンド発生部に
供給される動作クロック信号の周波数が、それぞれ異な
ることを特徴とする。 ５．前記第３項または第４項において、前記バッファに
蓄積される情報がある一定量を超えた際に、アドレス／
データ発生部に供給するクロック信号の出力を停止する
クロック停止信号を出力する停止信号出力部を設けたこ
とを特徴とする。 ６．前記第３項または第４項において、前記バッファに
蓄積される情報がある一定量を超えた際に、アドレス／
データ発生部の動作を停止させる停止信号を出力する停
止信号部を設けたことを特徴とする。 ７．前記第１項〜第６項のいずれか１項において、前記
コマンド発生部が発生したテストパターンを用いて半導
体装置を検査することを特徴とする。

【００１７】また、本願のその他の発明の概要を簡単に
示す。 ８．パターンプログラムに基づいて、半導体装置に与え
るアドレス、データ、ならびにサイクル識別情報を有す
るサイクル情報を発生するステップと、該サイクル定義
プログラムに基づいて、サイクル情報からサイクル毎の
コマンドの並び、入力するアドレスの位置、および半導
体装置の種類に依存した制御情報を定義し、テストする
半導体装置のテストパターンを生成するステップと、そ
のテストパターンを用いて半導体装置をテストするステ
ップとを有することを特徴とする。 ９．半導体ウエハに半導体素子を作り込む工程と、該半
導体ウエハのダイシングラインに沿ってダイシングし、
半導体チップを個片化する工程と、その半導体チップを
用いて半導体装置を形成する工程と、パターンプログラ
ムに基づいて、半導体装置に与えるアドレス、データ、
ならびにサイクル識別情報を有するサイクル情報を発生
し、サイクル定義プログラムに基づいて、サイクル情報
から半導体装置のテストパターンを生成してテストする
工程とを有することを特徴とする。 １０．半導体ウエハに半導体素子を作り込む工程と、パ
ターンプログラムに基づいて、半導体ウエハに形成され
た個々の半導体チップに与えるアドレス、データ、なら
びにサイクル識別情報を有するサイクル情報を発生し、
該サイクル定義プログラムに基づいて、サイクル情報か
ら半導体チップのテストパターンを生成して半導体チッ
プをテストする工程と、半導体ウエハのダイシングライ
ンに沿ってダイシングし、半導体チップを個片化する工
程と、個片化した半導体チップを用いて半導体装置を形
成する工程とを有することを特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１９】図１は、本発明の一実施の形態によるメモ
リテスト装置のブロック図、図２は、図１のメモリテス
ト装置に設けられたメモリテストパターン発生器のブロ
ック図、図３は、図２のメモリテストパターン発生器に
設けられたコマンド発生器のブロック図、図４は、図３
のコマンド発生器に格納されているサイクルパターンテ
ーブルの構成例を示す説明図である。

【００２０】本実施の形態において、メモリテスト装置
（検査装置）１は、アドレス、データ、制御信号をテス
トパターンとして、各種メモリなどの被テストデバイス
ＤＵＴに入力し、出力を判定することによって良品と不
良品を分別する。

【００２１】このテスト装置１は、図１に示すように、
コンピュータインタフェース２、メモリテストパターン
発生器３、デバイスコントローラ４、フリケンシシンセ
サイザ５、クロック制御回路６、比較判定器７、ならび
にフェイルアドレスログ８から構成されている。

【００２２】コンピュータインタフェース２は、テスト
装置１のテスト制御を司る制御用コンピュータＰＣとの
インタフェースである。このコンピュータインタフェー
ス２には、メモリテストパターン発生器３、デバイスコ
ントローラ４、フリケンシシンセサイザ５、クロック制
御回路６、およびフェイルアドレスログ８がそれぞれ接
続されている。

【００２３】メモリテストパターン発生器３は、テスト
プログラムに基づいてアルゴリズミックな演算を行い、
被テストメモリに対するアドレスパターン、データパタ
ーン、デバイス制御信号から成るテストパターンを発生
する。

【００２４】メモリテストパターン発生器３には、デバ
イスコントローラ４、クロック制御回路６、比較判定器
７、ならびにフェイルアドレスログ８がそれぞれ接続さ
れている。

【００２５】また、デバイスコントローラ４には、比較
判定器７が接続されている。デバイスコントローラ４
は、メモリテストパターン発生器３が発生したテストパ
ターンを受取り、これに対して、論理的なアドレスから
デバイス構造に応じた物理的なアドレスに変換するアド
レススクランブルや、同様な論理値０／１から物理的な
データＨ／Ｌに変換するデータスクランブルを行い、被
テストデバイスへの入力としてテストパターンを送出す
ると共に、リード時の期待値データを比較判定器７に送
る。

【００２６】フリケンシシンセサイザ５は、テスト条件
に従い、任意の周波数のクロックをプログラマブルに発
生する。このフリケンシシンセサイザ５には、クロック
制御回路６が接続されている。クロック制御回路６は、
メモリテスト装置１の各回路ブロックに与えるクロック
を制御する。

【００２７】比較判定器７には、フェイルアドレスログ
８が接続されている。比較判定器７は、被テストデバイ
スが出力したリードデータを受け取り、これと期待値を
比較する。フェイルアドレスログ８は、比較判定器７に
より判定した結果、不一致があったアドレスをフェイル
アドレスとして格納して記憶する。

【００２８】さらに、メモリテストパターン発生器３の
構成について説明する。

【００２９】メモリテストパターン発生器３は、図２に
示すように、アドレス／データ発生器（アドレス／デー
タ発生部）９、バッファ１０、およびコマンド発生器
（コマンド発生部）１１から構成されている。

【００３０】アドレス／データ発生器９には、クロック
制御回路６が発生したクロック信号ＣＫ１が入力されて
おり、バッファ１０、ならびにコマンド発生器１１に
は、該クロック制御回路６が発生したクロック信号ＣＫ
２がそれぞれ入力されている。

【００３１】クロック信号ＣＫ１は、クロック信号ＣＫ
２の約１／２倍程度の周波数となっている。これは、ア
ドレス／データ発生器９の処理負荷が、バッファ１０、
およびコマンド発生器１１の処理負荷に比べて重いため
である。

【００３２】アドレス／データ発生器９は、本体部メモ
リ９ａ、プログラムカウンタ９ｂ、順序制御器９ｃ、お
よびパターン演算器９ｄから構成されている。本体部メ
モリ９ａには、後述するテストプログラムにおけるプロ
グラム本体部（パターンプログラム）ＰＨが格納されて
いる。

【００３３】プログラムカウンタ９ｂは、順序制御器９
ｃから出力された制御信号に基づいて、次に読み出すべ
き命令が記述されているプログラム本体部ＰＨのアドレ
スを本体部メモリ９ａに与えて命令の読み出しを指示す
る。

【００３４】順序制御器９ｃは、プログラム本体部ＰＨ
を解釈し、制御信号としてプログラムカウンタ９ｂに出
力する。パターン演算部９ｄは、被テストデバイスＤＵ
Ｔに与えるＸアドレス、Ｙアドレス、データＡ，Ｂなど
をプログラム本体部ＰＨに基づいて発生する。

【００３５】また、アドレス／データ発生器９には、バ
ッファ１０が接続されており、プログラム本体部ＰＨに
基づいて、基本アドレス、基本データ、サイクル識別情
報（アドレス）などからなるサイクル情報を発生し、バ
ッファ１０に出力する。

【００３６】バッファ１０は、ＦＩＦＯ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）、いわゆる先入れ先出し方
式のバッファからなる。このバッファ１０には、データ
がある一定量を超えた際に、クロック停止信号ＳＰを出
力する停止信号出力部１０ａが設けられている。

【００３７】クロック制御回路６は、クロック停止信号
ＳＰを受けて、アドレス／データ発生器９に供給するク
ロック信号ＣＫ１の発生を停止する。これにより、バッ
ファ１０のデータあふれを防止することができる。

【００３８】バッファ１０には、コマンド発生器１１が
接続されている。このコマンド発生器１１には、サイク
ルメモリ１１ａが設けられており、該サイクルメモリ１
１ａは、後述するテストプログラムにおけるサイクル定
義部（サイクル定義プログラム）ＣＰを格納する。コマ
ンド発生器１１は、サイクル定義部ＣＰ、ならびにバッ
ファ１０を介して入力される基本アドレス、基本デー
タ、サイクル識別情報に基づいて、実アドレス、実デー
タ、および各種コマンドを発生する。ここで、実アドレ
ス、実データとは、被テストデバイスＤＵＴに実際に与
えるアドレス信号、およびデータ信号である。

【００３９】また、、メモリテスト装置１に用いられる
テストプログラムについて説明する。

【００４０】テストプログラムは、ＡＬＰＧ言語仕様か
らなり、前述したようにプログラム本体部ＰＨとサイク
ル定義部ＣＰとから構成されている。プログラム本体部
ＰＨは、どのアドレスのデータをリード／ライトするか
などのサイクル定義部ＣＰをどのように使うかを定義す
るプログラムである。

【００４１】また、サイクル定義部ＣＰは、テストされ
る半導体メモリ（半導体装置）に依存する制御プロトコ
ル部であり、サイクル毎のコマンドの並び、入力するア
ドレスの位置、および半導体メモリの種類に依存した情
報を定義するプログラムである。

【００４２】よって、プログラム本体部ＰＨは、被テス
トデバイスＤＵＴである半導体メモリには非依存の部分
であり、該半導体メモリの種類が異なる場合でも、共通
して使用できるプログラムであり、各々の半導体メモリ
毎に依存した情報を定義するサイクル定義部ＣＰを書き
換えるだけで、異なる種類の半導体メモリのテストを容
易に行うことができる。

【００４３】さらに、コマンド発生器１１の構成につい
て説明する。

【００４４】コマンド発生器１１は、図３に示すよう
に、選択器１２〜１４、テーブルアドレスレジスタ１
５、加算器１６、サイクルパターンテーブル１７、順序
制御器１８、Ｘアドレスレジスタ１９、Ｙアドレスレジ
スタ２０、データＡレジスタ２１、データＢレジスタ２
２、アドレス制御器２３、データ制御器２４、および演
算器２５，２６から構成されている。

【００４５】選択器１２には、バッファ１０から出力さ
れたエントリアドレスが入力される。このエントリアド
レスは、サイクルパターンテーブル１７に格納されてい
るどのサイクルパターンを用いて出力するかを指すアド
レスである。

【００４６】Ｘアドレスレジスタ１９、およびＹアドレ
スレジスタ２０には、バッファ１０から出力されたＸア
ドレス、Ｙアドレスがそれぞれ入力される。また、デー
タＡレジスタ２１、ならびにデータＢレジスタ２２に
は、バッファ１０から出力されたデータＡ、データＢが
それぞれ入力される。

【００４７】選択器１２は、順序制御器１８から出力さ
れたサイクルアドレス制御信号に基づいてテーブルアド
レスレジスタ１５にエントリアドレスを出力する。テー
ブルアドレスレジスタ１５は入力されたエントリアドレ
スを格納し、加算器１６は、テーブルアドレスレジスタ
１５から出力されたアドレスに＋１を加算する。

【００４８】サイクルパターンテーブル１７は、サイク
ル定義部ＣＰのテーブルであり、サイクルメモリ１１ａ
に格納されている。サイクルパターンテーブル１７に
は、テーブル読み出し制御命令、ＤＵＴ制御信号、アド
レス制御命令、データ制御命令などが格納されている。

【００４９】順序制御器１８は、サイクルパターンテー
ブル１７から出力されたテーブル読み出し制御命令に基
づいて、サイクルアドレス制御信号、ＦＩＦＯリード信
号、および取り込み信号をそれぞれ出力する。

【００５０】サイクルアドレス制御信号は選択器１２に
出力される。ＦＩＦＯリード信号はバッファ１０に出力
され、取り込み信号は、Ｘアドレスレジスタ１９、Ｙア
ドレスレジスタ２０、データＡレジスタ２１、およびデ
ータＢレジスタ２２にそれぞれ出力される。

【００５１】選択器１３は、アドレス制御器２３から出
力された選択信号に基づいて、Ｘアドレス、Ｙアドレス
を出力する。選択器１４は、アドレス制御器２３から出
力された選択信号に基づいて、データＡ、データＢを出
力する。

【００５２】演算器２５は、アドレス制御器２３から出
力されるアドレス演算制御信号に基づいてアドレス演算
を実行し、実アドレス信号を出力する。演算器２６は、
データ制御器２４から出力されるデータ演算制御信号に
基づいてデータ演算を実行し、実データを出力する。

【００５３】次に、本実施の形態におけるメモリテスト
装置１のテスト動作について、図１を用いて説明する。

【００５４】まず、制御用コンピュータＰＣ上におい
て、プログラムを作成／コンパイルしておき、コンピュ
ータインタフェース２などを介してメモリテスト装置１
の各回路ブロックに必要なデータをロードする。

【００５５】特に、メモリテストパターン発生器３は、
プログラムに基づいて演算を行うため、ユーザの記述し
たパターンプログラムをコンパイラにて機械語に変換し
たオブジェクトコードがロードされる。

【００５６】デバイスコントローラ４には、データピン
でのデータ幅やリードレイテンシなど、被テストデバイ
スとのインタフェースに必要な情報が設定される。フリ
ケンシシンセサイザ５には、メモリテストを行うクロッ
クの周期などが設定される。

【００５７】これらのメモリテストに必要な情報をロー
ドした後、制御用コンピュータＰＣからコンピュータイ
ンタフェース２を介してテストの開始が指示される。具
体的には、メモリテストパターン発生器３内部の制御レ
ジスタに特定のコードをライトすることなどによって、
テスト動作を起動する。

【００５８】メモリテストパターン発生器３は、予めロ
ードされたテストプログラムに従って、アドレスパター
ン、データパターン、制御パターンなどを発生する。デ
バイスコントローラ４は、これらのパターンを受けて、
実際の被テストデバイスに対する制御（アクティベート
・リード・ライト・リフレッシュ・プリチャージなど）
を行う。

【００５９】そして、比較判定器７は、被テストデバイ
スから読み出されたデータを期待値データと比較する。
また、比較判定器７において不一致となった場合には、
フェイルアドレスログ８が該当するアドレス情報を記憶
する。

【００６０】このようにして一連のテストパターンの発
生が終了すると、たとえば、メモリテストテストパター
ン発生器３内部のステータスレジスタの特定のビットが
変化する。これを読み出すことにより、制御用コンピュ
ータＰＣは、テストパターンの終了を検出する。

【００６１】続いて、比較判定器７内部の状態レジスタ
やフェイルアドレスログ８などの内容を読み出して、被
テストデバイスの動作に不良があったかどうか、不良が
あった場合はどのアドレスが不良であったかを解析す
る。

【００６２】また、コマンド発生器１１のテスト動作に
ついて、図１〜図３、ならびに図４のサイクルパターン
テーブルの構成例を用いて説明する。

【００６３】アドレス／データ発生器９から出力された
エントリアドレス、Ｘ，Ｙアドレス、およびデータＡ，
Ｂは、一旦、バッファ１０に蓄積される。

【００６４】アドレス／データ発生器９で発生したXア
ドレス、Ｙアドレス、データ（ＤＤＲなどダブルデータ
レートの被テストメモリに対しては、前半・後半の２つ
のデータ）、およびエントリアドレス（サイクルパター
ンテーブルに格納されている該当サイクルパターンの先
頭アドレス）を、ＦＩＦＯライト信号により、バッファ
１０に書き込む。

【００６５】この書き込み動作において、バッファ１０
がある一定量を超えた際には、停止信号出力部１０ａが
クロック停止信号ＳＰを出力し、クロック制御回路６か
ら出力されるクロック信号ＣＫ１の発生を停止する。

【００６６】これにより、アドレス／データ発生器９は
動作を停止するので、エントリアドレス、Ｘ，Ｙアドレ
ス、ならびにデータＡ，Ｂの発生が停止し、バッファ１
０のデータあふれを防止する。

【００６７】また、クロック信号ＣＫ１の発生を停止す
るのではなく、アドレス／データ発生器９に各種データ
の出力を停止する停止信号を出力するようにしてもよ
い。この場合、バッファ１０には、該バッファ１０のデ
ータがある一定量を超えた際には停止信号を出力する停
止信号部が設けられる。アドレス／データ発生器９は、
その停止信号を受けてデータ出力を一時的に中断する。

【００６８】そして、ＦＩＦＯリード信号により、バッ
ファ１０からサイクルパターンのエントリアドレス、Ｘ
アドレス、Ｙアドレス、およびデータが読み出される。
エントリアドレスは、選択器１２を通してテーブルアド
レスレジスタ１５に格納される。

【００６９】テーブルアドレスレジスタ１５に格納され
た値は、サイクルパターンテーブル１７の読み出しアド
レスとして、該サイクルパターンテーブル１７に与えら
れる。

【００７０】サイクルパターンテーブル１７には、予め
ユーザがプログラム言語などにより指定したサイクルパ
ターンに関する情報をコンピュータから書き込んでお
く。このコンピュータおよびそこからの書き込み経路は
省略する。

【００７１】テーブルアドレスレジスタ１５の指示する
エントリアドレスに対応したサイクル情報がサイクルパ
ターンテーブル１７から読み出される。

【００７２】このサイクルパターンテーブル１７には、
前述したようにテーブル読み出し制御命令、ＤＵＴ制御
信号、アドレス制御命令、データ制御命令などが格納さ
れている。

【００７３】テーブル読み出し制御命令は、継続したサ
イクルパターン情報読み出しの為に続くアドレスに進む
のか、あるいは、新しいサイクルパターンのエントリア
ドレスをバッファ１０から読み出して、新規のエントリ
アドレスに分岐するのか、を指示する。

【００７４】新規のエントリアドレスに分岐する場合
は、エントリアドレスをテーブルアドレスレジスタ１５
に格納すると共に、バッファ１０から読み出されるＸア
ドレス、Ｙアドレス、データなどをＸアドレスレジスタ
１９、Ｙアドレスレジスタ２０、データＡレジスタ２
１、ならびにデータＢレジスタ２２にそれぞれ取り込ま
せる。

【００７５】ＤＵＴ制御信号は、被テストデバイスＤＵ
Ｔへ印加する制御信号（ロウアドレスストローブ信号Ｒ
ＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイ
ネーブル信号ＷＥ、チップセレクト信号ＣＳなど）が格
納されている。

【００７６】アドレス制御命令は、被テストデバイスＤ
ＵＴへ印加するアドレスを制御する命令であり、Ｘアド
レスを選択するのか、Ｙアドレスを選択するのか、ある
いは、選択したアドレスにオフセットを加算（減算）す
るのか、ビットを反転するのかなどを指定する。

【００７７】この命令をアドレス制御器２３で解釈し
て、選択器１３へ該当する選択信号を、演算器２５へ該
当するアドレス演算制御信号を与えて、アドレス制御命
令を実行する。

【００７８】また、データ制御命令は、ダブルデータレ
ートの場合など、どちらのデータを選択出力するのか、
あるいは選択したデータにオフセットを加算（減算）す
るのか、ビットを反転するのか、などを指定する。

【００７９】この命令をデータ制御器２４で解釈して、
選択器１４へ該当する選択信号を、演算器２６へ該当す
るデータ演算制御信号を与えて、データ制御命令を実行
する。

【００８０】以上、説明した例では、サイクルパターン
テーブル１７には主に４つのフィールドがあり、これら
の内容を図４の上方に示す。

【００８１】この図４の上方において、読み出し制御フ
ィールドは、テーブル読み出し制御命令を格納するフィ
ールドであり、テーブルの続くアドレスに進むのか、あ
るいはバッファ１０から次のエントリアドレスを取得し
て分岐するのかを指示する。

【００８２】ＤＵＴ制御フィールドは、被テストデバイ
スＤＵＴへ印加する制御信号（ＲＡＳ、ＣＡＳ、ＷＥ、
ＣＳなど）を格納するフィールドである。

【００８３】アドレス制御フィールドは、被テストデバ
イスＤＵＴへ印加するアドレスを制御する命令を格納す
るフィールドであり、Ｘアドレスを選択するのか、Ｙア
ドレスを選択するのか、あるいは、選択したアドレスに
オフセットを加算（減算）するのか、ビットを反転する
のか、などの命令を指定する。

【００８４】データ制御フィールドは、選択出力するデ
ータの指定、あるいは選択したデータへのオフセットや
ビット反転等の命令を指定する。

【００８５】ここで、シンクロナスＤＲＡＭを例にし
た、ライトサイクルパターン、およびリードサイクルパ
ターンの格納例を図４の下方に示す。

【００８６】ライトサイクルパターンでは、デバイスに
ＡＣＴＩＶＥコマンドとＸアドレスを印加して、２サイ
クルのＮＯＰの後でＷＲＩＴＥ命令とＹアドレスを与
え、続くサイクルから４バーストのライトデータを与
え、ＰＲＥＣＨＡＲＧＥとＮＯＰとを与えて終了するパ
ターンを指定している。

【００８７】リードサイクルパターンの例もほぼ、同様
の形状を定義している。ここではデータのレイテンシを
２サイクルと仮定している。

【００８８】この図４の下方においては、単純なライト
動作／リード動作を例示したが、これに限らず、リード
動作やライト動作、あるいはリフレッシュ動作などのサ
イクルが混在した複雑なパターンを定義することが可能
である。

【００８９】それにより、本実施の形態によれば、各種
半導体メモリ毎に異なる制御プロトコルからなるサイク
ル定義部ＣＰを変更するだけで、異なる種類の半導体メ
モリのテストを行うことができるので、テストプログラ
ムの開発工数、およびコストを大幅に低減することがで
きる。

【００９０】本発明は前記実施の形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。

【００９１】たとえば、前記実施の形態では、アドレス
／データ発生器とコマンド発生器との間に入れ先出し方
式のバッファを設けた構成としたが、図５に示すよう
に、アドレス／データ発生器９とコマンド発生器１１と
の間にバッファを設けない構成としてもよい。

【００９２】

【発明の効果】（１）本発明によれば、テストされる半
導体装置毎に異なる制御プロトコルからなるサイクル定
義プログラムを変更するだけで、異なる種類の半導体装
置のテストを行うことができる。

【００９３】（２）また、本発明では、テストされる半
導体装置の種類が異なる場合でも、パターンプログラム
は共通に使用することができるので、テストプログラム
の管理を容易にすることができる。

【００９４】（３）さらに、本発明においては、上記
（１）、（２）により、テストプログラムの開発を容易
にすることができ、工数、およびコストを大幅に低減す
ることができる。

【００９５】（４）また、本発明によれば、半導体装置
の検査コストを低減させたことにより、該半導体装置の
製造コストの低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリテスト装置
のブロック図である。

【図２】図１のメモリテスト装置に設けられたメモリテ
ストパターン発生器のブロック図である。

【図３】図２のメモリテストパターン発生器に設けられ
たコマンド発生器のブロック図である。

【図４】図３のコマンド発生器に格納されているサイク
ルパターンテーブルの構成例を示す説明図である。

【図５】本発明の他の実施の形態によるメモリテスト装
置に設けられたメモリテストパターン発生器のブロック
図である。

【図６】本発明者が検討した半導体メモリにおけるテス
トパターンの一例を示した説明図である。

【図７】本発明者が検討したメモリテスト装置に設けら
れたメモリテストパターン発生器のブロック図である。

【符号の説明】

１…メモリテスト装置（検査装置）、２…コンピュータ
インタフェース、３…メモリテストパターン発生器、４
…デバイスコントローラ、５…フリケンシシンセサイ
ザ、６…クロック制御回路、７…比較判定器、８…フェ
イルアドレスログ、９…アドレス／データ発生器（アド
レス／データ発生部）、９ａ…本体部メモリ、９ｂ…プ
ログラムカウンタ、９ｃ…順序制御器、９ｄ…パターン
演算器、１０…バッファ、１０ａ…停止信号出力部、１
１…コマンド発生器（コマンド発生部）１１ａ…サイク
ルメモリ、１２〜１４…選択器、１５…テーブルアドレ
スレジスタ、１６…加算器、１７…サイクルパターンテ
ーブル、１８…順序制御器、１９…Ｘアドレスレジス
タ、２０…Ｙアドレスレジスタ、２１…データＡレジス
タ、２２…データＢレジスタ、２３…アドレス制御器、
２４…データ制御器、２５，２６…演算器、ＰＣ…制御
用コンピュータ、ＣＫ１，ＣＫ２…クロック信号、ＰＨ
…プログラム本体部（パターンプログラム）、ＣＰ…サ
イクル定義部（サイクル定義プログラム）、ＳＰ…クロ
ック停止信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 其田 裕次 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 鈴木 厳 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 青木 英之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G132 AA08 AE14 AE19 AE23 AE24 AG01 AG03 AG08 AL06 AL09 5L106 AA01 AA02 AA10 DD22 DD23 GG01 GG03 GG07

Claims (10)

【特許請求の範囲】
1. 【請求項１】 テストされる半導体装置に依存する制御
   プロトコル部であり、サイクル毎のコマンドの並び、入
   力するアドレスの位置、および半導体装置の種類に依存
   した制御情報を定義するサイクル定義プログラムを、ど
   のように使うかを定義するパターンプログラムが格納さ
   れ、前記パターンプログラムに基づいて、前記半導体装
   置に与えるアドレス、データ、ならびにサイクル識別情
   報をそれぞれ発生するアドレス／データ発生部と、 前記サイクル定義プログラムが格納され、前記サイクル
   定義プログラム、ならびに前記アドレス／データ発生部
   から出力されるアドレス、データ、サイクル識別情報に
   基づいて、実アドレス、および実データを発生するコマ
   ンド発生部とを備えたことを特徴とする検査装置。
2. 【請求項２】 半導体記憶装置の試験を行う検査装置で
   あって、 アドレスやデータおよび制御ピンなどからなる被試験半
   導体記憶装置の端子に対する一連の制御試験信号列を単
   一あるいは複数のクロックサイクルに渡って定義する試
   験サイクル定義プログラムを格納して、各クロックサイ
   クルにおける一連の制御試験信号列を発生するコマンド
   発生部と、 前記試験サイクル定義プログラムで定義した１つあるい
   は複数の試験サイクルの中から試験に用いる任意の試験
   サイクルを識別すると共に被試験半導体記憶装置の有す
   るアドレス空間およびデータビット群に対して適用する
   一連の値の発生手順を定義したパターンプログラムとを
   格納して、前記コマンド発生部で発生する試験サイクル
   で用いるアドレス、データ、ならびにサイクル識別情報
   を発生するアドレス／データ発生部とを備えたことを特
   徴とする検査装置。
3. 【請求項３】 請求項１または２記載の検査装置におい
   て、前記アドレス／データ発生部と前記コマンド発生部
   との間に、先入れ先出し方式のバッファを設けたことを
   特徴とする検査装置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の検
   査装置において、前記アドレス／データ発生部、および
   前記コマンド発生部に供給される動作クロック信号の周
   波数が、それぞれ異なることを特徴とする検査装置。
5. 【請求項５】 請求項３または４記載の検査装置におい
   て、前記バッファに蓄積される情報がある一定量を超え
   た際に、前記アドレス／データ発生部に供給するクロッ
   ク信号の出力を停止するクロック停止信号を出力する停
   止信号出力部を設けたことを特徴とする検査装置。
6. 【請求項６】 請求項３または４記載の検査装置におい
   て、前記バッファに蓄積される情報がある一定量を超え
   た際に、前記アドレス／データ発生部の動作を停止させ
   る停止信号を出力する停止信号部を設けたことを特徴と
   する検査装置。
7. 【請求項７】 請求項１〜６のいずれか１項に記載の検
   査装置において、前記コマンド発生部が発生したテスト
   パターンを用いて前記半導体装置を検査することを特徴
   とする検査装置。
8. 【請求項８】 サイクル定義プログラムをどのように使
   うかを定義するパターンプログラムに基づいて、テスト
   する半導体装置に与えるアドレス、データ、ならびにサ
   イクル識別情報を有するサイクル情報を発生するステッ
   プと、 前記サイクル定義プログラムに基づいて、前記サイクル
   情報からサイクル毎のコマンドの並び、入力するアドレ
   スの位置、および半導体装置の種類に依存した制御情報
   を定義し、テストする半導体装置のテストパターンを生
   成するステップと、 前記テストパターンを用いて前記半導体装置をテストす
   るステップとを有することを特徴とする半導体装置の検
   査方法。
9. 【請求項９】 半導体ウエハに半導体素子を作り込む工
   程と、 前記半導体ウエハのダイシングラインに沿ってダイシン
   グし、半導体チップを個片化する工程と、 前記個片化した半導体チップを用いて半導体装置を形成
   する工程と、 サイクル定義プログラムをどのように使うかを定義する
   パターンプログラムに基づいて、前記半導体装置に与え
   るアドレス、データ、ならびにサイクル識別情報を有す
   るサイクル情報を発生し、前記サイクル定義プログラム
   に基づいて、前記サイクル情報から前記半導体装置のテ
   ストパターンを生成し、前記半導体装置をテストする工
   程とを有することを特徴とする半導体装置の製造方法。
10. 【請求項１０】 半導体ウエハに半導体素子を作り込む
    工程と、 サイクル定義プログラムをどのように使うかを定義する
    パターンプログラムに基づいて、前記半導体ウエハに形
    成された個々の半導体チップに与えるアドレス、デー
    タ、ならびにサイクル識別情報を有するサイクル情報を
    発生し、前記サイクル定義プログラムに基づいて、前記
    サイクル情報から前記半導体チップのテストパターンを
    生成し、前記半導体チップをテストする工程と、 前記半導体ウエハのダイシングラインに沿ってダイシン
    グし、前記半導体チップを個片化する工程と、 前記個片化した半導体チップを用いて半導体装置を形成
    する工程とを有することを特徴とする半導体装置の製造
    方法。