CN115565571A - 减少时钟训练时间的装置、存储器设备和方法 - Google Patents

Abstract

一种装置，包括：主机和通过总线连接到主机的存储器设备。总线用于在由存储器设备执行的写入操作期间，传送控制数据写入定时的数据时钟，并且在由存储器设备执行的读取操作期间，传送控制数据读取定时的读取时钟。存储器设备执行第一占空比监测，其监测数据时钟的占空比，生成第一结果，并且提供调整定时的数据时钟；执行第二占空比监测，其监测读取时钟的占空比，生成第二结果，并且提供调整定时的读取时钟；基于调整定时的数据时钟、第一结果和第二结果来计算读取时钟的偏移；以及，使用从读取时钟的偏移得到的读取时钟偏移代码来校正读取时钟的占空比误差。

Description

减少时钟训练时间的装置、存储器设备和方法

相关申请的交叉引用

本申请要求于2021年7月2日在韩国知识产权局提交的第10-2021-0087398号韩国专利申请的优先权，其主题内容通过引用整体并入本文。

技术领域

本发明构思大体上涉及能够通过同时对数据时钟执行占空比训练和对读取时钟执行占空比训练来减少时钟训练时间的装置、存储器设备和操作方法。

背景技术

当代和新兴的电子系统面临着对更快的操作速度、更大的数据容量和减少的功耗的持续需求。因此，组成的半导体设备(例如，逻辑设备和/或存储器设备)应当提供更快的数据访问、扩大的数据带宽、增加的数据存储能力和/或减少的功耗。

半导体存储器设备(在下文中，简称为“存储器设备”)通常响应于一个或多个命令、地址、数据和/或控制信号(包括时钟信号)(在下文中，单称或统称为命令与控制/地址/数据或“CAD”信号)来操作。各个CAD信号可以由存储器控制器提供。

相应命令可以用来控制存储器设备的操作。也就是说，存储器设备响应于对应命令来执行一个或多个数据访问操作。例如，读取命令可以调用从存储器设备检索“读取数据”的读取操作的执行，并且写入(或编程)命令可以调用在存储器设备中存储“写入数据”的写入(或编程)操作。在这方面上，与读取命令关联的读取数据或与写入命令关联的写入数据可以相对于所定义的定时约束，在存储器控制器和存储器设备之间进行交换。因此，由存储器设备成功执行各个数据访问操作需要准确控制数据接收和/或数据传输(在下文中，称为“数据通信”)的定时。

特定外部提供的时钟(在下文中，称为“外部时钟”)(诸如系统时钟和/或数据时钟)可以由存储器控制器提供给存储器设备。系统时钟可以用来控制命令和地址的定时，而数据时钟可以用来控制特定数据通信(例如，提供给存储器设备的写入数据)的定时。此外，存储器设备可以将读取时钟提供给存储器控制器，以便控制其他数据通信(例如，从存储器设备提供给存储器控制器的读取数据)的定时。数据时钟的频率可以大于系统时钟的频率。例如，数据时钟的频率可以是系统时钟的频率的整数倍。

提供给存储器设备的外部时钟可以用来生成用于在存储器设备的操作期间控制各个内部电路的定时的一个或多个内部时钟。这些内部电路的相互关联的定时对于成功执行数据访问操作至关重要。因此，内部时钟的运作的任何偏差可能导致存储器设备出现故障(或性能偏差)。时钟定时的常见偏差的一个示例是占空比失真(例如，与定义的50％占空比的偏差)。

使关于正确的数据访问定时(例如，恰当的时钟操作)的问题进一步复杂化的是，布置在存储器系统中的存储器控制器和存储器设备可能是在非常不同的情况(例如，不同的半导体制造工艺、温度、电压等)下制造的。因此，存储器控制器和存储器设备可能表现出不同的操作特性，诸如操作速度、功耗等。鉴于这些可能性，通常会根据存储器设备的实际性能来“训练”存储器控制器，以便在必要时调整数据时钟的占空比(例如，定义为具有理想的50％占空比的数据时钟)。然而，在执行数据时钟训练后，存储器控制器可能还需要根据读取时钟来训练，其中，读取时钟的占空比可以相对于存储器设备的实际性能来调整(例如，定义为具有理想的50％占空比的读取时钟)。

不幸的是，在存储器控制器和存储器设备之间执行的复杂的数据时钟训练和读取时钟训练可能涉及连续和重复地执行各个操作(诸如在专门的训练程序的控制下调整、改变和/或校正代码)，并且这种方法可能涉及大量的时间和系统资源消耗。

发明内容

本发明构思的实施例提供了明显减少执行数据时钟和读取时钟训练所需的时间的装置、存储器设备和操作方法。

根据本发明构思的一方面，一种存储器设备可以包括：第一信号引脚，其被配置为接收数据时钟；第二信号引脚，其被配置为传输读取时钟；和数据时钟电路，其接收数据时钟，并且被配置为：执行第一占空比监测，其监测数据时钟的占空比，生成第一结果，并且响应于第一占空比监测来提供调整定时的数据时钟；执行第二占空比监测，其监测读取时钟的占空比，生成第二结果，并且响应于第二占空比监测来提供调整定时的读取时钟；响应于调整定时的数据时钟、第一结果和第二结果来计算读取时钟的偏移；以及，使用相对于读取时钟的偏移得到的读取时钟偏移代码来校正读取时钟的占空比误差；其中，数据时钟在由存储器设备执行的写入操作期间，控制数据写入定时；数据时钟在由存储器设备执行的读取操作期间，控制数据读取定时；并且，读取时钟控制来自存储器设备的读取数据的通信。

根据本发明构思的一方面，一种装置可以包括：主机；和存储器设备，其通过总线连接到主机；其中，总线包括时钟总线部分，其被配置为在由存储器设备执行的写入操作期间，传送控制数据写入定时的数据时钟，并且在由存储器设备执行的读取操作期间，传送控制数据读取定时的读取时钟，以及，存储器设备被配置为：执行第一占空比监测，其监测数据时钟的占空比，生成第一结果，并且提供调整定时的数据时钟；执行第二占空比监测，其监测读取时钟的占空比，生成第二结果，并且提供调整定时的读取时钟；基于调整定时的数据时钟、第一结果和第二结果来计算读取时钟的偏移；以及，使用从读取时钟的偏移得到的读取时钟偏移代码来校正读取时钟的占空比误差。

根据本发明构思的一方面，一种装置可以包括：存储器控制器；和存储器设备，其通过总线连接到存储器控制器，其中，存储器设备经由总线从存储器控制器接收数据时钟，并且存储器控制器经由总线从存储器设备接收读取时钟；数据时钟在由存储器设备执行的写入操作期间，控制数据写入定时，并且读取时钟在由存储器设备执行的读取操作期间，控制读取定时；存储器设备被配置为执行监测数据时钟的占空比并生成第一结果的第一占空比监测，响应于第一占空比监测来提供调整定时的数据时钟，响应于第一结果来生成读取时钟偏移代码，并且使用读取时钟偏移代码校正读取时钟的占空比误差；并且，读取时钟偏移代码表示第一传播延迟和第二传播延迟之间的差，第一传播延迟与用于从存储器控制器向存储器设备传送数据的写入数据路径关联，并且第二传播延迟与用于从存储器设备向存储器控制器传送数据的读取数据路径关联。

根据本发明构思的一方面，一种方法可以包括：执行监测数据时钟的占空比以提供第一结果的第一占空比监测，响应于第一占空比监测来提供调整定时的数据时钟，其中，数据时钟在由存储器设备执行的写入操作期间，控制数据写入定时；执行监测读取时钟的占空比以提供第二结果的第二占空比监测，响应于第二占空比监测来提供调整定时的读取时钟，其中，读取时钟在由存储器设备执行的读取操作期间，控制数据读取定时；响应于第一结果和第二结果来计算读取时钟的偏移；响应于读取时钟的偏移来生成读取时钟偏移代码；以及，使用读取时钟偏移代码校正读取时钟的占空比误差。

根据本发明构思的一方面，一种方法可以包括：执行监测数据时钟的占空比并生成第一结果的第一占空比监测；

响应于第一占空比监测来提供调整定时的数据时钟，其中，数据时钟在由存储器设备执行的写入操作期间，控制数据写入定时；以及，使用存储在存储器设备中的读取时钟偏移代码，相对于调整定时的数据时钟来校正读取时钟的占空比误差，其中，读取时钟在由存储器设备执行的读取操作期间，控制数据读取定时，其中，读取时钟偏移代码表示第一传播延迟和第二传播延迟之间的差，第一传播延迟与用于将数据传送到存储器设备的写入数据路径关联，并且第二传播延迟与用于从存储器设备传送数据的读取数据路径关联。

附图说明

在结合附图考虑以下详细描述后，可以更清楚地理解本发明构思的制作和使用，其中：

图1是示出根据本发明构思的实施例的装置的框图；

图2是在一个示例中进一步示出图1的第二设备120的框图；

图3是在一个示例中进一步示出图1的数据时钟电路124的框图；

图4和图5是列出根据本发明构思的实施例的特定数据时钟监测(DCM)特征的相应表格；

图6、图7和图8是进一步示出根据本发明构思的实施例的示例性DCA特征的图；

图9、图10和图11是示出根据本发明构思的实施例的时钟训练方法的一个示例中的示意图；

图12和图13是示出根据本发明构思的实施例的时钟训练方法的示意图；以及

图14是示出可应用根据本发明构思的实施例的时钟训练方法的系统的框图。

具体实施方式

在整个书面描述和附图中，相同的附图标记和标记名称用来表示相同或相似的元素、组件、特征和/或方法步骤。

附图(图1)是示出根据本发明构思的实施例的装置100的框图。

参考图1，装置100通常可以包括第一设备110和第二设备120。在这方面上，装置100可以被不同地实现为个人计算机(PC)、电视(TV)、家用电器、车辆、移动电子设备(例如，膝上型计算机、移动手机、智能手机、平板个人计算机(PC)、个人数字助理(PDA)、企业数字助理(EDA)、数码相机、数码摄像机、便携式多媒体播放器(PMP)、个人导航设备或便携式导航设备(PND)、手持游戏机、移动互联网设备(MID)、可穿戴计算机、无人机)、物联网(IoT)设备、万物互联(IoE)设备等。

第一设备110可以使用集成电路(IC)、片上系统(SoC)、应用处理器(AP)、移动AP、芯片组或芯片集来实现。例如，第一设备110可以是实质上执行存储器控制功能的半导体设备。然而，第一设备110也可以是包括在AP(例如，存储器控制器、随机存取存储器(RAM)、中央处理单元(CPU)、图形处理单元(GPU)、调制解调器等)中的一个或多个组件。

第二设备120可以使用易失性存储器设备和非易失性存储器设备中的至少一个来实现。在此，第二设备120的易失性存储器设备可以是，例如，动态RAM(DRAM)和/或静态RAM(SRAM)。在这方面上，第二设备120可以使用双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功耗双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等来实现。可替换地，第二设备120可以使用高带宽存储器(HBM)来实现。

第二设备120的非易失性存储器设备可以是诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)等的电阻式存储器中的至少一种。在下文中，为了描述方便，第一设备110将称为存储器控制器，并且第二设备120将称为存储器设备。然而，尽管存储器设备120被示为单个半导体芯片，但是存储器设备120可以包括任何合理数量的组成存储器设备。

存储器设备120可以通过总线130连接(或电磁耦合)到存储器控制器110。本领域的技术人员可以理解，总线130可以被不同地配置为包括配置为传送命令、地址、数据、时钟信号等的一个或多个总线和/或信号线。例如，命令和/或地址CA可以由存储器设备120经由总线130的命令/地址总线部分(例如，“命令/地址总线”)从存储器控制器110接收，数据DQ可以经由总线130的数据总线部分(例如，“数据总线”)在存储器控制器110和存储器设备120之间进行传送，并且一个或多个时钟信号可以经由总线130的时钟总线部分(例如，“时钟总线”)在存储器控制器110和存储器设备120之间进行交换。在一些实施例中，总线130可以是动态可重新配置的。

在一些实施例中，总线130可以包括一条或多条信号线，其被配置为将系统时钟CK_t和系统时钟CK_c以及数据时钟WCK_t和数据时钟WCK_c从存储器控制器110传送到存储器设备120，并且将读取时钟RDQS_t和读取时钟RDQS_c从存储器设备120传送到存储器控制器110。由存储器控制器110提供给存储器设备120的系统时钟CK_t和系统时钟CK_c可以用来控制命令/地址通信的定时，而数据时钟WCK_t和数据时钟WCK_c以及读取时钟RDQS_t和读取时钟RDQS_c可以用来控制数据通信的定时。在此，系统时钟CK_t和系统时钟CK_c、数据时钟WCK_t和数据时钟WCK_c、以及读取时钟RDQS_t和读取时钟RDQS_c分别是互补时钟信号。在这方面上，互补时钟信号的特征在于：一个时钟信号的上升沿与另一时钟信号的下降沿重合，并且所述另一时钟信号的上升沿与该一个时钟信号的下降沿重合。

数据时钟WCK_t和数据时钟WCK_c可以与系统时钟CK_t和系统时钟CK_c同步。在一些实施例中，数据时钟WCK_t和数据时钟WCK_c的频率可能高于系统时钟CK_t和系统时钟CK_c的频率。例如，数据时钟WCK_t和数据时钟WCK_c的时钟频率可以是系统时钟CK_t和系统时钟CK_c的时钟频率的四倍(4x)。在下文中，为了描述方便，系统时钟CK_t和系统时钟CK_c可以称为“CK时钟”，数据时钟WCK_t和数据时钟WCK_c可以称为“WCK时钟”，并且读取时钟RDQS_t和读取时钟RDQS_c可以称为“RDQS时钟”。

与前述一致，存储器控制器110可以将命令提供给存储器设备120，以便控制存储器访问操作的执行(或性能)。各个存储器命令的示例包括：控制各个存储器访问操作的定时的定时命令、与各个存储器访问操作对应的各个数据访问命令(例如，控制读取操作的读取命令和控制写入操作的写入命令)、控制模式寄存器写入操作的模式寄存器写入命令、控制模式寄存器读取操作的模式寄存器读取命令等。

在一个说明性示例中，读取命令和相关的读取地址可以从存储器控制器110被提供给存储器设备120。在接收读取命令和读取地址后，存储器设备120可以执行读取操作，其提供(或输出)从存储器中的与读取地址对应的位置检索的读取数据DQ。然后，可以根据与读取命令/读取操作关联的定时方案，将读取数据DQ从存储器设备120提供给存储器控制器110。例如，定时可能与定义的读取延迟(RL)值相关，该值表示在由存储器设备120接收读取命令后，读取数据DQ应当经由时钟总线130的数据总线部分被提供给存储器控制器110的CK时钟的时钟周期数(‘tCK’)。在此，RL值可以由存储器控制器110编程到存储器设备120中。例如，RL值可以被编程到与存储器设备120关联的一个或多个模式寄存器中。在这方面上，本领域的技术人员应当理解，各个模式寄存器可以被包括在存储器设备120中，以便存储用于各个存储器访问操作的与操作模式、选择特征(feature)等关联的各个信息(或“设置”)。在此，一个模式寄存器设置可以是RL值。

因此，在可能出现在存储器设备120将读取数据DQ提供给存储器控制器110更早之前的初始化(或内务管理)操作期间，存储器控制器110可以将有效WCK时钟提供给存储器设备120，其中，WCK时钟可以被存储器设备120用来生成RDQS时钟。(在这方面上，当时钟信号在低时钟电平(在下文中，称为“低”)和高时钟电平(在下文中，称为“高”)之间定期地转变时，时钟信号是“有效”的。相反，当时钟信号保持恒定的时钟电平，并且不会定期地转变时，时钟信号是无效的)。然后，RDQS时钟可以被传送到存储器控制器110，此后，由存储器控制器110用来控制读取操作的定时。也就是说，存储器控制器110可以使用所建立的RDQS时钟来控制读取数据DQ的接收。

在另一说明性示例中，写入命令和相关的写入地址可以由存储器控制器110提供给存储器设备120。在接收写入命令和写入地址后，存储器设备120可以执行写入操作，即，将写入数据DQ写入到与写入地址对应的存储器位置。在此，写入数据DQ可以根据与写入命令的接收相关的定时，被提供给存储器设备120。例如，写入操作定时可以与写入延迟(WL)值相关，WL值表示在接收写入命令后的写入数据DQ被提供给存储器控制器110的时钟CK的时钟周期数(tCK)。和前面一样，WL值可以被编程到存储器设备120的模式寄存器中。

因此，在可能出现在存储器控制器110接收写入数据DQ更早之前的初始化(或内务管理)操作期间，存储器控制器110可以将有效WCK时钟提供给存储器设备120。WCK时钟可以被存储器设备120用来生成内部时钟信号，内部时钟信号控制在写入数据DQ的写入期间使用的电路的定时。因此，存储设备120可以根据WCK时钟来接收写入数据DQ，并且写入数据DQ可以被写入到与写入地址对应的存储器。

为了根据定义的定时准确地执行存储器操作，存储器控制器110可以包括训练电路112，其被配置为对存储器设备120执行存储器训练。因此，训练电路112可以响应于训练命令来执行与存储器核心关联的存储器核心参数训练和/或对在存储器设备120中的除了存储器核心之外的外围电路执行外围电路参数训练。训练电路112可以是执行训练并对于存储器核心参数和/或外围电路参数确定最佳参数的硬件、软件或其组合。在一些实施例中，训练电路112可以被包括在存储器控制器110中。然而，可替换地，训练电路112可以被包括在存储器设备120中，并且存储器设备120可以执行存储器训练。

在一些实施例中，训练电路112可以执行作为(例如)特定外围电路参数训练的部分的与RDQS时钟相关的第二时钟训练操作，以及与WCK时钟相关的第一时钟训练操作。参考本发明构思的一些实施例，特别值得注意的是，训练电路112可以被配置为同时执行(例如，在至少一个重要时段期间重合)对RDQS时钟的第二时钟训练操作和对WCK时钟的第一时钟训练操作。在下文中，将参考图9用一些额外细节描述该特征。

在一些实施例中，存储器设备120可以包括模式寄存器122(在下文中，称为“MRS”)、数据时钟电路124和数据输入/输出(I/O)电路126。

MRS 122可以存储信息，其用于根据与存储器设备120关联的数据访问操作和/或操作条件来不同地配置存储器设备120。因此，MRS 122可以用于存储与WCK时钟和RDQS时钟的定义、控制和/或监测关联的信息。

数据时钟电路124可以执行占空比监测功能(在下文中，称为“占空比监测”)，即，监测WCK时钟的占空比和/或提供调整定时的WCK时钟。可替换或附加地，数据时钟电路124可以执行占空比监测，其监测RDQS时钟的占空比和/或提供调整定时的RDQS时钟。在一些实施例中，数据时钟电路124可以基于对于WCK时钟和RDQS时钟中的至少一个的占空比监测结果，通过相对于调整定时的WCK时钟计算RDQS时钟的偏移来生成读取时钟偏移代码。此后，数据时钟电路124可以使用读取时钟偏移代码校正RDQS时钟的占空比误差。

数据时钟电路124可以将对于WCK时钟的占空比监测结果提供给存储器控制器110。在一些实施例中，占空比监测结果可以被全部或部分地存储在与存储器设备120关联的模式寄存器中。然后，例如，响应于由存储器控制器110发出的模式寄存器读取命令，对于WCK时钟的占空比监测结果可以被返回(或提供)到存储器控制器110。以类似的方式，数据时钟电路124可以将相对于调整定时的WCK时钟计算的读取时钟偏移代码提供给存储器控制器110。

数据I/O电路126可以与调整定时的RDQS时钟同步地将读取数据DQ传送到存储器控制器110，并且与调整定时的WCK时钟同步地从存储器控制器110接收写入数据DQ。在各个实施例中，由数据I/O电路126传送的(读取或写入)数据DQ可以被格式化为具有(例如)八(8)位或十六(16)位的数据宽度，其中，16位可以被划分为(例如)较低的8位字节和较高的8位字节。

如图1所示，(与本发明构思的实施例一致的)装置100可以包括经由总线130电性连接到存储器设备120的主机(例如，存储器控制器110)。在这方面上，总线130可以通过信号引脚140的布置连接到存储器设备120。在一些实施例中，信号引脚可以包括以下各项中的至少一个：配置为传送数据时钟WCK的第一信号引脚、配置为传送读取时钟RDQS的第二信号引脚、配置为传送读取数据和/或写入数据DQ(在下文中，称为“读取/写入数据DQ”)的第三信号引脚、配置为传送命令/地址CA的第四信号引脚、以及配置为传送系统时钟信号CK的第五信号引脚。在此，数据时钟WCK可以控制由存储器设备120执行的写入操作的数据写入定时和/或由存储器设备120执行的读取操作的数据读取定时，并且读取时钟RDQS可以控制从存储器设备120到存储器控制器110的读取数据通信。

存储器设备120可以包括数据时钟电路124，其被配置为从第一信号引脚接收数据时钟WCK和从第二信号引脚接收读取时钟RDQS，并且进一步被配置为：(1)执行第一占空比监测(DCM1)，其监测数据时钟WCK的占空比，并且响应于第一占空比监测(DCM1)来提供调整定时的数据时钟WCK；(2)执行第二占空比监测(DCM2)，其监测读取时钟RDQS的占空比，并且提供调整定时的读取时钟RDQS；(3)根据第一占空比监测(DCM1)的第一结果和第二占空比监测(DCM2)的第二结果，响应于调整定时的数据时钟WCK，计算读取时钟RDQS的偏移(在下文中，称为“读取时钟偏移代码”)；以及(4)使用读取时钟偏移代码校正读取时钟的占空比误差。

图2是在一个示例中进一步示出图1的存储器设备120的框图。

参考图1和图2，存储器设备120可以包括存储器单元阵列200、行解码器202、字线驱动器204、列解码器206和读取/写入电路208、时钟缓冲器210、控制逻辑电路220、地址缓冲器230、MRS 122、数据时钟电路124和数据I/O电路126。

存储器单元阵列200可以包括(例如)在由行和列组成的矩阵中布置的存储器单元。存储器单元阵列200还可以包括连接到存储器单元的字线WL和位线BL。在此，字线WL可以连接到存储器单元的行，并且位线BL可以连接到存储器单元的列。

行解码器202可以(例如)响应于经由总线130的命令/地址CA部分和地址缓冲器230接收的行地址ROW_ADDR来选择(例如，使用行选择信号选择)一个或多个字线WL。也就是说，所选择的字线WL可以连接到字线驱动器204，以便根据一个或多个所施加的字线电压来激活。类似地，列解码器206可以(例如)响应于经由总线130的命令/地址CA部分和地址缓冲器230接收的列地址COL_ADDR来选择(例如，使用列选择信号选择)一个或多个位线BL。也就是说，所选择的位线BL可以连接到读取/写入电路208，以便根据一个或多个所施加的位线电压来激活。

读取/写入电路208可以包括读取数据锁存器和写入驱动器，读取数据锁存器被配置为存储经由通过列选择信号来选择的位线BL接收的读取数据，写入驱动器被配置为将写入数据写入到存储器单元阵列200的存储器单元。存储在读取/写入电路208的读取数据锁存器中的读取数据可以通过与读取数据路径270关联的数据输出驱动器被提供给总线130的数据DQ总线部分。写入数据可以通过连接到总线130的数据DQ总线部分的写入数据路径260关联的数据输入缓冲器并通过读取/写入电路208的写入驱动器被施加到存储器单元阵列200。

时钟缓冲器210可以接收CK时钟，并且生成一个或多个内部时钟信号ICK。在此，内部时钟信号ICK可以被提供给控制逻辑电路220，并且相对于用于控制存储器设备120的各个内部电路的定时的各个操作来使用。在这方面上，控制逻辑电路220可以经由命令/地址CA总线接收一个或多个命令CMD，并且生成控制存储器设备120的操作定时和/或存储器访问操作的各个控制信号CTRLS。控制逻辑电路220可以响应于各个控制信号CTRLS来从存储器单元阵列200读取数据和/或向存储器单元阵列200写入数据。

MRS 122可以存储由控制逻辑电路220使用的信息，其用于根据存储器设备120的存储器访问操作和/或操作条件来不同地配置存储器设备120。在这方面上，MRS 122可以包括寄存器，其存储与各个存储器访问操作关联的参数代码和用于设置存储器设备120的操作条件的控制参数。在此，参数代码可以经由总线130的命令/地址总线部分被提供给存储器设备120。而且，控制逻辑电路220可以将控制信号CTRLS提供给存储器设备120的各个内部电路，以相对于存储在MRS 122中的一个或多个数据访问操作、控制参数和其他信息来正确地操作。

数据I/O电路126可以包括具有数据输入缓冲器的写入数据路径260的部分和具有数据输出驱动器的读取数据路径270的部分。写入数据路径260可以包括接收写入数据DQ的触发(flip-flop)电路。读取数据路径270可以包括传送读取数据DQ的触发电路。此外，读取数据路径270可以包括执行与读取操作相关的各个功能(诸如输出驱动强度、前导/后导长度、下拉/片上终止(ODT，on-die-termination)和上拉/输出高电平电压(Voh，output highlevel voltage)校准、预加重等)的电路。下拉/ODT和上拉/Voh校准可以被提供，以通过调整经由总线130的命令/地址CA部分和/或数据DQ总线部分接收的信号的电压摆动宽度和/或驱动强度来改善信号完整性(SI)。预加重功能可以被提供，以通过增加经由数据DQ总线传输的信号的数据开眼(eye open)面积来改善SI。读取数据路径270的传播延迟系数可以相对长于写入数据路径260的传播延迟系数。

数据时钟电路124可以通过监测与WCK时钟和/或RDQS时钟关联的占空比来调整WCK时钟的占空比和/或RDQS时钟的占空比。在这方面上，数据时钟电路124可以根据输入条件来提供WCK时钟的占空比监测结果，输入条件对应于占空比调整(DCA)代码的相应步进(step)，DCA代码表示包括不翻转和翻转的设置的DCA范围。类似地，数据时钟电路124可以针对对应于表示包括不翻转和翻转的设置的DCA范围的DCA代码的相应步进的输入条件来提供RDQS时钟的占空比监测结果。

数据时钟电路124可以根据WCK时钟和RDQS时钟的不翻转设置，响应于占空比监测结果，生成读取时钟偏移代码。可替换或附加地，数据时钟电路124可以根据WCK时钟和RDQS时钟的翻转设置，响应于占空比监测结果，生成读取时钟偏移代码。

图3是在一个示例中进一步示出图1的数据时钟电路124的框图。参考图1、图2和图3，数据时钟电路124可以被包括(或设置)在存储器设备120的WCK路径和/或RDQS路径的部分中。在下文中，附在先前介绍的附图标记上的特定下标(例如，122a中的‘a’和122b中的‘b’)可以被理解为表示执行相同功能的多个电路中的特定一个电路。

在一些实施例中，数据时钟电路124可以包括数据时钟缓冲器310、占空比调整器320、分频器电路330、时钟树和驱动电路340、占空比监测电路350以及占空比校正器360。

数据时钟缓冲器310可以用来缓冲WCK时钟，并且将所产生的缓冲的WCK时钟提供给占空比调整器320。占空比调整器320(在下文中，称为“DCA”)可以包括DCA电路322，DCA电路322被配置为调整所缓冲的WCK时钟的定时，从而生成调整定时的WCK时钟。在这方面上，DCA电路322可以响应于在第一模式寄存器(MR_DCA)122a中编程的信息，来调整所缓冲的WCK时钟。

例如，在第一模式寄存器122a中编程的信息可以是与DCA调整范围的相应阶段对应的DCA代码。例如，所缓冲的WCK时钟的定时是通过对在第一模式寄存器122a中的与所需的定时结果对应的DCA代码进行编程来调整的。在一些实施例中，DCA代码可以使用存储器控制器110被编程到第一模式寄存器122a中。因此，所缓冲的WCK时钟的定时可以通过改变(或定义)在第一模式寄存器122a中编程的DCA代码来调整。以这种方式，例如，DCA电路322可以将调整定时的WCK时钟提供给分频器电路330。

分频器电路330可以提供若干个(例如，四个)内部WCK时钟信号，其中，每个内部WCK时钟信号的频率低于WCK时钟的频率(例如，是WCK时钟的频率的二分之一)。在一些实施例中，内部WCK时钟可以具有相对于彼此的相位关系。例如，分频器电路330可以定义相对于彼此的按90度变化的相位关系(例如，0度、90度、180度和270度)和四个内部WCK时钟中的每一个(WCK0/90/180/270)。然而，本领域的技术人员将认识到，内部WCK时钟的数量、频率和/或相位关系可能因设计而有所变化。

由分频器电路330提供的内部WCK时钟可以通过使用(例如)时钟树和驱动电路340，被不同地提供给存储器设备120的一个或多个内部电路。例如，内部WCK时钟可以通过时钟树和驱动电路340，被提供给数据I/O电路126的写入数据路径260和/或读取数据路径270，以控制接收写入数据的数据接收器的操作的定时。

在这方面上，数据时钟缓冲器310以及时钟树和驱动电路340中的一者或两者可能具有独特的电路特性，其可能允许相对于内部WCK时钟的定时的不期望改变出现。由于制造工艺的变化和/或温度和电压的改变造成的操作的改变，这种独特的电路特性可能导致与理想电路特性的偏差。因此，有可能在数据时钟缓冲器310以及时钟树和驱动电路340提供内部WCK时钟时，内部WCK时钟的占空比可能被无意地改变，从而导致内部WCK时钟与外部提供的数据时钟(WCK)相比，具有失真的(例如，实质上偏离理想的)占空比。因此，失真的内部WCK时钟的定时可能导致响应于内部WCK时钟操作的一个或多个内部电路的性能偏差。

在这方面上，占空比监测电路350(在下文中，称为“DCM监测器”)可以监测由时钟树和驱动电路340提供的内部WCK时钟的定时。例如，DCM监测器350可以监测一个或多个内部WCK时钟的占空比。DCM监测器350可以包括与第二模式寄存器122b关联的第一DCM电路352，并且可以连接到写入数据路径260的部分(或设置在其中)。

第一DCM电路352可以监测由时钟树和驱动电路340提供的一个或多个内部WCK时钟，并且提供表示内部WCK时钟的特定定时特性的定时信息。这种定时信息可以包括，例如，与由第一DCM电路352执行的监测关联的第一占空比监测(DCM)结果。因此，如果在数据时钟路径中的一个或多个电路导致与内部WCK时钟相关的不期望的定时改变，则第一DCM电路352可以用来确定不期望的改变的性质和/或程度。因此，DCM结果可以被提供给第二模式寄存器122b，其中，DCM结果可以(例如)响应于模式寄存器读取命令而被访问和/或外部提供。在一些实施例中，第一DCM电路352可以包括监测内部WCK时钟的电路，其包括与具有高字节和低字节的(读取/写入)数据关联的高字节和低字节。

第二模式寄存器122b可以用控制第一DCM电路352的操作的控制信息来编程。例如，这种控制信息可以用于控制第一DCM电路352监测内部WCK时钟的监测时段(例如，控制由第一DCM电路352执行的监测操作的开始时间和停止时间)。作为另一示例，控制信息可以用于配置第一DCM电路352，以在监测内部WCK时钟时改变(或“翻转”)输入条件。因此，对内部WCK时钟的监测可以在第一输入条件下执行，然后通过将第一输入条件翻转到第二输入条件，内部WCK时钟可以被进一步或不同地监测。

因此，由第一DCM电路352针对各个输入条件来生成的对应DCM结果可以作为信息被提供给第二模式寄存器122b。该信息可以作为操作码被编程到第二模式寄存器122b中，操作码可以对应于第二模式寄存器122b的特定位。参考图3，控制第一DCM电路352的开始/停止时间的信息和/或翻转对内部WCK时钟的可变监测的输入条件的信息，可以使用(例如)2位操作码(例如，OP[1:0])被编程到第二模式寄存器122b中。此外，例如，由第一DCM电路352提供的第一DCM结果可以使用4位操作码(例如，OP[5:2])进行编程。然而，本领域的技术人员将理解，分配给信息的寄存器位数(和编程到第二模式寄存器122b中的结果操作码)可以因设计而有所变化。

对于包括定义的低字节和高字节的数据，可以为与低字节和高字节关联的内部时钟信号提供单独的时钟路径。每个时钟路径可以包括被配置为单独监测与高字节和低字节中的每一个关联的内部时钟信号的电路。例如，数据时钟电路124可以被包括在提供与数据的第一字节关联的第一内部时钟信号的时钟路径中，并且基于对第一内部时钟信号的监测来调整第一内部时钟信号的定时。同样地，数据时钟电路124可以被包括在提供与数据的第二字节关联的第二内部时钟的时钟路径中，并且基于对第二内部时钟信号的监测来调整第二内部时钟信号的定时。

因此，DCM监测器350可以将与对由时钟树和驱动电路340提供的内部WCK时钟的定时的监测相关的结果提供给第二模式寄存器122b。例如，由对内部WCK时钟(其定时可能已经响应于DCA代码而被调整)的监测导致的第一DCM结果DCA/DCM1可以被提供给占空比校正器360(在下文中，称为“DCC校正器”)。因此，在一些实施例中，第一DCM结果DCA/DCM1可以包括可用于通过DCC校正器360的操作来校正RDQS时钟的占空比的一个或多个DCA代码的DCM结果。

在这方面上，DCC校正器360可以监测响应于由时钟树和驱动电路340提供的内部WCK时钟而生成的RDQS时钟的定时，其中，DCC校正器360可以连接到读取数据路径270的部分，以便监测RDQS时钟的占空比。在一些实施例中，DCC校正器360可以包括连接到读取数据路径270的第二DCM电路362，以及逻辑电路364和存储电路366。

第二DCM电路362可以监测由读取数据路径270提供的RDQS时钟，并且提供表示RDQS时钟的定时的信息。该信息可以包括第二占空比监测的结果(例如，与第二DCM电路362监测的开始对应的结果，与第二DCM电路362监测的停止对应的结果，和/或根据与对相应的高字节和低字节的监测关联的翻转/不翻转输入条件的结果)。由第二DCM电路362针对条件来提供的第二DCM结果可以作为信息被提供给逻辑电路364。第二DCM电路362可以将通过监测RDQS时钟而获得的第二DCM结果DCA/DCM2提供给逻辑电路364，RDQS时钟的定时可以响应于DCA代码而被调整。

在一些实施例中，逻辑电路364可以接收第一DCM结果DCA/DCM1和第二DCM结果DCA/DCM2，并且相对于第一DCM结果DCA/DCM1的第一比特值和第二DCM结果DCA/DCM2的第二比特值来执行减法操作。因此，逻辑电路364可以包括减法器。第一DCM结果DCA/DCM1和第二DCM结果DCA/DCM2之间的结果差值可以由逻辑电路364提供。在特定情况下，第一DCM结果DCA/DCM1和第二DCM结果DCA/DCM2之间的差值可以被合理地预测为是由于读取数据路径270的传播延迟相对长于写入数据路径260的传播延迟而造成的。因此，第一DCM结果DCA/DCM1和第二DCM结果DCA/DCM2之间的差值可以近似于(或表示)RDQS时钟相对于WCK时钟的偏移，并且可以称为RDQS偏移代码(RDQS_OFFSET)。

在这方面上，存储电路366可以存储由逻辑电路364计算的RDQS偏移代码RDQS_OFFSET。存储电路366可以使用存储RDQS偏移代码RDQS_OFFSET的寄存器或熔丝(fuse)电路来实现。熔丝电路可以被配置为包括多个反熔丝(anti-fuse)的反熔丝。反熔丝的电气特性与熔丝元件的电气特性相反，并且反熔丝是电阻性熔丝元件，其在未编程状态下具有高电阻值，但是在编程状态下具有低电阻值。存储电路366可以通过选择性地对反熔丝进行编程来存储RDQS偏移代码RDQS_OFFSET。

DCC校正器360可以基于由DCM监测器350提供的第一DCM结果DCA/DCM1和通过监测RDQS时钟而获得的第二DCM结果DCA/DCM2来计算RDQS偏移代码RDQS_OFFSET，RDQS时钟的定时可以基于DCA代码来调整。通过使用RDQS偏移代码RDQS_OFFSET，DCC校正器360可以校正RDQS时钟的占空比误差，以使RDQS时钟恢复到50％占空比。

图4和图5是列出根据本发明构思的实施例的DCM特征的示例的相应表格。因此，图4和图5可以涉及参考图3描述的第二模式寄存器122b，其中，图4示出与由图3的第一DCM电路352执行的第一DCM操作关联的模式寄存器，并且图5示出相对于与第一DCM操作关联的模式寄存器的示例性操作码。由此可见，就这些所示出的示例而言，第一DCM操作是WCK DCM，其中，存储器控制器110被假设为在存储器设备120中监测由时钟树和驱动电路340提供的内部WCK时钟的WCK占空比失真。

参考图3、图4和图5，第一DCM操作可以通过将第二模式寄存器122b的OP[0]写成1b而开始。设置第二模式寄存器122b的OP[0]＝0b可以停止第一DCM操作。在开始第一DCM操作之前，可以执行使WCK时钟与CK时钟同步的操作。

在通过写入OP[0]＝0b而停止第一DCM操作之前，有必要在第一DCM操作激活的同时继续切换所应用的WCK时钟。当第一DCM操作激活时，第一DCM操作可以同时对低字节和高字节执行。对于每个字节，可以提供两个单独的DCM结果。对于低字节的DCM结果可以被提供为DCML0和DCML1，并且对高字节的DCM结果可以被提供为DCMU0和DCMU1。

假设DCM电路的操作具有滞后性，则第一DCM结果可能是不准确的。为了提高第一DCM操作的准确度，通过将第二模式寄存器122b的OP[1]设置为相反状态，第二DCM操作可以支持在翻转输入后进行重复监测。第一DCM结果可以根据DCM翻转位OP[1]的状态来确定。例如，当DCM翻转＝0(不翻转)时，则将提供DCML0和DCMU0，并且当DCM翻转＝1(翻转)时，则可以提供DCML1和DCMU1。第一DCM翻转和第一DCM停止可以由存储器控制器110用来捕获第一DCM结果。

例如，当根据DCM输入条件的每个字节的WCK高占空比小于50％时，第一DCM结果可以被设置为“0”的比特值，但是在50％或以上时，第一DCM结果可以被设置为“1”的比特值。

参考图4和图5描述的第一DCM操作可以被类似地应用于监测RDQS占空比失真的第二DCM操作，并且由图3的第二DCM电路362执行。第二DCM操作是RDQS DCM，其中，可以监测存储器设备120的读取数据路径中的RDQS占空比的失真。在第二DCM操作激活的同时，RDQS时钟需要连续切换。当第二DCM操作激活时，第二DCM操作可以同时对低字节和高字节执行，并且当根据DCM翻转位的状态的DCM翻转＝0时，将提供DCML0和DCMU0，而当DCM翻转＝1时，将提供DCML1和DCMU1。

图6、图7和图8是进一步示出根据本发明构思的实施例(例如，相对于图3的DCA调整器320)的示例性DCA特征的图。在此，图6是DCA调整器320的时序图，图7是列出DCA代码的表格，并且图8是使用DCA调整器320调整的数据时钟信号的时序图。

示例性DCA操作(例如，WCK DCA操作)被假设为：在其中，模式寄存器可以被调整。也就是说，存储器控制器110可以通过结合第一DCM电路352调整内部WCK时钟树占空比来补偿WCK占空比误差。此外，另一DCA操作(例如，RDQS DCA操作)被假设为：在其中，确定RDQS偏移，以使存储器控制器120可以结合第二DCM电路362补偿RDQS占空比。在这方面上，描述了用于调整内部WCK时钟的占空比的WCK DCA。

WCK DCA可以位于分频器电路330之前，或者可以在功能相当的位置中。存储器控制器110可以通过在第一模式寄存器122a中对DCA代码编程来调整内部WCK时钟的占空比。假设第一模式寄存器122a包括8位操作码，存储器控制器110可以通过DCAL的操作码OP[3:0]和DCAU的操作码OP[7:4]的设置来调整内部WCK时钟的占空比。针对DCAL的操作码OP[3:0]可能与低字节的DCM相关，并且针对DCAU设置的OP[7:4]可能与高字节的DCM相关。在一些实施例中，DCA的优选模式寄存器设置可以由存储器控制器110用各种方式来确定。

参考图6，示出了在DCA范围内调整内部WCK的示例。在图7中，DCA代码可以包括，例如，+7步进到-7步进的调整范围。通过这种方式，DCA可以包括15步进的DCA范围来调整内部WCK时钟的占空比。例如，第一模式寄存器122a的DCAL的操作码OP[3:0]可以用图7所示的DCA代码来表示。通过增加(+)DCA代码(或步进)调整DCA可以增加WCK时钟的高占空比，而通过减少(-)DCA代码(或步进)调整DCA可以减少WCK时钟的高占空比。图8示出WCK时钟的高占空比随DCA代码的增加而增加，并且WCK时钟的高占空比随DCA代码的减少而减少。

图9、图10和图11是示出根据本发明构思的实施例的时钟训练方法的一个示例中的示意图，其中,图9是概括可在存储器设备120的初始化操作期间执行的时钟训练方法的流程图，图10是进一步示出图9的时钟训练方法的时序图，并且图11包括列出与图9的时钟训练方法关联的示例性DCM结果的表格的集合。为了描述方便，第一DCM操作和第二DCM操作将相对于针对低字节的DCML和DCAL来描述。在一些实施例中，图9的时钟训练方法可以由执行存储器设备120的功能和/或性能测试的主机(例如，测试主机)执行。也就是说，测试主机(例如，自动或半自动测试设备)可以起到存储器控制器的作用，其作为更大系列(battery)的存储器设备测试的一部分来执行时钟训练。

在前述实施例(例如，包括在内的图1至图8)的背景下参考图9，存储器设备120可以对WCK时钟执行第一DCM操作(S910)。第一DCM操作可以由第一DCM电路352结合MRS 122来执行。此外，存储器设备120可以对RDQS时钟执行第二DCM操作(S920)。第二DCM操作可以由第二DCM电路362结合MRS 122来执行。对WCK时钟进行的第一DCM操作和对RDQS时钟进行的第二DCM操作可以同时执行(例如，至少部分地并行执行)。在下文中，将根据图10来描述第一DCM操作S910和第二DCM操作S920的示例。

参考图10，DCM可以在存储器控制器110向存储器设备120发出模式寄存器写入命令(包括命令MRW-1和命令MRW-2)时开始。模式寄存器写入命令可以在时间Tc0和时间Tc1之间被接收。存储器控制器110可以等待第一DCM电路352完成WCK占空比测量的时间tDCMM。在tDCMM期间，第二DCM电路362可以完成RDQS占空比测量。在这种情况下，第一DCM电路352和第二DCM电路362可以用不翻转输入来执行WCK占空比测量和RDQS占空比测量。

在时间Td0和时间Td1之间，存储器控制器110可以发出模式寄存器写入命令来切换第二模式寄存器122b的OP[1]代码，以翻转第一DCM操作的输入(S910)。例如，将DCM翻转位从低转变到高可以自动地：(1)捕获当前DCM结果；(2)在第二模式寄存器122b的OP[2]/OP[4]中存储DCM结果；以及(3)复位和重新启动DCM。将DCM翻转位从高转变到低可以自动地：(1)捕获当前DCM结果；(2)将DCM结果存储在第二模式寄存器122b的OP[3]/OP[5]中；以及(3)复位和重新启动DCM。

存储器控制器110可以等待第一DCM电路352用翻转输入来完成WCK占空比测量的时间tDCMM。在tDCMM期间，第二DCM电路362也可以用翻转输入来完成RDQS占空比测量。

在时间Te0和时间Te1之间，存储器控制器110可以发出模式寄存器写入命令，以退出第一DCM操作和第二DCM操作。当退出第一DCM操作时，可以在第二模式寄存器122b的OP[1]为低时自动地捕获当前DCM结果，并且将其存储在第二模式寄存器122b的OP[2]/OP[4]，而且可以在第二模式寄存器122b的OP[1]为高时自动地捕获当前DCM结果，并且将其存储在第二模式寄存器122b的OP[3]/OP[5]中。存储器设备120可以通过监测WCK时钟来提供第一DCM结果DCA/DCM1，WCK时钟的定时可以响应于第一DCM操作中的DCA代码而被调整，并且通过监测RDQS时钟来提供第二DCM结果DCA/DCM2，RDQS时钟的定时可以响应于第二DCM操作中的DCA代码而被调整。

在图9中，存储器控制器110可以使用正常的MRR定时发出MMR命令，以通过对WCK时钟进行的第一DCM操作来读取存储在第二模式寄存器122b的OP[5:2]中的DCM结果。存储器设备120可以通过由存储器控制器110发出的MRR命令来通过第一DCM操作读取存储在第二模式寄存器122b中的信息(S912)。

如图11所示，在第一DCM操作中提供的第一DCM结果DCA/DCM1可以包括根据不翻转设置的第一DCM结果1110和根据翻转设置的第一DCM结果1111。此外，在第二DCM操作中提供的第二DCM结果DCA/DCM2还可以包括根据不翻转的第二DCM结果1120和根据翻转的第二DCM结果1121。

参考图11，第一不翻转DCM结果1110和第一翻转DCM结果1111可以被初始设置为，例如，相对于DCA代码的默认“0”的比特值。在第一DCM操作(S910)之后，第一不翻转DCM结果1110在DCA代码-1下从默认“0”比特值改变为“1”比特值，并且在DCA代码-1至+7下具有“1”比特值。也就是说，第一不翻转DCM结果1110表示WCK高占空比在DCA代码-1下为50％或更多。第一翻转DCM结果1111在DCA代码+2下从默认“0”比特值改变为“1”比特值，并且在DCA代码+2至+7下具有“1”比特值。也就是说，第一翻转DCM结果1111表示WCK高占空比在DCA代码+2下为50％或更多。

第二不翻转DCM结果1120和第二翻转DCM结果1121也可以被初始设置为相对于DCA代码的默认“0”比特值。在第二DCM操作(S920)之后，第二不翻转DCM结果1120在DCA代码-4处从默认“0”比特值改变为“1”比特值，并且在DCA代码-4到+7下具有“1”比特值。也就是说，第二不翻转DCM结果1120表示RDQS高占空比在DCA代码-1处为50％或更多。第二翻转DCM结果1121在DCA代码+5处从默认“0”比特值改变为“1”比特值，并且在DCA代码+6至+7下具有“1”比特值。也就是说，第二翻转DCM结果1121表示RDQS高占空比在DCA代码+5处为50％或更多。

在图9中，存储器设备120可以通过使用第一DCM结果DCA/DCM1和第二DCM结果DCA/DCM2来计算RDQS偏移代码RDQS_OFFSET(S922)。RDQS偏移代码RDQS_OFFSET可以由逻辑电路364提供，作为第一DCM结果DCA/DCM1和第二DCM结果DCA/DCM2之间的差值。如图11所示，RDQS偏移代码RDQS_OFFSET可以包括相对于不翻转设置的RDQS偏移代码RDQS_OFFSET 1130和根据翻转设置的RDQS偏移代码RDQS_OFFSET1131。相对于不翻转设置的RDQS偏移代码RDQS_OFFSET 1130在DCA代码-4至-2下具有比特值“1”，并且根据翻转设置的RDQS偏移代码RDQS_OFFSET 1131在DCA代码+2至+4下具有比特值“1”。

存储器设备120可以在存储电路366中对RDQS偏移代码RDQS_OFFSET编程(S924)。存储器设备120可以通过评估所编程的RDQS偏移代码RDQS_OFFSET来校正RDQS时钟的占空比误差。存储器设备120可以基于相对于不翻转设置的RDQS偏移代码RDQS_OFFSET 1130和根据翻转设置的RDQS偏移代码RDQS_OFFSET 1131中的任何一个来校正RDQS时钟的占空比误差。

例如，当相对于不翻转设置使用RDQS偏移代码RDQS_OFFSET 1130来校正RDQS时钟占空比误差时，存储器设备120可以选择在DCA代码-4和DCA代码-2之间的最小值、中间值(或接近中间值的值)和最大值之一，并且调整RDQS时钟以达到50％的高占空比。相反，当根据翻转设置通过使用RDQS偏移代码RDQS_OFFSET 1131来校正RDQS时钟占空比误差时，存储器设备120可以选择在DCA代码+2和DCA代码+4之间的最小值、中间值(或接近中间值的值)和最大值之一，并且调整RDQS时钟以达到50％的高占空比。

当图9的时钟训练方法在存储器设备120的性能测试操作中执行时，在操作S922中计算的RDQS偏移代码RDQS_OFFSET可以被提供给测试主机。测试主机可以基于所接收的RDQS偏移代码RDQS_OFFSET来调整RDQS占空比，而不用执行RDQS时钟训练测试。

图12和图13是示出在图1的存储器设备120的背景下的根据本发明构思的实施例的时钟训练方法的相应图，其假设在测试操作或初始化操作期间已经提供了RDQS偏移代码RDQS_OFFSET。

在此，图12是概括在存储器设备120连接在图1的装置100内时执行的时钟训练方法的流程图，并且图13是与图12的时钟训练方法相关的时序图。

图12和图13的操作可以与先前参考(包括在内的)图1至图11描述的实施例的任何组合一起使用。例如，命令可以由存储器控制器110向存储器设备120发出，以执行在下文中所描述的操作。为了简洁起见，关于特定命令的细节和与发出特定命令相关的细节被认为属于本领域的现有技术，因此进行了省略，以保持描述的清晰性。

参考图12，存储器设备120可以通过使用第一DCM电路352来对WCK时钟执行DCM操作，以提供存储器控制器110读取WCK时钟的DCM结果所需的信息(S1210)。操作S1210的DCM操作可以在存储器控制器110向存储器设备120发出模式寄存器写入命令MRW-1和MRW-2时开始，如图13所示。存储器控制器110可以等待第一DCM电路352完成测量WCK占空比的时间tDCMM。存储器控制器110可以发出模式寄存器写入命令MRW-1和MRW-2来翻转第一DCM操作S910的输入，以切换第二模式寄存器122b的OP[1]代码。存储器控制器110可以等待第一DCM电路352用翻转输入来完成WCK占空比测量的时间tDCMM。存储器控制器110可以通过发出模式寄存器写入命令MRW-1和MRW-2来退出第一DCM操作(S1210)。当离开第一DCM操作(S1210)时，可以在第二模式寄存器122b的OP[1]为逻辑低时自动地捕获当前DCM结果，并且将其存储在第二模式寄存器122b的OP[2]/OP[4]中，而且可以在第二模式寄存器122b的OP[1]为逻辑高时自动地捕获当前DCM结果，并且将其存储在第二模式寄存器122b的OP[3]/OP[5]中。存储在第二模式寄存器122b的OP[5:2]中的DCM结果可以通过由存储器控制器110发出的MMR命令来被提供给存储器控制器110。

存储器控制器110可以基于对WCK时钟进行的DCM操作(S1210)的DCM结果来提供调整定时的WCK时钟。存储器设备120可以基于存储在存储电路366中的RDQS偏移代码RDQS_OFFSET来校正RDQS占空比(S1220)。如图13所示，根据在时间Tf1调整的WCK时钟定时，可以基于RDQS偏移代码RDQS_OFFSET来校正RDQS占空比。在此，可以理解的是，RDQS占空比校正操作是在没有图9所述的RDQS训练操作(S920)的情况下执行的。

图14是示出可应用根据本发明构思的实施例的时钟训练方法的系统1000的框图。

参考图14，系统1000可以包括相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM 1500a和DRAM 1500b、以及快闪存储器1600a和快闪存储器1600b、I/O设备1700a和I/O设备1700b、以及AP 1800。系统1000可以使用笔记本电脑、移动电话、智能手机、平板PC、可穿戴设备、医疗保健设备或IoT(物联网)设备来实现。系统1000也可以使用服务器或个人计算机来实现。

相机1100可以根据用户的控制来捕获静止图像或移动图片，并且可以存储所捕获的图像或移动图片或将图片传输到显示器1200。音频处理器1300可以处理包括在快闪存储器1600a和快闪存储器1600b中的音频数据或网络的内容。调制解调器1400可以调制和传输信号，以传输/接收有线/无线数据，并且可以解调已调制的信号，以便在接收端将已调制的信号恢复为原始信号。I/O设备1700a和I/O设备1700b可以包括用于提供数字输入和/或输出功能的设备，诸如通用串行总线(USB)或存储装置、数码相机、安全数码(SD)卡、数字多功能盘(DVD)、网络适配器和触摸屏。

AP 1800可以控制系统1000的整体操作。AP 1800可以控制显示器1200，从而使存储在快闪存储器1600a和快闪存储器1600b中的内容的部分显示在显示器1200上。当通过I/O设备1700a和I/O设备1700b接收到用户输入时，AP 1800可以执行与用户输入对应的控制操作。AP 1800可以包括加速器块，加速器块是用于人工智能(AI)数据操作的专用电路，或者可以包括与AP1800分开的加速器芯片1820。DRAM 1500b可以被额外地安装在加速器块或加速器芯片1820上。加速器是专业执行AP 1800的特定功能的功能块，并且加速器可以包括：GPU，其为专业执行图形数据处理的功能块；神经处理单元(NPU)，其为专业执行AI计算和推理的块；和数据处理单元(DPU)，其为专业执行数据传输的块。

系统1000可以包括多个DRAM 1500a和1500b。AP 1800可以通过符合联合电子器件工程委员会(JEDEC)标准的命令和模式寄存器(MRS)设置来控制DRAM 1500a和DRAM 1500b，或者可以设置DRAM接口协议并执行通信以使用公司特定的功能，诸如低电压/高速/可靠性和循环冗余校验(CRC)或纠错码(ECC)功能。例如，AP 1800可以通过符合JEDEC标准的接口(诸如LPDDR4和LPDDR5)与DRAM 1500a通信，并且加速器块或加速器芯片1820可以建立新的DRAM接口协议并执行通信，以控制用于加速器的DRAM 1500b，DRAM 1500b的带宽高于DRAM1500a的带宽。

在图14所示的示例中，仅示出DRAM 1500a和DRAM 1500b，但是本发明构思不限于此，并且当满足AP 1800或加速器芯片1820的带宽、响应速度和电压条件时，可以使用包括(例如)PRAM、SRAM、MRAM、RRAM、FRAM或混合RAM存储器的任何存储器。DRAM 1500a和DRAM1500b的延迟和带宽相对小于I/O设备1700a和I/O设备1700b或快闪存储器1600a和快闪存储器1600b的延迟和带宽。DRAM 1500a和DRAM 1500b可以在系统1000通电时初始化，加载操作系统和应用数据，并且可以用作用于操作系统和应用数据的临时存储位置，或用作各种软件代码的执行空间。

在DRAM 1500a和DRAM 1500b中，可以执行四种基本的算术运算，即加/减/乘/除运算、向量运算、地址运算或快速傅里叶变换(FFT)运算。此外，可以在DRAM 1500a和DRAM1500b中执行用于执行推理的函数(function)。在此，推理可以在使用人工神经网络的深度学习算法中执行。深度学习算法可以包括通过各种数据学习模型的训练操作和用训练模型识别数据的推理操作。根据实施例，用户使用相机1100所捕获的图像可以进行信号处理，并且被存储在DRAM 1500b中，并且加速器块或加速器芯片1820可以通过使用存储在DRAM1500b中的数据和用于推理的函数来执行用于识别数据的AI数据操作。

系统1000可以包括具有比DRAM 1500a和DRAM 1500b的容量更大的容量的多个存储装置或多个快闪存储器1600a和1600b。加速器块或加速器芯片1820可以通过使用快闪存储器设备1600a和快闪存储器设备1600b执行训练操作和AI数据操作。在实施例中，快闪存储器1600a和快闪存储器1600b可以通过使用包括在存储器控制器1610中的计算设备，高效地执行由AP1800和/或加速器芯片1820执行的训练操作和推理AI数据操作。快闪存储器器1600a和快闪存储器1600b可以存储使用相机1100拍摄的摄影图像或通过数据网络传输的数据。例如，快闪存储器1600a和快闪存储器1600b可以存储增强现实/虚拟现实、高清(HD)或超高清(UHD)内容。

系统1000可以同时执行第一时钟训练和第二时钟训练以减少组件之间的时钟训练时间，通过计算第二时钟相对于第一时钟的偏移来生成时钟偏移代码，并且通过使用时钟偏移代码来校正第二时钟的占空比误差。在系统1000中的相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM1500a和DRAM 1500b、快闪存储器1600a和快闪存储器1600b、I/O设备1700a和I/O设备1700b可以部分或完全结合参考图1至图13描述的实施例。

虽然已经参考本发明构思的实施例来具体地示出和描述本发明构思，但是可以理解，在不脱离所附的权利要求的精神和范围的情况下，可以对本发明构思进行形式和细节上的各种改变。

Claims (20)

1.一种存储器设备，包括：

第一信号引脚，其被配置为接收数据时钟；

第二信号引脚，其被配置为传输读取时钟；和

数据时钟电路，其接收数据时钟，并且被配置为：

执行第一占空比监测，其监测数据时钟的占空比，生成第一结果，并且响应于第一占空比监测来提供调整定时的数据时钟；

执行第二占空比监测，其监测读取时钟的占空比，生成第二结果，并且响应于第二占空比监测来提供调整定时的读取时钟；

响应于调整定时的数据时钟、第一结果和第二结果来计算读取时钟的偏移；以及

使用根据读取时钟的偏移得到的读取时钟偏移代码来校正读取时钟的占空比误差；

其中，数据时钟在由存储器设备执行的写入操作期间，控制数据写入定时；

数据时钟在由存储器设备执行的读取操作期间，控制数据读取定时；并且

读取时钟控制来自存储器设备的读取数据传送。

2.根据权利要求1所述的存储器设备，其中，第一占空比监测和第二占空比监测是并行执行的。

3.根据权利要求1所述的存储器设备，其中，数据时钟电路还被配置为提供第一结果和第二结果，第一结果和第二结果对应于表示占空比调整器的调整范围的占空比调整代码的相应步进。

4.根据权利要求3所述的存储器设备，其中，数据时钟电路还被配置为针对不翻转数据时钟和翻转数据时钟的输入条件来提供第一结果，并且针对不翻转读取时钟和翻转读取时钟的输入条件来提供第二结果。

5.根据权利要求1所述的存储器设备，其中，数据时钟电路包括：

占空比调整器，其被配置为接收数据时钟，并且提供与第一结果相关的调整定时的数据时钟；

第一占空比监测电路，其被配置为通过监测调整定时的数据时钟的占空比来提供第一结果；和

占空比校正器，其被配置为提供与第一结果和第二结果之间的差值相关的读取时钟偏移代码。

6.根据权利要求5所述的存储器设备，其中，占空比校正器包括：

第二占空比监测电路，其被配置为接收读取时钟，并且通过执行第二占空比监测来提供第二结果；

逻辑电路，其被配置为通过将第一结果的比特值和第二结果的比特值相减来生成读取时钟偏移代码；和

存储电路，其被配置为存储读取时钟偏移代码。

7.根据权利要求6所述的存储器设备，其中，存储电路包括寄存器和反熔丝中的至少一个。

8.根据权利要求1所述的存储器设备，还包括：

第三信号引脚，其被配置为传送读取/写入数据，并且连接到写入数据路径和读取数据路径，

其中，第一结果与写入数据路径相关，并且第二结果与读取数据路径相关。

9.一种装置，包括：

主机；和

存储器设备，其通过总线连接到主机，

其中，总线包括时钟总线部分，其被配置为在由存储器设备执行的写入操作期间，传送控制数据写入定时的数据时钟，并且在由存储器设备执行的读取操作期间，传送控制数据读取定时的读取时钟，以及

存储器设备被配置为：

执行第一占空比监测，其监测数据时钟的占空比，生成第一结果，并且提供调整定时的数据时钟；

执行第二占空比监测，其监测读取时钟的占空比，生成第二结果，并且提供调整定时的读取时钟；

基于调整定时的数据时钟、第一结果和第二结果来计算读取时钟的偏移；以及

使用从读取时钟的偏移得到的读取时钟偏移代码来校正读取时钟的占空比误差。

10.根据权利要求9所述的装置，其中，存储器设备还被配置为并行执行第一占空比监测和第二占空比监测。

11.根据权利要求9所述的装置，其中，存储器设备还被配置为提供第一结果和第二结果，第一结果和第二结果分别对应于表示对数据时钟操作的占空比调整器的调整范围的占空比调整器代码的步进。

12.根据权利要求11所述的装置，其中，存储器设备还被配置为针对不翻转数据时钟和翻转数据时钟的输入条件来提供第一结果，并且针对不翻转读取时钟和翻转读取时钟的输入条件来提供第二结果。

13.根据权利要求12所述的装置，其中，存储器设备还被配置为响应于根据数据时钟和读取时钟的不翻转设置的第一结果和第二结果，生成读取时钟偏移代码。

14.根据权利要求12所述的装置，其中，存储器设备还被配置为响应于根据数据时钟和读取时钟的翻转设置的第一结果和第二结果，生成读取时钟偏移代码。

15.根据权利要求9所述的装置，其中，主机是存储器控制器，并且存储器设备还被配置为将第一结果提供给存储器控制器。

16.根据权利要求15所述的装置，其中，存储器设备还被配置为将读取时钟偏移代码提供给存储器控制器。

17.根据权利要求9所述的装置，其中，主机是测试主机，并且存储器设备还被配置为将第一结果提供给测试主机。

18.根据权利要求17所述的装置，其中，存储器设备还被配置为将读取时钟偏移代码提供给测试主机。

19.一种装置，包括：

存储器控制器；和

存储器设备，其通过总线连接到存储器控制器，其中，存储器设备经由总线从存储器控制器接收数据时钟，并且存储器控制器经由总线从存储器设备接收读取时钟，

数据时钟在由存储器设备执行的写入操作期间，控制数据写入定时，并且读取时钟在由存储器设备执行的读取操作期间，控制读取定时，

存储器设备被配置为执行监测数据时钟的占空比并生成第一结果的第一占空比监测，响应于第一占空比监测来提供调整定时的数据时钟，响应于第一结果来生成读取时钟偏移代码，并且使用读取时钟偏移代码校正读取时钟的占空比误差；并且

读取时钟偏移代码表示第一传播延迟和第二传播延迟之间的差，第一传播延迟与用于从存储器控制器向存储器设备传送数据的写入数据路径关联，并且第二传播延迟与用于从存储器设备向存储器控制器传送数据的读取数据路径关联。

20.根据权利要求19所述的装置，其中，存储器设备还被配置为执行监测读取时钟的占空比并生成第二结果的第二占空比监测，响应于第二占空比监测来提供调整定时的读取时钟，并且响应于第二结果来生成读取时钟偏移代码。

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