CN110800056A - 用于使用共享地址路径在存取存储器排组的同时刷新另一存储器排组的系统和方法 - Google Patents

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Abstract

本发明提供一种系统，其包含存储数据的第一和第二组存储器排组。所述系统还包含与所述存储器排组耦合的地址路径，所述地址路径将行地址提供到所述存储器排组。所述系统进一步包含与所述地址路径耦合的命令地址输入电路。所述命令地址输入电路包含存储及递增所述行地址的计数器。所述系统还包含响应于接收到刷新所述第一组存储器排组的命令而存储所述行地址的触发器。

Description

用于使用共享地址路径在存取存储器排组的同时刷新另一存 储器排组的系统和方法
技术领域
本发明的实施例大体上涉及半导体装置的领域。更确切地说，本发明的实施例涉及使用共享地址路径在存取半导体装置的第二存储器排组的同时刷新半导体装置的第一存储器排组。
背景技术
例如动态随机存取存储器(DRAM)的半导体存储器装置可通过定期从存储器单元读取信息并将所述读取信息重写到存储器单元以保存信息来刷新存储器单元。举例来说，存储器中的存储器数据的每一位可作为存储器上的电容器上电荷的存在或不存在而存储。随着时间流逝，电荷可泄漏且最终丢失，除非刷新数据。因而，外部电路可定期读取每一存储器单元且将数据重写到存储器单元，从而将电容器上的电荷恢复到其原始水准。存储器刷新循环可一次刷新一组或一个区域(例如，一个排组)的存储器单元，且每一相继循环可刷新下一组或下一个区域的存储器单元，由此刷新存储器中的所有存储器单元。这种刷新过程可由存储器装置的控制器和/或由使用者定期进行以保持存储器单元中的数据。
存储器可包含存储器单元的多个存储器排组。如果正在刷新一存储器排组，那么可不存取所述存储器排组(例如用于读取和/或写入操作)。例如DDR5 SDRAM(第五代双数据速率同步动态随机存取存储器)的一些DRAM可能能够仅刷新一些存储器排组，同时实现对其它存储器排组的存取。
可通过在单个地址路径上将行地址提供到存储器电路系统以进行刷新或存取来执行刷新或存取存储器排组。待刷新行地址可存储并维持在计数器中(例如存储器中)，所述计数器可在每次将行地址发射到寄存器之后递增。待存取行地址可经由外部装置(例如外部控制器)连同例如激活命令来提供。在任一情况下，行地址可经发射并存储在存储器的寄存器中，且命令地址输入电路或命令解码器可发射刷新或存取存储器排组的命令。与存储器排组耦合的排组控制块随后可基于存储在寄存器中的行地址执行刷新或存取操作。
然而，命令地址输入电路或命令解码器可发射对第一存储器排组中的一或多个行执行多个刷新操作的命令(包含存储在寄存器中的行地址)。在一些实施例中，单个命令(例如从第一存储器排组外部发布)可连续地对第一存储器排组中的多个行执行多个刷新操作。每一刷新操作可在给定刷新时间(tRFC)内执行。可通过将激活行地址存储在寄存器中而在与对第二存储器排组执行激活操作(例如从行读取或对行进行写入)大致同时或接近大致同时执行这些多个刷新操作中的一者(因而可能覆写存储在寄存器中的行地址以进行刷新操作)。因而，可对错误行地址(即，待激活的第二存储器排组的行地址)执行刷新操作，或可对错误行地址(即，待刷新的第一存储器排组的行地址)执行激活操作。
本发明的实施例可针对于上文所阐述的一或多个问题。
附图说明
图1为根据本发明的实施例的说明存储器装置的某些特征的简化框图；
图2为根据本发明的实施例的图1的存储器装置的命令地址输入电路的行地址输出电路的示意图；
图3为根据本发明的实施例的说明排组控制块执行命令的实例定时图，所述命令使用共享地址路径对图1的存储器装置的所有存储器排组的一或多个行执行一个刷新操作；
图4为根据本发明的实施例的说明排组控制块执行命令的实例定时图，所述命令使用共享地址路径对图1的存储器装置的所有存储器排组的一或多个行执行多个刷新操作；
图5为根据本发明的实施例的说明排组控制块执行命令的实例定时图，所述命令使用共享地址路径对图1的存储器装置的一组(例如偶数或奇数)存储器排组的一或多个行执行一个刷新操作；
图6为根据本发明的实施例的说明排组控制块执行命令的实例定时图，所述命令使用共享地址路径对图1的存储器装置的一组(例如偶数或奇数)存储器排组的一或多个行执行多个刷新操作；
图7为根据本发明的实施例的用于使用共享地址路径在激活图1的存储器装置的第二组存储器排组中的一行的同时刷新第一组存储器排组的方法的流程图；及
图8为根据本发明的实施例的用于使用共享地址路径使图1的存储器装置10的存储器排组中的行维持同步的方法的流程图。
具体实施方式
下文将描述一个或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何这类际实施方案的研发中，如同在任何工程或设计项目中，必须制定众多的实施方案特定决策以实现研发者的特定目标，例如与系统相关和企业相关约束的一致性，所述约束可能从一个实施方案到另一实施方案有所变化。此外，应了解，这类研发工作可能是复杂且耗时的，然而对于受益于本发明的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。
如在下文详细描述，假定存储器装置的存储器排组经同步(使得每一存储器排组的最近经刷新行的行地址相同)，当命令对第一组存储器排组中的一或多个行(且不对第二组存储器排组)执行多个刷新操作时，第一组排组控制块可捕获存储在寄存器中的行地址，刷新第一组存储器排组中对应于从寄存器捕获的行地址的第一组行，递增所捕获行地址(与捕获存储在寄存器中的后续行地址相对)且刷新第一组存储器排组中对应于从寄存器捕获并递增的行地址的第二组行。在刷新第一组存储器排组中的第一组和第二组行期间，第二组排组控制块可激活第二组存储器排组。此外，响应于接收到命令，触发器(或任何其它合适的锁存或门控逻辑)可存储行地址。第二组排组控制块可刷新第二组存储器排组中对应于存储在触发器中的行地址的第一组行，内部递增所存储行地址，且刷新第二组存储器排组中对应于所存储及内部递增行地址的第二组行。以这种方式，存储器装置可在激活第二组存储器排组中的一行以存取第二组存储器排组中的所述行(例如从其读取数据或对其写入数据)时刷新第一组存储器排组，同时防止刷新第一组存储器排组中的错误行或激活第二存储器排组中的错误行(且反之亦然)。
另外，存储器装置中的行地址输出电路可接收第一命令。当第一命令刷新存储器装置的所有存储器排组(例如REFab命令)时，行地址输出电路可选择或输出计数器输出(例如待刷新的存储器排组的行地址)。随后可递增计数器(例如递增到待刷新的存储器排组的下一行地址)。当第一命令激活存储器排组中的一行(例如ACT命令)时，行地址输出电路选择或输出(例如待读取或写入)的行地址。当第一命令刷新第一组存储器排组(例如REFsb(偶数)命令)时，行地址输出电路可将计数器输出存储在触发器中并选择或输出计数器输出。随后可递增计数器。
如果第一命令刷新第一组存储器排组，那么行地址输出电路随后可接收后续命令。当后续命令刷新第二组存储器排组(例如REFsb(奇数)命令)时，行地址输出电路可选择或输出触发器输出。当后续命令再次刷新第一组存储器排组(例如REFsb(偶数)命令)或存储器装置的所有存储器排组(例如REFab命令)时，行地址输出电路可选择或输出触发器输出并接收额外后续命令。当接收到后续命令时，行地址输出电路可选择或输出触发器输出并接收额外后续命令。以这种方式，可施行或维持存储器排组中正刷新的行的同步或配对。
现转而参考图式，图1为根据本发明的实施例的说明半导体装置(例如存储器装置10)的某些特征的简化框图。具体来说，图1的框图为说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDR SDRAM相比，DDR5 SDRAM的各种特征使功率消耗减少、带宽更多且存储容量更多。虽然本发明使用存储器装置10作为一实例，但应理解，设想本发明的实施例适用于任何合适的半导体装置，例如集成电路、晶体管、处理器、微处理器和类似者。
存储器装置10可包含多个存储器排组11。举例来说，存储器排组11可为DDR5SDRAM存储器排组。存储器排组11可提供于布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每一DIMM可包含多个SDRAM存储器芯片(例如，×8或×16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器排组11。存储器装置10表示具有多个存储器排组11的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器排组11可进一步经布置以形成排组群。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器排组11，布置成8个排组群，每一排组群包含2个存储器排组。举例来说，对于16Gb DDR5SDRAM，存储器芯片可包含32个存储器排组11，布置成8个排组群，每一排组群包含4个存储器排组。取决于整个系统的应用和设计，可利用存储器装置10上的存储器排组11的各种其它配置、组织和大小。举例来说，存储器排组11可划分成多组存储器排组11，例如，偶数存储器排组12和奇数存储器排组13。应理解，本发明中对偶数存储器排组12的参考应同样适用于奇数存储器排组13，且反之亦然。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14可包含经配置以提供来自例如控制器17的外部装置的多个信号(例如信号15)的处理和/或接口电路。控制器17可包含处理电路系统，例如一或多个处理器18(例如一或多个微处理器)，其可执行软件程序以例如将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。此外，处理器18可包含多个微处理器、一或多个“通用”微处理器、一或多个专用微处理器和/或一或多个专用集成电路(ASIC)或其某一组合。举例来说，处理器18可包含一或多个精简指令集(RISC)处理器。控制器17可耦合到一或多个存储器19，所述存储器可存储例如逻辑控制和/或软件、查找表、配置数据等的信息。在一些实施例中，处理器18和/或存储器19可在控制器17外部。存储器19可包含有形的非暂时性机器可读媒体，例如易失性存储器(例如随机存取存储器(RAM))和/或非易失性存储器(例如只读存储器(ROM)、快闪存储器硬盘驱动器或任何其它合适的光学、磁性或固态存储媒体或其组合)。存储器19可存储各种信息且可用于各种目的。举例来说，存储器19可存储供处理器18执行的机器可读和/或处理器可执行指令(例如，固件或软件)，例如用于将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收的指令。因而，控制器17可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
如将了解，命令接口14可包含多个电路，例如时钟输入电路20和命令地址输入电路21，例如以确保对信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，所述系统时钟信号在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边缘指代上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t的转变和互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边缘上输入，且数据在正和负时钟边缘两者上发射或接收。
I/O接口16可包含经配置以管理和/或执行存储器装置10与耦合到I/O接口16的任何合适外部装置之间的输入/输出操作的处理和/或接口电路。
时钟输入电路20接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器，例如延迟锁定回路(DLL)电路30。内部时钟产生器30基于所接收内部时钟信号CLK产生相位受控内部时钟信号LCLK。相位受控内部时钟信号LCLK供应到例如I/O接口16，并用作用于确定读取数据的输出定时的定时信号。
内部时钟信号CLK也可提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相位受控内部时钟信号LCLK的产生。命令解码器32还可经由总线37将命令信号提供到I/O接口16以促进接收和发射I/O信号。相位受控内部时钟信号LCLK可用于例如通过IO接口16对数据进行计时。
此外，命令解码器32可对例如读取命令、写入命令、模式寄存器集命令、激活命令等命令进行解码，并经由总线路径40提供对应于命令的特定存储器排组11的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器排组11的存取。在一个实施例中，每一存储器排组11包含排组控制块22，其提供所需解码(例如，行解码器和列解码器)以及其它特征，例如定时控制和数据控制，以促进来往于存储器排组11的命令的执行。确切地说，总线路径40可包含行地址路径，其可将行地址(例如，从命令解码器32或耦合到行地址路径的一或多个计数器发送的)提供到排组控制块22，以使得排组控制块22可对对应于行地址的行执行操作。路径40可由在待激活的路径40上发送行地址的命令解码器32以及在待刷新的路径40上发送行地址的计数器两者共享。类似于存储器排组11，排组控制块22还可划分成多组排组控制块22，例如与偶数存储器排组12相关联的偶数排组控制块23及与奇数存储器排组13相关联的奇数排组控制块24。应理解，本发明中对偶数排组控制块23的参考应同样适用于奇数排组控制块24，且反之亦然。
存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号定时到命令接口14。所述命令接口可包含命令地址输入电路21，其经配置以通过例如命令解码器32接收和发射命令以提供对存储器排组11的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定排组11的存取通过命令编码于CA<13:0>总线上。
另外，命令接口14可经配置以接收多个其它命令信号。举例来说，可提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间可使用重置命令(RESET_n)重置命令接口14、状态寄存器、状态机及其类似者。命令接口14也可接收命令/地址反转(CAI)信号，可提供所述命令/地址反转信号以例如取决于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器装置10置于测试模式以用于连接性测试。
命令接口14还可用于针对可检测的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10发射。还可产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
可利用上文所论述的命令和计时信号通过经由IO接口16发射和接收数据信号44来将数据发送到存储器装置10且发送来自存储器装置10的数据。更具体地说，数据可经由数据路径46发送到存储器排组11或从存储器排组11检索，所述数据路径46包含多个数据路径或双向数据总线。一般称作DQ信号的数据IO信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5 SDRAM存储器装置的某些存储器装置，IO信号可划分成高字节和低字节。举例来说，对于×16存储器装置，IO信号可划分成对应于例如数据信号的高字节和低字节的上部IO信号和下部IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常称作DQS信号。DQS信号由发送数据的外部处理器或控制器(例如，针对写入命令)或由存储器装置10(例如，针对读取命令)来驱动。对于读取命令，DQS信号实际上为具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号差分对可划分成对应于例如发送到存储器装置10及从所述存储器装置10发送的数据的高字节和低字节的上部数据选通信号和下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。
阻抗(ZQ)校准信号也可经由IO接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚且用于通过在过程、电压和温度(PVT)值的改变中调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知值。如将了解，精密电阻器一般耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。所述电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，环回信号(LOOPBACK)可通过IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置在其中信号通过同一引脚环回到存储器装置10的模式下。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据引脚和选通两者或可能仅包含数据引脚。这一般打算用于监测在IO接口16处由存储器装置10捕获的数据。
如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出存储器装置10的某些功能特征以有助于后续详细描述。
了解前述内容的情况下，图2为根据本发明的实施例的图1的存储器装置10的命令地址输入电路21的行地址输出电路50的示意图。如所说明，行地址输出电路50包含刷新计数器52及触发器54。计数器52可存储与存储器装置10的存储器排组11中待刷新的一行相关联的行地址。计数器52可在行地址输出电路50接收例如REFab(刷新所有存储器排组)命令56、REFsb(偶数)(刷新一些存储器排组-偶数)命令58或REFsb(奇数)(刷新一些存储器排组-奇数)命令60时递增所存储的行地址。可发射(例如通过命令接口14、外部控制器17或其类似者)REFab命令56以刷新所有存储器排组11，同时REFsb命令58、60可分别发射到存储器装置10的每一偶数排组控制块23以刷新偶数存储器排组12(例如与奇数存储器排组13分开地)或发射到存储器装置10的每一奇数排组控制块24以刷新奇数存储器排组13(例如与偶数存储器排组12分开地)。
也就是说，响应于接收到REFab命令56，每一存排组控制块22可刷新由相应存储器排组11的计数器52识别的行地址。响应于接收到REFsb(偶数)命令58，每一偶数排组控制块23可刷新由相应偶数存储器排组12(例如对应于偶数排组控制块23)的计数器52识别的行地址。类似地，响应于接收到REFsb(奇数)命令60，每一奇数排组控制块24可刷新由相应奇数存储器排组13(例如对应于奇数排组控制块24)的计数器52识别的行地址。
行地址输出电路50的多路复用器62可接受存储在计数器52中的行地址、存储在触发器54中的行地址和激活行地址64(例如与读取或写入操作相关联)作为输入。多路复用器62可基于选择信号66输出这些输入中的一者。选择信号66可指示发送到行地址输出电路50的命令是否为例如REFab命令56、REFsb(偶数)命令58、REFsb(奇数)命令60、激活命令或其类似者。多路复用器62随后可将存储在计数器52中的行地址、存储在触发器54中的行地址或激活行地址64输出到将输出存储为行地址70的寄存器68。随后可捕获(例如通过排组控制块22)行地址70以在偶数存储器排组12、奇数存储器排组13或两者中执行刷新和/或存取(例如读取/写入)操作。
触发器54可存储由多路复用器62输出的行地址。应理解，触发器54可实施为可存储至少一行地址的任何合适的闩锁装置、门控装置、存储器装置、存储装置及其类似者。
排组控制块22可每一刷新命令对相应存储器排组11(例如对应于排组控制块22)中的任何合适数目个行执行任何合适数目个刷新操作。举例来说，如果存储器装置10在FGR(细粒度刷新)2×模式下操作，那么单个刷新命令可刷新存储器排组11中的一或多个行。如果存储器装置在FGR 1×模式下操作，那么单个刷新命令可对存储器排组11中的两组行执行两个刷新操作。如下文所解释，当单个刷新命令执行多于一个(例如，两个)刷新操作时，可在与激活命令大致同时执行刷新操作中的一者，从而使得对错误行地址执行刷新操作或对错误行地址执行激活命令。
图3为根据本发明的实施例的说明排组控制块22执行REFab命令56的实例定时图80，所述REFab命令56使用共享地址路径40对图1的存储器装置10的所有存储器排组11中的一或多个行执行一个刷新操作。确切地说，存储器装置10可在FGR 2×模式下操作。由REFab命令56执行的每一刷新操作可耗费tRFCab ns(纳秒)82。举例来说，在存储器装置10在FGR 2×模式下操作的情况下，tRFCab 82可大致为约100ns。响应于接收到REFab命令56(例如在命令解码器32处)，偶数排组控制块23可刷新偶数存储器排组12，而(例如同时)奇数排组控制块24刷新奇数存储器排组13。因为偶数存储器排组12和奇数存储器排组13在REFab命令56期间经刷新，所以可能未激活存储器装置10的存储器排组11(例如用于读取/写入操作)。
举例来说，响应于接收到REFab命令56，行地址输出电路50可在共享地址路径40上输出计数器52中的行地址(即，行X 84)，以作为用以执行刷新操作的行地址70(即，如部分86所示)存储在寄存器68中。刷新计数器52随后可递增所存储的行地址(即，行X 84到行X+188)以考虑到正刷新的偶数存储器排组12和奇数存储器排组13的行X 84。偶数排组控制块23和奇数排组控制块24可捕获行地址70(即，行X 84)并刷新90、98偶数存储器排组12和奇数存储器排组13中的行地址70。
因为触发器54可响应于对一组(例如偶数或奇数)存储器排组11中的一或多个行执行刷新操作的第一(例如在存储器排组11经同步之后)REFsb命令58、60而存储行地址，所以触发器54可能不会基于REFab命令56更新其值。因而，触发器54可存储前一值(在先前第一REFsb命令58、60期间存储)或不存储值。
虽然图3的定时图80中描述的实例说明了正刷新的偶数存储器排组12和奇数存储器排组13的一个行(例如行X 84)，但应理解，可替代地或同样刷新偶数存储器排组12和奇数存储器排组13中的多个行。以这种方式，排组控制块22可响应于每一REFab命令56执行一个刷新操作而刷新图1的存储器装置10的所有存储器排组11中的一或多个行。
图4为根据本发明的实施例的说明排组控制块22执行REFab命令56的实例定时图110，所述REFab命令56使用共享地址路径40对图1的存储器装置10的所有存储器排组11中的一或多个行执行多个刷新操作。确切地说，存储器装置10可在FGR 1×模式下操作。因而，排组控制块22可响应于每一REFab命令56对存储器装置10的所有存储器排组11执行两个刷新操作。然而，应理解，排组控制块22可对存储器装置10的所有存储器排组11执行任何合适数目个刷新操作。如所说明，两个刷新操作刷新存储器排组11中的两个行。然而，应理解，排组控制块22可刷新存储器装置10的所有存储器排组11中的任何合适数目个行。由REFab命令56执行的每一刷新操作可耗费tRFCab ns(纳秒)112。举例来说，在存储器装置10在FGR 1×模式下操作的情况下，tRFCab 112可大致为约195ns。响应于接收到REFab命令56(例如在命令解码器32处)，偶数排组控制块23可首先刷新偶数存储器排组12，而(例如同时)奇数排组控制块24刷新奇数存储器排组13。如上文所提及，因为偶数存储器排组12和奇数存储器排组13在REFab命令56期间经刷新，所以可能未激活存储器装置10的存储器排组11(例如用于读取/写入操作)。
举例来说，响应于接收到REFab命令56，行地址输出电路50可在共享地址路径40上输出计数器52中的行地址(即，行X 84)，以作为待捕获以执行刷新和/或存取(例如读取/写入)操作的行地址70(即，如部分86所示)存储在寄存器68中。刷新计数器52随后可递增所存储的行地址(即，从行X 84到行X+1 88)。偶数排组控制块23和奇数排组控制块24可捕获行地址70(即，行X 84)并刷新90偶数存储器排组12和奇数存储器排组13中的行地址70。
当寄存器68可用于存储新行地址70时，行地址输出电路50则可在共享地址路径40上输出计数器52中的经递增行地址(即，行X+1 88)，以作为待捕获以执行刷新操作的行地址70(即，如部分114中所示)存储在寄存器68中。计数器52随后可递增所存储的行地址(即，从行X+1 88到行X+2 116)。偶数排组控制块23和奇数排组控制块24可捕获行地址70(即，行X+1 88)并刷新118、124偶数存储器排组12和奇数存储器排组13中的行地址70。
因为触发器54可响应于对一组(例如偶数或奇数)存储器排组11中的一或多个行执行刷新操作的第一(例如在存储器排组11经同步之后)REFsb命令58、60而存储行地址，所以触发器54可能不会基于REFab命令56更新其值。因而，触发器54可存储前一值(在先前第一REFsb命令58、60期间存储)或不存储值。
以这种方式，排组控制块22可响应于每一REFab命令56执行多个刷新操作而刷新图1的存储器装置10的所有存储器排组11中的多个行。
图5为根据本发明的实施例的说明排组控制块22通过使用共享地址路径40对图1的存储器装置10的一组(例如偶数或奇数)存储器排组11中的一或多个行执行一个刷新操作来执行REFsb命令58、60的实例定时图140。确切地说，存储器装置10可在FGR 2×模式下操作。由REFsb命令58、60执行的每一刷新操作可耗费tRFCsb ns(纳秒)142。举例来说，在存储器装置10在FGR 2×模式下操作的情况下，tRFCsb 142可大致为约100ns。响应于接收到REFsb(偶数)命令58(例如在命令解码器32处)，偶数排组控制块23可刷新偶数存储器排组12。类似地，响应于接收到REFsb(奇数)命令60(例如在命令解码器32处)，奇数排组控制块24可刷新奇数存储器排组13。在REFsb命令58、60期间，在正刷新一组存储器排组11(例如偶数存储器排组12)的同时，可激活另一组存储器排组11(例如奇数存储器排组13)(例如用于读取/写入操作)。
举例来说，响应于接收到REFsb(偶数)命令58，行地址输出电路50可在共享地址路径40上输出计数器52中的行地址(即，行X 84)，以作为待捕获以执行刷新操作的行地址70(即，如部分86中所示)存储在寄存器68中。计数器52随后可递增所存储的行地址(即，从行X84到行X+1 88)。偶数排组控制块23可捕获行地址70(即，行X 84)并刷新90偶数存储器排组12中的行地址70。另外，因为REFsb(偶数)命令58为第一(例如在存储器排组11经同步之后)刷新命令，所以触发器54可存储由计数器52输出的行地址(即，行X 92)。
在经由REFsb(偶数)命令58对偶数存储器排组12执行刷新操作90的同时，可激活奇数存储器排组13(例如用于读取/写入操作)。举例来说，响应于接收到激活(ACT)命令(例如在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可在共享地址路径40上输出奇数存储器排组13的激活行地址64(即，行A 144)，以作为待捕获以执行存取(例如读取/写入)操作的行地址70(即，如部分146中所示)存储在寄存器68中。在与(连续)激活之间的延迟相关联的延迟时间148(例如tRRD)之后，一或多个奇数排组控制块24可激活150一或多个奇数存储器排组13的行地址70(即，行A144)，以例如从行地址70进行读取或对其进行写入。在一些实施例中，在经由REFsb(偶数)命令58对偶数存储器排组12执行刷新操作90的同时，可接收多个激活命令且可执行多个激活150(例如取决于延迟148、其执行激活150所耗费的时间和其执行刷新操作90所耗费的时间)。
响应于接收到REFsb(奇数)命令60，且当寄存器68可用于存储新行地址70时，行地址输出电路50可在共享地址路径40上输出存储在触发器54中的行地址(即，行X 92)，以作为待捕获以执行刷新操作的行地址70(即，如部分94中所示)存储在寄存器68中。奇数排组控制块24可捕获行地址70(即，行X 92)并刷新98奇数存储器排组13中的行地址70。
在经由REFsb(奇数)命令60对奇数存储器排组13执行刷新操作98的同时，可激活偶数存储器排组12(例如用于读取/写入操作)。举例来说，响应于接收到激活命令(例如在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可在共享地址路径40上输出偶数存储器排组12的激活行地址64(即，行B152)，以作为待捕获以执行存取(例如读取/写入)操作的行地址70(即，如部分154中所示)存储在寄存器68中。在延迟148(例如tRRD)之后，一或多个偶数排组控制块23可激活156一或多个偶数存储器排组12的行地址70(即，行B152)，以例如从行地址70进行读取或对其进行写入。在一些实施例中，在经由REFsb(奇数)命令60对奇数存储器排组13执行刷新操作98的同时，可接收多个激活命令且可执行多个激活156(例如取决于延迟148、其执行激活156所耗费的时间和其执行刷新操作98所耗费的时间)。
虽然图5的定时图140中描述的实例说明了正刷新的偶数存储器排组12和奇数存储器排组13的一个行(例如行X 84)，但应理解，可替代地或同样刷新偶数存储器排组12和奇数存储器排组13中的多个行。以这种方式，排组控制块22可响应于每一REFsb命令58、60执行一个刷新操作而刷新图1的存储器装置10的一组(例如偶数或奇数)存储器排组11中的一个行。
图6为根据本发明的实施例的说明排组控制块22通过使用共享地址路径40对图1的存储器装置10的一组(例如偶数或奇数)存储器排组11中的一或多个行执行多个刷新操作来执行REFsb命令58、60的实例定时图170。确切地说，存储器装置10可在FGR 1×模式下操作。因而，排组控制块22可响应于每一REFsb命令58、60对存储器装置10的偶数存储器排组12或奇数存储器排组13执行两个刷新操作。然而，应理解，排组控制块22可对存储器装置10的偶数存储器排组12或奇数存储器排组13执行任何合适数目个刷新操作。
如所说明，两个刷新操作刷新偶数存储器排组12或奇数存储器排组13中的两个行。然而，应理解，排组控制块22可刷新存储器装置10的偶数存储器排组12或奇数存储器排组13中的任何合适数目个行。由REFsb命令58、60执行的每一刷新操作可耗费tRFCsb ns(纳秒)172来完成。举例来说，在存储器装置10在FGR 1×模式下操作的情况下，tRFCsb172可大致为约130ns。响应于接收到REFsb(偶数)命令58(例如在命令解码器32处)，偶数排组控制块23可刷新偶数存储器排组12。类似地，响应于接收到REFsb(奇数)命令60(例如在命令解码器32处)，奇数排组控制块24可刷新奇数存储器排组13。在REFsb命令58、60期间，在正刷新一组存储器排组11(例如偶数存储器排组12)的同时，可激活另一组存储器排组11(例如奇数存储器排组13)(例如用于读取/写入操作)。
举例而言，响应于接收到REFsb(偶数)命令58，行地址输出电路50可在共享地址路径40上输出计数器52中的行地址(即，行X 84)，以作为待捕获以执行存取(例如读取/写入)操作的行地址70(即，如部分86中所示)存储在寄存器68中。计数器52随后可递增所存储的行地址(即，从行X 84到行X+1 88)。偶数排组控制块23可捕获行地址70(即，行X 84)并刷新90偶数存储器排组12中的行地址70。另外，因为REFsb(偶数)命令58为第一(例如在存储器排组11经同步之后)刷新命令，所以触发器54可存储由计数器52输出的行地址(即，行X 92)。
在经由REFsb(偶数)命令58对偶数存储器排组12执行第一刷新操作90的同时，可激活奇数存储器排组13(例如用于读取/写入操作)。举例来说，响应于接收到对应于奇数存储器排组13的第一激活命令(例如在命令解码器32处)，当寄存器68可用于存储新行地址70时，行地址输出电路50可在共享地址路径40上输出奇数存储器排组13的第一激活行地址64(即，行A 144)，以作为待捕获以执行存取(例如读取/写入)操作的行地址70(即，如部分146中所示)存储在寄存器68中。在延迟148(例如tRRD)之后，一或多个奇数排组控制块24可激活150一或多个奇数存储器排组13的行地址70(即，行A144)，以例如从行地址70进行读取或对其进行写入。
在一些实施例中，在经由REFsb(偶数)命令58对偶数存储器排组12执行第一刷新操作90的同时可接收多个激活命令且可执行多个激活150。在一些实施例中，激活命令和/或激活150的数目可至少部分基于延迟148、其执行激活150耗费的时间和/或其执行第一刷新操作90耗费的时间。然而，在响应于REFsb命令58、60刷新一组存储器排组11中的多个行，例如刷新偶数存储器排组12或奇数存储器排组13中的两个行的情况下，可在与激活命令大致同时或接近大致同时执行后续行(例如第二行)的刷新操作。因此，因为使用共享地址路径40(例如代替多个地址路径，其中一个地址路径可能用于刷新操作且另一地址路径用于激活操作)，可捕获错误地址，且可对错误行地址(即，待激活的存储器排组的行地址)执行刷新操作或者可对错误行地址(即，待刷新的存储器排组的行地址)执行激活操作。因而，代替捕获行地址70以刷新(例如118)一组存储器排组11(例如偶数存储器排组12)的后续行(例如第二行)，与所述一组存储器排组11相关联的排组控制块22(例如偶数排组控制块23)可内部递增在第一刷新操作(例如90)期间所捕获的行地址70。
举例来说，在经由REFsb(偶数)命令58对偶数存储器排组12执行第一刷新操作90的同时，可第二次激活奇数存储器排组13。响应于接收到对应于奇数存储器排组13的第二激活命令(例如在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可在共享地址路径40上输出奇数存储器排组13的第二激活行地址64(即，行B152)，以作为待捕获以执行存取(例如读取/写入)操作的行地址70(即，如部分154中所示)存储在寄存器68中。在延迟148(例如tRRD)之后，一或多个奇数排组控制块24可激活156一或多个奇数存储器排组13的行地址70(即，行B152)，以例如从行地址70进行读取或对其进行写入。
响应于接收到REFsb(偶数)命令58，行地址输出电路50可在共享地址路径40上输出存储在计数器52中的行地址(即，行X+1 88)，以图将行X+1 88作为待捕获以执行刷新和/或存取(例如读取/写入)操作的行地址70(即，在部分154)存储在寄存器68中。然而，在一些情况下，寄存器68(例如在持续时间174内)可能不可用于存储新行地址70而是替代地保持所存储的行地址(即，行B152)。因而，如果偶数排组控制块23捕获行地址70以刷新118偶数存储器排组12中的行地址70，那么偶数排组控制块23可捕获176用于在奇数存储器排组13中激活的行地址70(即，行B152)(而非行X+1 88)。因此，偶数排组控制块23可刷新偶数存储器排组12中的错误行。
替代地，偶数排组控制块23可内部递增在第一刷新操作90期间所捕获的行地址70(即，从行X 84到行X+1)并刷新118经内部递增的行地址(即，行X+1)，而不是捕获176行地址70并刷新偶数存储器排组12的行地址70。以这种方式，存储器装置10可在激活奇数存储器排组13中的一行时刷新偶数存储器排组12，并防止刷新偶数存储器排组12中的错误行和/或激活奇数存储器排组13中的错误行。计数器52随后可递增所存储的行地址(即，从行X+188到行X+2 116)以考虑到与偶数存储器排组12相关联的经内部递增的行地址70。为了降低存储器装置10的电路系统的复杂度，在一些实施例中，命令接口14、命令地址输入电路21、命令解码器32和/或排组控制块22可确保对偶数行地址70(即，行X 84)执行第一刷新操作90，使得偶数行地址70的最低有效位为0。因此，内部递增行地址70仅仅是转换最低有效位(转换成1)。
在经由REFsb(偶数)命令58对偶数存储器排组12执行第一刷新操作90的同时，可第三次激活奇数存储器排组13。响应于接收到对应于奇数存储器排组13的第三激活命令(例如在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可在共享地址路径40上输出奇数存储器排组13的第三激活行地址64(即，行C 178)，以作为待捕获以执行存取(例如读取/写入)操作的行地址70(即，如部分180中所示)存储在寄存器68中。在与(连续)激活之间的延迟相关联的延迟时间148(例如tRRD)之后，一或多个奇数排组控制块24可激活182一或多个奇数存储器排组13的行地址70(即，行C178)，以例如从行地址70进行读取或对其进行写入。
响应于接收到REFsb(奇数)命令60，行地址输出电路50可在共享地址路径40上输出触发器54中的行地址(即，行X 92)以作为待捕获以执行刷新操作的行地址70(即，如部分94中所示)存储在寄存器68中。如所说明，如果不使用触发器，那么行地址输出电路50可能不能够输出正确行(即，行X)。也就是说，因为计数器52递增(例如递增到行X+2 116)，所以其不再存储奇数存储器排组13的用于刷新的正确行(例如行X)。奇数排组控制块24可捕获行地址70(即，行X 92)并刷新98奇数存储器排组13中的行地址70。
在经由REFsb(奇数)命令60对奇数存储器排组13执行第一刷新操作98的同时，可激活偶数存储器排组12(例如用于读取/写入操作)。举例来说，响应于接收到对应于偶数存储器排组12的第一激活命令(例如在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可在共享地址路径40上输出偶数存储器排组12的第一激活行地址64(即，行D184)，以作为待捕获以执行存取(例如读取/写入)操作的行地址70(即，如部分186中所示)存储在寄存器68中。在延迟148(例如tRRD)之后，一或多个偶数排组控制块23可激活188一或多个偶数存储器排组12的行地址70(即，行D 184)，以例如从行地址70进行读取或对其进行写入。
在经由REFsb(奇数)命令60对奇数存储器排组13执行第一刷新操作98的同时，可第二次激活偶数存储器排组12。响应于接收到对应于偶数存储器排组12的第二激活命令(例如在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可在共享地址路径40上输出偶数存储器排组12的第二激活行地址64(即，行E 190)，以作为待捕获以执行存取(例如读取/写入)操作的行地址70(即，如部分192中所示)存储在寄存器68中。在延迟148(例如tRRD)之后，一或多个偶数排组控制块23可激活194一或多个偶数存储器排组12的行地址70(即，行D184)，以例如从行地址70进行读取或对其进行写入。
响应于接收到REFsb(奇数)命令60，奇数排组控制块24还可内部递增在第一刷新操作98期间从触发器54捕获的行地址70(即，从行X 92到行X+1)，并刷新124经内部递增的行地址(即，行X+1)。以这种方式，存储器装置10可在激活偶数存储器排组12中的一行的同时刷新奇数存储器排组13。为了降低存储器装置10的电路系统的复杂度，在一些实施例中，命令接口14、命令地址输入电路21、命令解码器32和/或排组控制块22可确保对偶数行地址70(即，行X 92)执行第一刷新操作98，使得偶数行地址70的最低有效位为0。因此，内部递增行地址70仅仅是转换最低有效位(转换成1)。
在经由REFsb(奇数)命令60对奇数存储器排组13执行第一刷新操作98的同时，可第三次激活偶数存储器排组12。响应于接收到对应于偶数存储器排组12的第三激活命令(例如在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可在共享地址路径40上输出偶数存储器排组12的第三激活行地址64(即，行F 198)，以作为待捕获以执行刷新和/或存取(例如读取/写入)操作的行地址70(即，如部分200中所示)存储在寄存器68中。在延迟148(例如tRRD)之后，一或多个偶数排组控制块23可激活202一或多个偶数存储器排组12的行地址70(即，行F198)，以例如从行地址70进行读取或对其进行写入。
以这种方式，存储器装置10可在激活第二组存储器排组11中的一行以存取第二组存储器排组11中的所述行(例如从其读取数据或对其写入数据)时刷新第一组存储器排组11，同时防止刷新第一组存储器排组11中的错误行或激活第二存储器排组11中的错误行(且反之亦然)。在一些实施例中，当通过如图4中所示对存储器装置10的所有存储器排组11执行多个刷新操作而不是捕获行地址70并刷新存储器排组11的所述行地址70来执行REFab命令56时，排组控制块22可内部递增在第一刷新操作(例如90)期间所捕获的行地址70(例如行X 84)并刷新(例如118)经内部递增的行地址(例如行X+1)。
图7为根据本发明的实施例的用于使用共享地址路径40在激活图1的存储器装置10的第二组存储器排组11中的一行的同时刷新第一组存储器排组11的方法220的流程图。明确地说，执行方法220可产生图6的实例定时图170。方法220可由任何合适装置或装置组合执行，所述任何合适装置或装置组合可从寄存器(例如68)捕获行地址、递增从寄存器捕获的行地址并刷新存储器排组11中的行。虽然使用特定顺序的步骤描述方法220，但应理解，本发明涵盖可以与所说明顺序不同的顺序执行所描述的步骤，且可跳过或完全不执行某些所描述的步骤。在一些实施例中，方法220的至少一些步骤可由存储器装置10的排组控制块22执行，如下文所描述。
如所说明，排组控制块22接收(过程框222)刷新第一组存储器排组11(例如偶数存储器排组12或奇数存储器排组13)的命令。举例来说，命令可为REFsb(偶数)命令58或REFsb(奇数)命令60。
与第一组存储器排组11相关联的排组控制块(例如23、24)从存储器装置10的寄存器68捕获(过程框224)行地址70。寄存器68可经由共享地址路径40存储行地址输出电路50的多路复用器62的输出。因而，寄存器68可存储计数器52中所存储的行地址、触发器54中所存储的行地址或激活行地址64。
与第一组存储器排组11相关联的排组控制块刷新(过程框226)第一组存储器块中与从寄存器68捕获的行地址70相关联的第一行。确切地说，第一组存储器块中的第一行的地址可与从寄存器68捕获的行地址70相同。
与第一组存储器排组11相关联的排组控制块递增(过程框228)从寄存器68捕捉到行地址70。可内部递增行地址70，使得行地址70在排组控制块22本地的存储器装置(例如寄存器)中进行存储和递增。确切地说，存储在计数器52和/或触发器54中的行地址可能不会在递增行地址70时改变。然而，计数器52可能或可能不会递增其存储的行地址以考虑到经内部递增的行地址70。
与第一组存储器排组11相关联的排组控制块刷新(过程框230)第一组存储器块中与从寄存器68捕获并递增的行地址70相关联的第二行。确切地说，第一组存储器块中的第二行的地址可与从寄存器68捕获并递增的行地址70相同。以这种方式，排组控制块22可在激活第二组存储器排组中的一行时刷新第一组存储器排组，并防止刷新第一组存储器排组中的错误行和/或激活第二组存储器排组中的错误行。
在一些实施例中，可施行或维持存储器排组11中正刷新的行的同步或配对。举例来说，当每一存储器排组11的最近经刷新行的行地址相同时，可使存储器装置10的存储器排组11同步或配对。偶数排组控制块23可响应于接收到REFsb(偶数)命令58而刷新偶数存储器排组12，且随后可递增计数器52。如果存储器装置10在FGR 1×模式下操作，那么偶数排组控制块23可刷新偶数存储器排组12中的两个行，且可递增计数器52两次。如果存储器装置10在FGR2×模式下操作，那么偶数排组控制块23可刷新偶数存储器排组12中的一个行，且可递增计数器52一次。
为了施行同步或配对，奇数排组控制块24可响应于接收到REFsb(奇数)命令60而刷新奇数存储器排组13。因此，偶数存储器排组12及奇数存储器排组13中的最近经刷新行的行地址相同。然而，在一些情况下，代替奇数排组控制块24接收REFsb(奇数)命令60，偶数排组控制块23可再次接收例如REFab命令56或REFsb(偶数)命令58。在这种情况下递增计数器52可导致存储器排组11去同步。
为了施行同步或配对，当存储器排组11经同步(例如使得每一存储器排组11中的最近经刷新行的行地址相同)时，行地址输出电路50可响应于接收到REFab命令56或第一REFsb命令选择计数器52的输出(例如以发送到寄存器68从而存储为行地址70)。如果接收到第一REFsb命令，那么触发器54捕获或存储计数器52的输出。此外，如果接收到第一REFsb命令，那么存储器排组11不同步(因为每一存储器排组11中的最近经刷新行的行地址不同)。如果存储器排组11不同步，那么行地址输出电路50可选择触发器54的关于刷新命令(例如REFab命令56、另一第一REFsb命令或第二REFsb命令)的输出，直至存储器排组11经同步为止。一旦每一存储器排组11中的最近经刷新行的行地址相同(例如在实施第二REFsb命令之后)，存储器排组11就可经同步。随后可重复这个过程。以这种方式，可施行或维持存储器排组11中正刷新的行的同步或配对。
在以上实例过程中，假定两个REFsb命令各指代构成整组存储器排组11的两组存储器排组11(例如偶数存储器排组12及奇数存储器排组13)。举例来说，可能存在四组存储器排组及四个对应REFsb命令(例如REFsb(0)命令、REFsb(1)命令、REFsb(2)命令及REFsb(3)命令)。在这个实例中，如果执行第一刷新命令(例如REFsb(0)命令)，存储器排组11在同样执行剩余刷新命令(例如REFsb(1)命令、REFsb(2)命令和REFsb(3)命令)之后经同步。
作为一实例，下表1说明当存储器排组11最初经同步时计数器52和触发器54响应于接收到REFab命令56的操作。触发器54首先存储行地址X的值，但初始值可为任何给定值。
REF<sub>ab</sub> REF<sub>ab</sub> REF<sub>ab</sub> REF<sub>ab</sub> REF<sub>ab</sub>
计数器 X+1 X+2 X+3 X+4 X+5
触发器 X X X X X
表1
如表1中所说明，在存储器排组11最初响应于每一REFab命令56经同步的情况下，递增计数器52。另外，针对每一REFab命令56，行地址输出电路50选择计数器52的输出。如所说明，“+1”指示递增行地址X，其中“+1”对应于在FGR 2×模式下每一刷新命令(例如在给定刷新时间(tRFC)内)执行一个刷新操作。当处于FGR1×模式下时，每一递增(+1)可替换成“+2”以对应于每一刷新命令(例如在给定刷新时间(tRFC)内)执行两个刷新操作。
作为另一实例，下表2说明当存储器排组11最初经同步时计数器52和触发器54响应于接收到交替REFab命令的操作。针对表2及后续表格，假定两个REFsb命令各指代构成整组存储器排组11的两组存储器排组11(例如偶数存储器排组12及奇数存储器排组13)。然而，应理解，涵盖任何数目个组的存储器排组和对应REFsb命令。
Figure BDA0002336603820000181
Figure BDA0002336603820000191
表2
如表2中所说明，当存储器排组11经同步时，响应于每一第一REFsb命令(例如每一REFsb(0)命令)，触发器54存储计数器52的值(如由阴影框所说明)。随后递增计数器52。针对每一第一REFab命令，行地址输出电路50选择计数器52的输出。当存储器排组11不同步时，响应于每一第二REFsb命令(例如每一REFsb(1)命令)，行地址输出电路50选择触发器54的输出(且不递增计数器52)。
作为又一实例，下表3说明当存储器排组11最初经同步时计数器52和触发器54响应于接收到REFab命令56和交替REFsb命令的操作。
Figure BDA0002336603820000192
表3
如表3中所说明，当存储器排组11响应于每一REFab命令56经同步时，递增计数器52。类似地，响应于每一第一REFsb命令(例如第一和第三REFsb(0)命令及第二REFsb(1)命令)，触发器54存储计数器52的值(如由阴影框所说明)。随后递增计数器52。另外，针对每一第一REFab命令，行地址输出电路50选择计数器52的输出。当存储器排组11不同步时，响应于每一第二REFsb命令(例如第一和第三REFsb(1)命令及第二REFsb(0)命令)，行地址输出电路50选择触发器54的输出(且不递增计数器52)。
作为另一实例，下表4说明当存储器排组11未经同步时计数器52和触发器54响应于接收到REFab命令56的操作。
Figure BDA0002336603820000193
表4
如表4中所说明，在存储器排组11响应于第一REFab命令56经同步的情况下，递增计数器52。另外，针对第一REFab命令56，行地址输出电路50选择计数器52的输出。类似地，响应于第一REFsb命令(例如REFsb(0)命令)，触发器54存储计数器52的值(如由阴影框说明)。随后递增计数器52。另外，响应于接收到第一REFab命令，行地址输出电路50选择计数器52的输出。然而，在第一REFsb命令之后，存储器排组11不同步。因而，响应于接收到第二REFab命令56，当存储器排组11不同步时，行地址输出电路50选择触发器54的输出，且不递增计数器52。此外，只要存储器排组11不同步，行地址输出电路50即可选择触发器54的输出，且可不递增计数器52。一旦存储器排组11经同步(例如在接收对应于剩余存储器排组的REFsb命令，例如REFsb(1)命令之后)，可递增计数器52。
作为又一实例，下表5说明当存储器排组11未经同步时计数器52和触发器54响应于接收到REFab命令的操作。
Figure BDA0002336603820000201
表5
如表5中所说明，在存储器排组11经同步的情况下，响应于第一REFsb命令(例如第一REFsb(0)命令)，触发器54存储计数器52的值(如由阴影框所说明)。随后递增计数器52。另外，响应于接收到第一REFab命令，行地址输出电路50选择计数器52的输出。结果，存储器排组11不同步。响应于对应于剩余存储器排组的第二REFsb命令(例如第一REFsb(1)命令)，行地址输出电路50选择触发器54的输出(且不递增计数器52，因为其先前已响应于接收到第一REFsb(0)命令而经递增)。结果，存储器排组11经同步。
在存储器排组11再同步的情况下，响应于第三REFsb命令(例如第二REFsb(1)命令)，触发器54存储计数器52的值(如由阴影框所说明)。随后递增计数器52。另外，响应于接收到第三REFab命令，行地址输出电路50选择计数器52的输出。结果，存储器排组11不同步。随后接收不对应于剩余存储器排组(例如与另一REFsb(0)命令相反)的第四REFsb命令(例如第三REFsb(1)命令)。因而，行地址输出电路50选择触发器54的输出(且不递增计数器52)。结果，存储器排组11仍不同步。
类似地，在接收到不对应于剩余存储器排组的第五REFsb命令(例如第四REFsb(1)命令)之后，行地址输出电路50再次选择触发器54的输出(且不递增计数器52)，且存储器排组11仍不同步。在接收到对应于剩余存储器排组的第六REFsb命令(例如第二REFsb(0)命令)之后，行地址输出电路50选择触发器54的输出(且不递增计数器52)，且存储器排组11经同步。
因而，响应于接收到第一REFab命令56，因为存储器排组11经同步，所以递增计数器52。类似地，响应于接收到第二REFab命令56，因为存储器排组11仍同步，所以再次递增计数器52。另外，针对每一REFab命令56，行地址输出电路50选择计数器52的输出。以这种方式，可施行或维持存储器排组11中正刷新的行的同步或配对。
图8为根据本发明的实施例的用于使用共享地址路径40对图1的存储器装置10的存储器排组11中的行施行同步或配对或者使其维持同步或配对的方法240的流程图。方法240可由任何合适的装置或装置组合执行，所述任何合适的装置或装置组合可接收命令、确定命令类型及选择计数器输出和触发器输出。虽然使用特定顺序的步骤描述方法240，但应理解，本发明涵盖可以与所说明顺序不同的顺序执行所描述的步骤，且可跳过或完全不执行某些所描述的步骤。在一些实施例中，方法240的至少一些步骤可由行地址输出电路50执行，如下文所描述。然而，应理解，涵盖任何合适的装置或装置组合以执行方法240，例如命令接口14、命令地址输入电路21、命令解码器32及其类似者。
可假定，在方法240开始时，存储器排组11经同步或配对，使得每一存储器排组11中的最近经刷新行的行地址相同。如所说明，行地址输出电路50接收(过程框242)第一命令。行地址输出电路50确定(决策框244)命令是否为REFab命令56。
如果是，那么行地址输出电路50选择(过程框246)计数器52的计数器输出并递增计数器52。也就是说，行地址输出电路50在共享地址路径40上输出存储在计数器52中的行地址。偶数排组控制块23随后可刷新偶数存储器排组12中的行地址，且奇数排组控制块24可刷新奇数存储器排组13中的行地址。因为存储器排组11经同步，所以偶数存储器排组12中的行地址与奇数存储器排组13中的行地址相同。计数器52随后可递增行地址(例如递增到紧接的下一行地址)。方法240随后重新开始并返回到过程框242。
如果行地址输出电路50确定(决策框244)第一命令不为REFab命令56，那么行地址输出电路50确定(决策框248)第一命令是否为针对第一组存储器排组(例如偶数或奇数)的REFsb命令。如果不是，那么行地址输出电路50确定(决策框250)第一命令是否为激活(例如ACT)命令。如果是，那么行地址输出电路50在共享地址路径40上选择(过程框252)待激活的行地址。排组控制块22随后可激活存储器排组11的行地址。方法240随后重新开始并返回到过程框242。
如果行地址输出电路50确定(决策框244)第一命令为针对第一组存储器排组的REFsb命令，那么行地址输出电路50将计数器52的计数器输出存储(过程框254)在触发器54中。也就是说，将存储在计数器52中的行地址存储在触发器54中。行地址输出电路50随后选择(过程框256)计数器输出并递增计数器52。也就是说，行地址输出电路50在共享地址路径40上输出存储在计数器52中的行地址。计数器52随后可递增行地址(例如递增到紧接的下一行地址)。
行地址输出电路50接收(过程框258)后续命令。行地址输出电路50随后确定(决策框260)后续命令是否为针对第二组存储器排组的REFsb命令。明确地说，如果第一命令为针对偶数存储器排组12的REFsb(偶数)命令58，那么后续命令为针对奇数存储器排组13的REFsb(奇数)命令60。类似地，如果第一命令为针对奇数存储器排组13的REFsb(奇数)命令60，那么后续命令为针对偶数存储器排组12的REFsb(偶数)命令58。如果是，那么行地址输出电路50选择(过程框262)触发器54的触发器输出。也就是说，行地址输出电路50在共享地址路径40上输出存储在触发器54中的行地址。刷新第二组存储器排组可使存储器排组11同步。因而，方法240随后重新开始并返回到过程框242。
如果行地址输出电路50确定(决策框260)后续命令不为针对第二组存储器排组的REFsb，那么后续命令可能不会使存储器排组11同步。行地址输出电路50随后可确定(决策框264)后续命令是否为REFab命令56或针对第一组存储器排组的REFsb命令。如果是，那么行地址输出电路50选择(过程框266)触发器54的触发器输出。也就是说，行地址输出电路50在共享地址路径40上输出存储在触发器54中的行地址。因为REFab命令56和针对第一组存储器排组的REFsb命令并未使存储器排组11同步，所以方法240返回到过程框258以接收另一后续命令。方法240可仅在行地址输出电路50接收到使存储器排组11同步的后续命令(例如针对第二组存储器排组的REFsb命令)时重新开始。
如果行地址输出电路50不确定(决策框264)后续命令为REFab命令56或针对第一组存储器排组的REFsb命令，那么行地址输出电路50可确定(决策框268)后续命令是否为激活(例如ACT)命令。如果是，那么行地址输出电路50在共享地址路径40上选择(过程框270)待激活的行地址。排组控制块22随后可激活存储器排组11的行地址。因为ACT命令并未使存储器排组11同步，所以方法240返回到过程框258以接收另一后续命令。方法240可仅在行地址输出电路50接收到使存储器排组11同步的后续命令(例如针对第二组存储器排组的REFsb命令)时重新开始。以这种方式，可施行或维持存储器排组11中正刷新的行的同步或配对。
虽然本发明可出现各种修改和替代形式，但具体实施例已在附图中通过举例方式展示且在本文中详细描述。然而，应理解，本发明并不打算限于所揭示的特定形式。实际上，本发明旨在涵盖属于由下文所附权利要求书限定的本发明的精神和范围内的所有修改、等效物和替代方案。
本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果随附于本说明书的末尾的任何权利要求项含有表示为“用于[执行功能]的装置…”或“用于[执行功能]的步骤…”的一或多个要素，那么希望根据35 U.S.C.112(f)解读这些要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，希望不根据35U.S.C.112(f)解读这些要素。

Claims (21)

1.一种系统，其包括：
多个存储器排组，其经配置以存储数据，其中所述多个存储器排组包括第一组存储器排组和第二组存储器排组；
地址路径，其与所述多个存储器排组耦合，其中所述地址路径经配置以将行地址提供到所述多个存储器排组；及
命令地址输入电路，其与所述地址路径耦合，其中所述命令地址输入电路包括：
计数器，其经配置以存储及递增所述行地址；及
触发器，其经配置以响应于接收到刷新所述第一组存储器排组的命令而存储所述行地址。
2.根据权利要求1所述的系统，其中所述命令地址输入电路经配置以选择存储在所述计数器中的所述行地址并在所述多个存储器排组经同步时经由所述地址路径刷新所述多个存储器排组中与存储在所述计数器中的所述行地址相关联的一行。
3.根据权利要求1所述的系统，其中所述命令地址输入电路经配置以选择存储在所述触发器中的所述行地址并在所述多个存储器排组未经同步时经由所述地址路径刷新所述多个存储器排组中与存储在所述触发器中的所述行地址相关联的一行。
4.根据权利要求3所述的系统，其中在所述命令地址输入电路刷新所述多个存储器排组中与存储在所述触发器中的所述行地址相关联的所述行之后，所述多个存储器排组仍未经同步。
5.根据权利要求1所述的系统，其中所述命令地址输入电路经配置以选择存储在所述触发器中的所述行地址并在所述多个存储器排组未经同步时经由所述地址路径刷新所述第一组存储器排组中与存储在所述触发器中的所述行地址相关联的一行。
6.根据权利要求5所述的系统，其中在所述命令地址输入电路刷新所述第一组存储器排组中与存储在所述触发器中的所述行地址相关联的所述行之后，所述多个存储器排组仍未经同步。
7.根据权利要求1所述的系统，其中所述命令地址输入电路经配置以选择存储在所述触发器中的所述行地址并在所述多个存储器排组未经同步时经由所述地址路径刷新所述第二组存储器排组中与存储在所述触发器中的所述行地址相关联的一行。
8.根据权利要求7所述的系统，其中在所述命令地址输入电路刷新所述第二组存储器排组中与存储在所述触发器中的所述行地址相关联的所述行之后，所述多个存储器排组经同步。
9.根据权利要求1所述的系统，其中所述触发器经配置以在所述多个存储器排组经同步时存储所述行地址。
10.根据权利要求1所述的系统，其包括与所述多个存储器排组耦合的多个排组控制块，其中所述多个排组控制块经配置以在经由所述地址路径接收所述行地址后即刻内部递增所述行地址。
11.一种行地址输出电路，其包括：
计数器，其经配置以存储及递增半导体装置的待刷新存储器排组的行地址；
触发器，其经配置以响应于接收到刷新第一组存储器排组的命令而存储所述行地址；及
多路复用器，其经配置以基于选择信号从所述计数器输出所述行地址或从所述触发器输出所述行地址，
其中所述第一组所述存储器排组经配置以在激活第二组所述存储器排组期间进行刷新，其中所述第二组所述存储器排组经配置以在激活所述第一组所述存储器排组期间进行刷新。
12.根据权利要求11所述的行地址输出电路，其中所述多路复用器经配置以在所述存储器排组经同步且所述选择信号与刷新所述存储器排组或所述第一组所述存储器排组相关联时从所述计数器输出所述行地址。
13.根据权利要求11所述的行地址输出电路，其中所述多路复用器经配置以在所述存储器排组未经同步且所述选择信号与刷新所述存储器排组、所述第一组所述存储器排组或所述第二组所述存储器排组相关联时从所述触发器输出所述行地址。
14.根据权利要求11所述的行地址输出电路，其中所述多路复用器经配置以基于所述选择信号输出待激活的所述存储器排组的激活行地址。
15.根据权利要求14所述的行地址输出电路，其中所述多路复用器经配置以在所述选择信号与激活所述存储器排组相关联时输出所述激活行地址。
16.一种方法，其包括：
在半导体装置处接收第一命令；
当所述第一命令经配置以刷新所述半导体装置的多个存储器排组时，选择所述半导体装置的计数器的计数器输出，其中所述计数器经配置以存储所述多个存储器排组的行地址；及
当所述第一命令经配置以单独刷新所述多个存储器排组中的第一组存储器排组时：
将所述计数器输出存储在所述半导体装置的触发器中；
选择所述计数器输出；且
当所述多个存储器排组未经同步时：
接收后续命令；
当所述后续命令经配置以单独刷新所述多个存储器排组中的第二组存储器排组时，选择所述触发器的触发器输出；及
当所述后续命令经配置以单独刷新所述多个存储器排组或所述第一组存储器排组时，选择所述触发器输出。
17.根据权利要求16所述的方法，其包括当所述第一命令经配置以激活一行所述存储器排组时，选择待激活的所述多个存储器排组的激活行地址。
18.根据权利要求16所述的方法，其包括当所述后续命令经配置以激活所述一行所述存储器排组时，选择待激活的所述多个存储器排组的激活行地址。
19.根据权利要求16所述的方法，其包括当所述第一命令经配置以单独刷新所述第一组存储器排组时，单独地刷新所述第一组存储器排组，同时单独地激活所述第二组存储器排组。
20.根据权利要求16所述的方法，其包括当所述第一命令经配置以刷新所述多个存储器排组时，递增所述计数器。
21.根据权利要求16所述的方法，其包括当所述后续命令经配置以单独刷新所述第二组存储器排组时，单独地刷新所述第二组存储器排组，同时单独地激活所述第一组存储器排组。
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