CN113012737B - 用于存储器刷新操作的精细粒度模式的选择性延长 - Google Patents

用于存储器刷新操作的精细粒度模式的选择性延长 Download PDF

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Abstract

本申请案涉及用于存储器刷新操作的精细粒度模式的选择性延长。控制电路系统可操作以刷新存储器库且确定存储器库在从当前时间起的阈值持续时间内未被刷新。所述控制电路系统可响应于确定所述存储器库在所述阈值持续时间内未被刷新而延长操作模式的持续时间。响应于延长所述操作模式的所述持续时间，所述控制电路系统可刷新第二存储器库而不刷新第一存储器库。

Description

用于存储器刷新操作的精细粒度模式的选择性延长
技术领域
本发明大体上涉及存储器装置，且更特定来说，涉及用于保存存储于存储器装置中的数据的存储器刷新操作。
背景技术
本章节希望向读者介绍可与在下文将描述及/或主张的本发明技术的各个方面有关的各方面技术。据信，此论述有助于向读者提供背景信息以促进更好地理解本发明的各个方面。因此，应了解，这些陈述应鉴于此来解读，而非作为现有技术的认可。
一般来说，计算系统包含处理电路系统(例如一或多个处理器或其它合适组件)及存储器装置(例如芯片或集成电路)。可在存储器模块上将一或多个存储器装置实施为存储阵列的部分(例如用于双列直插式存储器模块(DIMM)上的动态随机存取存储器(DRAM)装置)以存储处理电路系统可存取的数据。举例来说，基于到计算系统的用户输入，处理电路系统可请求存储器模块从其存储器装置检索对应于用户输入的数据。在一些例子中，所检索数据可包含可由处理电路系统执行以执行操作的指令，及/或可包含用作操作的输入的数据。另外，在一些情况中，举例来说，从操作输出的数据可存储于存储器中以实现后续检索。这些存储器装置可包含将经由存储器刷新操作(例如刷新操作)来周期性刷新以维持经由存储器装置存储的数据的存储电路系统。然而，刷新操作可能消耗过多电量。
发明内容
一方面，本发明涉及一种装置，其包括：第一存储器库；第二存储器库；及控制电路系统，其经配置以：刷新所述第一存储器库；确定在当前时间所述第二存储器库在从所述当前时间起的阈值持续时间内未被刷新；响应于确定所述第二存储器库在所述阈值持续时间内未被刷新而延长操作模式的持续时间；及响应于延长所述操作模式的所述持续时间，刷新所述第二存储器库而不刷新所述第一存储器库。
另一方面，本发明涉及一种操作控制电路系统的方法，其包括：在第一时间接收退出所述控制电路系统的操作模式的指令；在所述第一时间确定所述控制电路系统刷新第一存储器库而不刷新第二存储器库；响应于确定所述控制电路系统刷新所述第一存储器库而不刷新所述第二存储器库，使所述控制电路系统的所述操作模式的持续时间延长超过所述第一时间；及响应于延长所述操作模式的所述持续时间，在所述控制电路系统处于所述操作模式时，刷新所述第二存储器库而不刷新所述第一存储器库。
另一方面，本发明涉及一种装置，其包括：处理器；及存储器，其存储指令，所述指令在由所述处理器执行时致使所述处理器执行包括以下的操作：在第一时间接收致使所述处理器退出操作模式的指令；在所述第一时间确定刷新所述存储器的第一部分而不刷新所述存储器的第二部分；响应于确定刷新所述存储器的所述第一部分而不刷新所述存储器的所述第二部分而延长所述操作模式的持续时间；及响应于延长所述操作模式的所述持续时间，在所述控制电路系统处于所述操作模式时，刷新所述存储器的所述第二部分而不刷新所述存储器的所述第一部分。
附图说明
可在阅读以下具体实施方式且参考图式之后更好地理解本发明的各个方面，其中：
图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；
图2是根据本发明的实施例的图1的存储器装置的命令地址输入电路的行地址输出电路的示意图；
图3是说明根据本发明的实施例的执行使用共享地址路径对图1的存储器装置的所有存储器库的一或多个行执行一个刷新操作的命令的库控制块的实例时序图；
图4是说明根据本发明的实施例的执行使用共享地址路径对图1的存储器装置的一组(例如偶数或奇数)存储器库的一或多个行执行一个刷新操作的命令的库控制块的实例时序图；
图5是根据本发明的实施例的用于在使用共享地址路径激活第二组存储器库的行时刷新图1的存储器装置的第一组存储器库的方法的流程图；
图6是根据本发明的实施例的可在执行刷新操作时由图1的存储器装置使用的具有变化粒度的存储器命令的说明；
图7是根据本发明的实施例的由图1的存储器装置遵循的实例刷新命令调度的时序图；
图8是根据本发明的实施例的由图1的存储器装置遵循的第二实例刷新命令调度的时序图；
图9是根据本发明的实施例的由图1的存储器装置遵循的第三实例刷新命令调度的时序图；
图10是根据本发明的实施例的用于管理从图1的存储器装置的精细粒度刷新模式(FGR模式)退出的方法的流程图；
图11是根据本发明的实施例的由图1的存储器装置遵循的第四实例刷新命令调度的时序图；
图12是根据本发明的实施例的由图1的存储器装置遵循的第五实例刷新命令调度的时序图；
图13是根据本发明的实施例的由图1的存储器装置遵循的第六实例刷新命令调度的时序图；
图14是根据本发明的实施例的比较刷新命令调度的时序图；及
图15是根据本发明的实施例的比较图14的刷新命令调度且展示从正常模式进入FGR模式及从FGR模式进入自刷新模式的图1的存储器装置的时序图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，本说明书中未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如同任何工程或设计项目，作出许多实施方案特定决策以实现开发者的可随实施方案变化的特定目标，例如符合系统相关及业务相关约束。此外，应了解，此开发工作可能既复杂又耗时，但对于获益于本发明的所属领域的一般技术人员来说仍将是常规设计、制作及制造任务。
当引入本发明的各个实施例的元件时，冠词“一”及“所述”希望意谓存在一或多个所述元件。术语“包括”、“包含”及“具有”希望具包含性且意谓可存在除所列元件之外的额外元件。另外，应了解，参考本发明的“一个实施例”或“实施例”不希望被解译为排除也并入所述特征的额外实施例的存在。
计算系统可包含在操作中经由电信号传递信息的电子装置。举例来说，计算系统中的电子装置可包含通信地耦合到存储器的处理器。以此方式，处理器可与存储器通信以检索可执行指令、检索由处理器处理的数据及/或存储从处理器输出的数据。然而，不同类型的存储器可经周期性或不定期刷新以将信息适当留存于存储器内。
举例来说，动态随机存取存储器(DRAM)装置或另一种类型的易失性半导体存储器装置会随时间丢失存储于其存储器电路系统内的信息。为抑制存储于存储器电路系统内的信息随时间消减，可刷新DRAM装置作为存储器刷新操作的部分。在存储器刷新操作期间，读取及重写DRAM装置的部分(例如存储器库)作为刷新(例如，恢复)表示存储于存储器电路系统内的信息的电信号的方式。
像电子装置内的许多操作一样，存储器刷新操作可由电子装置的控制器引发且由后续逻辑电路系统管理，所述逻辑电路系统响应于存储器刷新操作的引发而产生额外控制信号。存储器装置可包含存储器库，且存储器库群组可耦合到存储器库逻辑电路系统，所述存储器库逻辑电路系统产生额外控制信号以执行存储器刷新操作。此外，存储器控制器可在处于精细粒度刷新模式(FGR模式)时刷新DRAM装置。
在处于FGR模式时，至少部分负责DRAM装置的存储器库的刷新的存储器控制器可传输刷新命令以指示以各种粒度刷新存储器库。举例来说，当以正常操作模式(例如正常模式而非FGR模式)操作时，存储器控制器可传输刷新命令以刷新DRAM装置的所有存储器库(REFab)，但存储器控制器有时可传输两个刷新命令来刷新(例如两个REFab命令)以在以FGR模式操作时实现以REFab 1x模式的相同效果。此外，在一些情况中，刷新操作粒度可增加以包含命令DRAM装置的个别库(例如，REFab(FGRmode)＝REFsb(0)、REFsb(1)、REFsb(2)、REFsb(3))。通常建议在以FGR模式操作时具有偶数个所有库刷新操作(例如REFab命令)。当存储器控制器的操作致使以FGR模式执行(例如非偶数个REFab命令、奇数个REFab命令)非偶数个所有库刷新操作，存储器控制器可对库执行额外所有库刷新操作(例如额外REFab命令)。当以正常模式(例如非FGR模式)操作时，存储器控制器可使用REFab命令刷新所有存储器库且无法刷新在处于FGR模式时允许的可选数目个库。由于在存储器控制器退出FGR模式之前刷新一些存储器库，因此刷新所有存储器库以补偿未被刷新的存储器库的部分可能是冗余的。冗余刷新操作会增加DRAM装置的功耗。因此，如果减少或消除这些冗余刷新操作，那么可减少DRAM装置的功耗且因此减少电子装置的功耗。
由于DRAM装置响应于从FGR模式提前退出而执行这些冗余刷新操作，因此操作DRAM装置以在退出FGR模式之前考虑偶数个刷新操作(例如偶数个REFab命令、偶数个REFsb(0)、REFsb(1)、REFsb(2)及REFsb(3)命令)可改进DRAM装置的操作(例如，减少功耗)。由于DRAM装置可响应于接收退出FGR模式的命令而内部延长FGR模式的持续时间，因此操作可改进。延长FGR模式可允许DRAM装置有时间在退出FGR模式之前完成希望被刷新的存储器的任何剩余部分的刷新。举例来说，响应于存储器控制器指示从FGR模式退出，DRAM装置可内部延长FGR模式(例如，不依赖于来自存储器控制器的指令)以提供时间来完成任何不完整或非偶数刷新操作。在一些情况中，可使FGR模式延长合适时间量以用于完成任何剩余刷新操作(例如，FGR模式延长的时间量可在延长之间变化且基于剩余刷新操作量)。当在从FGR模式退出之前刷新存储器的每一存储器部分时及/或当执行偶数个所有库刷新命令时，额外刷新操作不应用于已刷新的存储器部分，借此减少DRAM装置的功耗。
现转向图，图1是说明半导体装置(例如存储器装置10)的某些特征的简化框图。根据一个实施例，存储器装置10可为第五代双倍数据速率同步动态随机存取存储器(DDR5SDRAM)装置。DDR5 SDRAM的各种特征允许减少存储器的功耗，其中存储器可具有比前几代DDR SDRAM更大之带宽及更多之存储容量。尽管本发明使用存储器装置10作为实例，但应了解，本发明的实施例预期可应用于任何合适半导体装置，例如集成电路、晶体管、处理器、微处理器及类似者。
存储器装置10可包含多个存储器库11。在一些实施例中，存储器库11包含DDR5SDRAM存储器库。存储器库11可提供于布置于一或多个双列直插式存储器模块(DIMMS)上的一或多个芯片(例如SDRAM芯片)上。以此方式，每一DIMM可包含数个SDRAM存储器芯片(例如x8或x16个存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库11。存储器装置10表示具有数个(2*N)存储器库11的单个存储器芯片(例如SDRAM芯片)的一部分。应注意，所描绘实例说明用于8千兆位(Gb)SDRAM的布置。当存储器装置包含16Gb SDRAM时，存储器装置可包含4×N个存储器库11。存储器库11可进一步经布置以形成库群组。例如，对于8Gb SDRAM，存储器芯片可包含布置成8个库群组的16个存储器库11，每一库群组包含2个存储器库。例如，对于16Gb SDRAM，存储器芯片可包含布置成8个库群组的32个存储器库11，每一库群组包含4个存储器库。可在存储器装置10上利用各种其它配置、组织及大小的存储器库11，其取决于整体系统的应用及设计。使用8Gb SDRAM作为实例，可将存储器库11分成几组存储器库11，例如数个(N)偶数存储器库12及数个(N)奇数存储器库13。以此方式，在8GbSDRAM中，每库群组可存在两个库。应注意，在16Gb SDRAM技术中，可将四个库指派到一个库群组。应了解，本发明中关于偶数存储器库12的指涉内容应同样地应用于奇数存储器库13，反之亦然。
有时，存储器库经相关联到成对存储器库11中。举例来说，存储器库12A可与存储器库13A配对成存储器库对。以此方式，可希望对存储器库对均匀或对称地执行一些存储器操作。举例来说，如果刷新存储器库12A而不刷新存储器库12B，那么一些刷新操作可被认为是不完整的。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14可包含经配置以提供来自外部装置(例如控制器17)的数个信号(例如信号15)的处理及/或接口电路系统。控制器17可包含处理电路系统(例如一或多个处理器18(例如一或多个微处理器))，其执行软件程序以向存储器装置10提供各种信号15以促进写入到存储器装置10或从存储器装置10读取的数据传输及/或接收。此外，处理器18可包含多个微处理器、一或多个“通用”微处理器、一或多个专用微处理器及/或一或多个专用集成电路(ASIC)或其某一组合。举例来说，处理器18可包含一或多个精简指令集(RISC)处理器。
存储器装置10可为较大存储器系统的一部分。存储器系统及/或存储器装置10可存储例如控制逻辑及/或软件、查找表、配置数据或类似者的信息，处理器18及因此控制器17使用所述信息来检索或存储与执行操作或类似者相关联的数据。在一些实施例中，处理器18及/或存储器系统可在控制器17外部，然而，处理器及存储器系统有时可在控制器内部及/或相同于控制器17的一封装中。存储器系统可包含有形非暂时性机器可读媒体，例如易失性存储器(例如随机存取存储器(RAM))及/或非易失性存储器(例如只读存储器(ROM)、闪存、硬盘驱动器或任何其它合适光学、磁性或固态存储媒体或其组合)。存储器系统可存储用于各种目的的各种信息。举例来说，存储器系统可存储供处理器18执行的机器可读及/或处理器可执行指令(例如固件或软件)，例如用于向存储器装置10提供各种信号15以促进写入到存储器装置10或从存储器装置10读取的数据传输及接收及/或促进刷新操作的指令。因而，控制器17可向存储器装置10提供各种信号15以促进写入到存储器装置10或从存储器装置10读取的数据传输及接收。
应了解，命令接口14可包含数个电路(例如时钟输入电路20及命令地址输入电路21)以例如处置信号15。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，本文中称为真时钟信号(Clk_t/)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t/的转变及互补时钟信号Clk_c的上升。通常在时钟信号的正边缘上键入命令(例如读取命令、写入命令、刷新命令)且在正时钟边缘及负时钟边缘两者上传输或接收数据。
I/O接口16可包含处理及/或接口电路系统。当在存储器装置10与耦合到I/O接口16的任何合适外部装置之间管理及/或执行输入/输出操作时，I/O接口16可使用处理及/或接口电路系统。
时钟输入电路20接收真时钟信号(Clk_t/)及互补时钟信号(Clk_c)，且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器30，例如延迟锁定环路(DLL)电路。内部时钟产生器30基于所接收的内部时钟信号CLK产生相控内部时钟信号LCLK。相控内部时钟信号LCLK供应到例如I/O接口16，且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK还可提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相控内部时钟信号LCLK的产生。命令解码器32还可通过总线37将命令信号提供到I/O接口16以促进接收及传输I/O信号。相控内部时钟信号LCLK可用于例如通过I/O接口16对数据计时。
此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令、刷新命令或类似者)且经由路径40提供对对应于命令的特定存储器库11的存取。应了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器库11的存取。在一个实施例中，每一存储器库11包含提供必要解码(例如行解码器及列解码器)及其它特征(例如时序控制及数据控制)的库控制块22以促进往返于存储器库11的命令执行。特定来说，路径40可包含行地址路径，其可向库控制块22提供行地址(例如，从命令解码器32或耦合到行地址路径的一或多个计数器发送)，使得库控制块22可对对应于行地址的行执行操作。路径40可由发送路径40上待激活行地址的命令解码器32及发送路径40上待刷新行地址的计数器两者共享。类似于存储器库11，库控制块22也可被分成几组库控制块22，例如与偶数存储器库12相关联的偶数库控制块23及与奇数存储器库13相关联的奇数库控制块24。应了解，本发明中关于偶数库控制块23的指涉内容应同样应用于奇数库控制块24，反之亦然。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/及Clk_c)对到命令接口14的命令/地址信号计时。命令接口可包含命令地址输入电路21，其经配置以例如通过命令解码器32接收及传输命令以提供对存储器库11的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13：0>总线上的命令。使用命令在CA<13:0>总线上编码对存储器装置10内特定库11的存取。
另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供裸片终端上命令/地址(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可用以例如在加电期间复位命令接口14、状态寄存器、状态机及类似者。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以在命令/地址总线上使命令/地址信号CA<13:0>的状态反转，这例如取决于用于特定存储器装置10的命令/地址路由。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中多个存储器装置的配置，MIR信号可用以多路复用信号，使得其可经交换以使信号的某些路由能够到达存储器装置10。也可提供用以促进存储器装置10测试的各种信号，例如测试启用信号。例如，TEN信号可用以将存储器装置10置于测试模式中用于连接性测试。
命令接口14还可用以向系统处理器或控制器提供针对可能被检测到的某些错误的警报信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可产生其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，例如使用TEN信号执行的连接性测试模式，如上文描述。
通过I/O接口16传输及接收数据信号44，可利用上文论述的命令及时钟信号将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，数据可通过数据路径46发送到存储器库11或从存储器库11检索，数据路径46可包含多个数据路径或双向数据总线。通常在一或多个双向数据总线中传输及接收数据I/O信号，通常称为DQ信号。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，I/O信号可分成高及低字节。例如，对于x16存储器装置，I/O信号可分成对应于例如数据信号的高及低字节的高及低I/O信号(例如DQ<15:8>及DQ<7:0>)。
为了在存储器装置10内允许较高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，通常称为DQS信号。DQS信号由发送数据的外部处理器18或存储器控制器17(例如，用于写入命令)或存储器装置10(例如，用于读取命令)驱动。对于读取命令，DQS信号实际上是具有预定图案的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。如同时钟信号(Clk_t/及Clk_c)，数据选通(DQS)信号可作为数据选通信号的差分对(DQS_t/及DQS_c)提供以在读取及写入期间提供差分对信令。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，DQS信号的差分对可分成对应于例如发送到存储器装置10及从存储器装置10发送的数据的高及低字节的高及低数据选通信号(例如UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。
还可通过I/O接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可经提供到参考引脚且用以通过跨越过程、电压及温度(PVT)值的改变调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。由于PVT特性会影响ZQ电阻器值，因此可将ZQ校准信号提供到ZQ参考引脚以用以调整电阻以将输入阻抗校准为已知值。应了解，精密电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整I/O引脚的内部ODT及驱动强度的参考。
另外，可通过I/O接口16将回环信号(LOOPBACK)提供到存储器装置10。回环信号可在测试或调试阶段用以将存储器装置10设置为其中通过存储器装置10通过相同引脚使信号回环的模式。例如，回环信号可用以设置存储器装置10以测试存储器装置10的数据输出(DQ)。回环可包含数据及选通脉冲或可能仅数据引脚。这通常希望用以监测由存储器装置10在I/O接口16处捕获的数据。
应了解，各种其它组件(例如电力供应器电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义可编程操作及配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)及类似者)也可并入到存储器装置10中。因此，应了解，图1的框图仅供于突出存储器装置10的某些功能特征以辅助后续详细描述。
鉴于前述内容，图2是图1的存储器装置10的命令地址输入电路21的行地址输出电路50的示意图。如所说明，行地址输出电路50包含偶数库刷新计数器52及奇数库刷新计数器54。应了解，本发明中关于偶数库刷新计数器52的指涉内容可同样应用于奇数库刷新计数器54，反之亦然。
偶数库刷新计数器52可存储与根据第一刷新操作阶段(例如偶数阶段)刷新的一组存储器库11相关联的行地址，例如通过使用刷新操作及/或专针对刷新的第一刷新操作阶段的控制信号，例如相对于在第二刷新操作阶段(例如奇数阶段)期间使用的信号的不同振幅(例如相对较高电压)及相位的电压信号。为便于论述，第一刷新操作阶段被称为“偶数阶段”，且第二刷新操作阶段被称为“奇数阶段”。当行地址输出电路50接收REFab(刷新所有存储器库)命令56或REFab(偶数)(刷新存储器库——偶数阶段)命令58时，偶数库刷新计数器52可递增所存储的行地址。REFab命令56可经传输(例如，通过命令接口14、外部存储器控制器17或类似者)以刷新所有存储器库11，而REFab(偶数)命令58可经传输到相关联组的存储器库11的每一库控制块22。在任一情况中，响应于接收REFab命令56或REFab(偶数)命令58，相关联库控制块22可刷新由相应存储器库11的偶数库刷新计数器52识别的行地址(例如，对应于库控制块22)。
类似地，奇数库刷新计数器54可存储与根据奇数阶段刷新的存储器库11组相关联的行地址。当行地址输出电路50接收REFab(刷新所有存储器库)命令56或REFab(奇数)(刷新存储器库——偶数阶段)命令60时，奇数库刷新计数器54可递增所存储的行地址。REFab(奇数)命令60可经传输到每一相关联库控制块22以根据奇数阶段刷新存储器库11，例如通过使用刷新操作及/或专针对刷新的第二操作阶段的控制信号，例如相对于在偶数阶段期间使用的信号的不同振幅或相位的电压信号(例如相对较低电压)。在任一情况中，响应于接收REFab命令56或REFab(奇数)命令60，每一相关联库控制块22可刷新由相应存储器库11的奇数库刷新计数器54识别的行地址(例如，对应于库控制块22)。
应注意，偶数库刷新计数器52可不专用于偶数存储器库12及/或奇数库刷新计数器54可不专用于奇数存储器库13。也就是说，偶数库刷新计数器52及奇数库刷新计数器54可独立于偶数存储器库12及/或奇数存储器库13的内容及/或相对定位而互换。
行地址输出电路50的多路复用器62可接受存储于偶数库刷新计数器52中的行地址、存储于奇数库刷新计数器54中的行地址及激活行地址64(例如，与读取或写入操作相关联)作为输入。多路复用器62可基于选择信号66输出这些输入中的一者。选择信号66可指示发送到行地址输出电路50的命令是否为例如REFab命令56、REFab(偶数)命令58、REFab(奇数)命令60、激活命令或类似者。接着，多路复用器62可将存储于偶数库刷新计数器52中的行地址、存储于奇数库刷新计数器54中的行地址或激活行地址64输出到寄存器68，寄存器68将输出存储为行地址70。接着，可(例如，通过库控制块22)捕获行地址70以在偶数存储器库12、奇数存储器库13或两者中执行刷新及/或存取(例如读取/写入)操作。
库控制块22可每刷新命令对相应存储器库11的任何合适数目个行执行任何合适数目个刷新操作(例如，对应于库控制块22)。举例来说，如果存储器装置10以FGR(精细粒度刷新)2x模式操作，那么单个刷新命令可刷新存储器库11的一或多个行。如果存储器装置以FGR 1x模式操作，那么单个刷新命令可对存储器库11的两组行执行两次刷新操作。
图3是说明执行使用共享地址路径40对图1的存储器装置10的所有存储器库11的一或多个行执行一个刷新操作的REFab命令56的库控制块22的实例时序图80。响应于接收REFab命令56(例如，在命令解码器32处)，偶数库控制块23可刷新偶数存储器库12，而(例如，同时)奇数库控制块24刷新奇数存储器库13。由于在REFab命令56期间刷新偶数存储器库12及奇数存储器库13，因此可不激活存储器装置10的存储器库11(例如，作为读取或写入操作的部分)。
举例来说，响应于接收REFab命令56，行地址输出电路50可在路径40上输出偶数库刷新计数器52中的行地址(即，行X 84)以作为行地址70存储于寄存器68中(即，如部分86中展示)以执行刷新操作。接着，偶数库刷新计数器52及奇数库刷新计数器54两者都可递增所存储的行地址(即，从行X 84、92到行X+1 88、96)以解释偶数存储器库12及奇数存储器库13的行X 84被刷新。偶数库控制块23及奇数库控制块24可捕获行地址70(即，行X 84)且刷新90、98偶数存储器库12及奇数存储器库13中的行地址70。偶数库刷新计数器52及奇数库刷新计数器54两者都可递增所存储的行地址(即，从行X 84、92到行X+1 88、96)以解释偶数存储器库12及奇数存储器库13的行X 92被刷新。
尽管图3的时序图80中描述的实例说明偶数存储器库12及奇数存储器库13的一个行(例如行X 84)被刷新，但应了解，可代以或也可刷新偶数存储器库12及奇数存储器库13的多个行。以此方式，库控制块22可响应于每一REFab命令56执行一个刷新操作而刷新图1的存储器装置10的所有存储器库11的一或多个行。
图4是说明通过使用路径40对图1的存储器装置10的一组存储器库11的一或多个行执行一个刷新操作来执行REFab命令58、60的库控制块22的实例时序图110。响应于接收REFab(偶数)命令58(例如，在命令解码器32处)，库控制块22可根据偶数阶段(例如，使用偶数阶段或第一操作阶段控制信号)来刷新每一存储器库11。类似地，响应于接收REFab(奇数)命令60(例如，在命令解码器32处)，库控制块22可根据奇数阶段(例如，使用奇数阶段或第二操作阶段控制信号)来刷新存储器库11。
举例来说，响应于接收REFab(偶数)命令58，行地址输出电路50可输出偶数库刷新计数器52中的行地址(即，行X 84)以作为行地址70存储于寄存器68中(即，如部分86中展示)供捕获用以执行刷新操作。接着，偶数库刷新计数器52可递增所存储的行地址(即，从行X 84到行X+1 88)。库控制块22可捕获行地址70(即，行X 84)且使用偶数阶段控制信号刷新90存储器库11中的行地址70。
在一些情况中，存储器控制器17可以FGR模式操作，其使存储器库11的子集(例如偶数存储器库12、奇数存储器库13)能够在存取存储器库11的其它子集时刷新。举例来说，当经由一或多个REFsb命令对偶数存储器库12执行刷新操作90时，可激活奇数存储器库13(例如，用于读取/写入操作)。在此实例中，响应于接收激活(ACT)命令(例如，在命令解码器32处)，且当寄存器68可用于存储新行地址70时(例如，例如在刷新操作之间)，行地址输出电路50可输出奇数存储器库13的激活行地址64(即，行A 114)以作为行地址70存储于寄存器68中(即，如部分116中展示)供捕获用以执行存取(例如读取/写入)操作。在与(连续)激活之间的延迟相关联的延迟118(例如tRRD)之后，一或多个奇数库控制块24可激活120一或多个奇数存储器库13的行地址70(即，行A 114)以例如从行地址70读取或写入到行地址70。在一些实施例中，当经由REFsb命令对偶数存储器库12执行刷新操作90时，可接收多个激活命令且可执行多个激活120(例如，取决于延迟118、执行激活120所花费的时间及执行刷新操作90所花费的时间)。可执行类似操作以能够在刷新奇数存储器库13时存取偶数存储器库12。举例来说，响应于接收激活命令(例如，在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可输出偶数存储器库12的激活行地址64(即，行B 122)以作为行地址70存储于寄存器68中(即，如部分124中展示)供捕获用以执行存取(例如读取/写入)操作。
响应于接收REFab(奇数)命令60，且当寄存器68可用于存储新行地址70时，行地址输出电路50也可输出奇数库刷新计数器54中的行地址(即，行X 92)以作为行地址70存储于寄存器68中(即，如部分94中展示)供捕获用以执行刷新操作。接着，奇数库刷新计数器54可递增所存储的行地址(即，从行X 92到行X+1 96)。奇数库控制块24可捕获行地址70(即，行X92)且刷新98存储器库11中的行地址70。
尽管此实例描述存储器库11的一个行(例如行X 84)被刷新，但应了解，可代以或也可刷新偶数存储器库12及奇数存储器库13的多个行。以此方式，库控制块22可响应于每一REFab命令58、60而刷新一组(例如偶数或奇数)存储器库11的一或多个行。
为了帮助详细说明刷新操作，图5是用于在例如在FGR模式期间激活第二组存储器库11的一行时刷新存储器装置10的第一组存储器库11的实例方法136的流程图。方法136可由一或多个合适装置执行，所述装置从寄存器(例如68)捕获行地址，递增从寄存器捕获的行地址，且刷新存储器库11的行。尽管使用以特定顺序的步骤描述方法136，但应了解，本发明预期所描述的步骤可以不同于所说明的顺序的顺序执行，且可跳过或完全不执行某些描述步骤。在一些实施例中，方法136的至少一些步骤可由存储器装置10的库控制块22执行，如下文描述。
如所说明，库控制块22可接收(过程框138)命令以刷新第一组存储器库11(例如偶数存储器库12、奇数存储器库13)。举例来说，命令可为用以根据偶数阶段或奇数阶段刷新存储器库的部分的REFsb命令。
与第一组存储器库11相关联的库控制块22可从存储器装置10的寄存器68捕获(过程框140)行地址70。寄存器68可存储行地址输出电路50的多路复用器62的输出。因而，寄存器68可存储存储于偶数库刷新计数器52中的行地址、存储于奇数库刷新计数器54中的行地址或激活行地址64。
与第一组存储器库11相关联的库控制块22可刷新(过程框142)与从寄存器68捕获的行地址70相关联的第一组存储器库11的第一行。特定来说，第一组存储器库11的第一行可具有相同于从寄存器68捕获的行地址70的地址。
与第一组存储器库11相关联的库控制块可递增(过程框144)从寄存器68捕获的行地址70。行地址70可在内部递增，使得行地址70在库控制块22的本地存储器装置(例如寄存器)中存储及递增。特定来说，当行地址70递增时，存储于偶数库刷新计数器52及奇数库刷新计数器54中的行地址可不改变。然而，偶数库刷新计数器52或奇数库刷新计数器54可相应地递增所存储的行地址以解释内部递增行地址70。
与第一组存储器库11相关联的库控制块可刷新(过程框146)与从寄存器68捕获且被递增的行地址70相关联的第一组存储器库11的第二行。特定来说，第一组存储器库11的第二行可具有相同于从寄存器68捕获且被递增的行地址70的地址。以此方式，库控制块22可在激活第二组存储器库11的一行时刷新第一组存储器库11，且防止第一组存储器库11的错误行被刷新及/或第二组存储器库11的错误行被激活。共同转让的第10,061,541B1号美国专利可提供有关8Gb SDRAM装置的至少部分同时刷新操作及激活操作(例如8Gb SDRAM装置系统的REFsb命令操作)的额外信息，所述专利的全部内容特此以引用的方式并入本文中。
鉴于前述内容，如上文描述，存储器控制器17有时可以FGR模式操作。应注意，本文为了论述而描述存储器控制器17，但在一些实施例中，由存储器控制器17执行的所描述的操作可由其它合适处理电路系统执行。在FGR模式下，存储器控制器17可以相对更限定粒度刷新存储器库11。举例来说，刷新操作粒度可增大以包含根据偶数阶段及/或奇数阶段命令DRAM装置的个别存储器库11及/或存储器库群组(例如REFsb命令)。应注意，如本文中描述，存储器控制器17可向存储器装置10提供命令信号以将存储器装置10操作为FGR模式、命令存储器装置10执行存储器操作、按照FGR模式操作存储器装置10等等。以此方式，存储器装置10可例如经由命令解码器32从存储器控制器17接收这些命令信号且基于来自存储器控制器17的命令信号产生内部操作信号。因此，当在本文中被描述为存储器时装置10延长或更改由存储器控制器17指示的FGR模式及/或响应于来自存储器控制器17的命令而执行操作时，其应被理解为意谓存储器装置10的硬件及/或软件(例如命令解码器32)响应于从存储器控制器17接收的信号而解译及/或提供控制信号。
为了帮助详细说明，图6是描绘可用于由存储器控制器17用以执行刷新操作的存储器命令的增大粒度的说明158。如早先描述，REFab命令56可大体上类似或等同于以FGR模式执行两个命令：REFab(奇数)命令60及REFab(偶数)命令58。以此方式，为了维持相同刷新率，可在2x模式下发出两倍于在1x模式下作为REFab命令56发出的刷新命令的刷新命令作为REFab(奇数)命令60及/或REFab(偶数)命令58。存储器控制器17可在处于FGR模式时产生两组REFsb命令160，与在非FGR模式下产生REFab命令56相反。类似地，REFab(奇数)命令60及/或REFab(偶数)命令58可由偶数晶粒命令160(160A、160B、160C、160D)及/或奇数晶粒命令162(162A、162B、162C、162D)。晶粒命令160、162可由存储器控制器17用以刷新存储器的部分，例如一或多个存储器库12、13。尽管当存储器控制器17以FGR模式操作时操作的灵活性可增加，存储器控制器17有时可在刷新每一存储器库11之前退出FGR模式(例如，使得执行完整REFab命令56)。
为了详细说明，图7是实例刷新命令调度的时序图174。存储器控制器17可在处于FGR模式时执行一些刷新操作及在不处于FGR模式时(例如，在处于正常模式时)执行一些刷新操作。出于论述的目的，假定存储器控制器17在偶数阶段中使用偶数阶段刷新控制信号刷新存储器库中的每一者且在随后奇数阶段中使用奇数阶段刷新控制信号刷新存储器库中的每一者。应了解，在一些情况中，存储器控制器17可至少部分并行及/或循序地刷新存储器库的部分，例如偶数存储器库12及奇数存储器库13。此外，应了解，在一些情况中，奇数阶段刷新操作可在偶数阶段刷新操作之前执行。
存储器控制器17花费在以FGR模式操作中的时间量可对应于说明174的逻辑高命令信号(例如持续时间176)。在一些实例中，存储器控制器17可响应于管理对应于编程或确定操作周期的持续时间176而以FGR模式操作，在所述周期期间，存储器控制器17以FGR模式操作。FGR模式信号可用以控制用以执行刷新操作的组件的一或多个操作以将组件切入或切出操作模式，且因此可对应于持续时间176。
当处于FGR模式时，存储器控制器17可对一些存储器库11执行第一刷新操作(例如REFab(奇数)命令60或REFab(偶数)命令58)且接着可对剩余存储器库11执行第二刷新操作(例如REFab(奇数)命令60或REFab(偶数)命令58中的另一者)。由于经由偶数阶段刷新及奇数阶段刷新刷新每一存储器库11，因此存储器控制器17可返回到刷新命令调度(例如非FGR模式)，而无需任何额外考虑。
然而，当存储器控制器17在特定阶段对存储器库11中的每一者执行完整数目个刷新操作之前退出FGR模式时，情况可能并非如此。举例来说，图8是第二实例刷新命令调度的时序图188。在此第二实例中，存储器控制器17可在偶数阶段(例如REFab(偶数)命令58)中刷新存储器库11之后及在奇数阶段中刷新存储器库11中的每一者之前退出FGR模式。如上文描述，可能希望对存储器库均匀或对称地执行一些存储器操作。因此，从FGR模式提早退出可致使跨越存储器库的刷新不均匀(例如，一些存储器库被部分刷新)。举例来说，如果刷新存储器库12A而不刷新存储器库13A，那么一些刷新操作可被认为是不完整的。为了补偿从FGR模式的此提早退出，存储器控制器17可在继续根据刷新命令调度(例如由箭头192指示的REFab命令56)执行之前在偶数阶段及奇数阶段中再次刷新所有存储器库11(例如由箭头190指示的REFab命令56)。
由于在存储器控制器17从FGR模式退出之前在偶数阶段中刷新存储器库11，因此刷新所有存储器库11以补偿在奇数阶段中未刷新的存储器库11可能是冗余的。冗余刷新操作会增加存储器装置10的功耗。因此，当存储器控制器17在奇数阶段中完成偶数次刷新操作之前及/或在奇数阶段中完成每一存储器库11的刷新之前退出FGR模式时，可在存储器控制器17在奇数阶段刷新存储器库11而在偶数阶段中不刷新刷新存储器库11时减少存储器装置10的功耗。
为此，存储器装置10可响应于确定请求从FGR模式提早退出而内部延长FGR模式的持续时间(例如持续时间176)。举例来说，图9是第二实例刷新命令调度的时序图174。在此第二实例中，存储器装置10可在时间206接收可指示退出及/或确定从FGR模式退出的请求。然而，存储器装置10可确定使具有持续时间176A的FGR模式延长持续时间176B以允许在偶数阶段中刷新存储器库11之后及在奇数阶段中刷新存储器库11之前完成奇数阶段存储器库刷新操作(例如REFab(奇数)命令60)。
在一些情况中，存储器装置10可基于所维持的刷新计数来确定延长FGR模式，例如存储器库11中的每一者或存储器库11的部分的刷新计数(例如存储于偶数库刷新计数器52中的偶数存储器库12刷新计数、存储于奇数库刷新计数器54中的奇数存储器库13刷新计数)。在这些情况中，与存储器库11的存取次数相关联的刷新计数可响应于针对刷新操作存取存储器库11而调整(例如递增、递减)且在确定退出FGR模式时经比较以确定计数是否相等。存储器装置10可通过比较计数且确定计数是否表示偶数及/或相等次数存取来确定存储器库11被不相等存取。因此，计数可表示对存储器库11的历史存取记录。为了增大对存储器库11的存取的追踪的粒度，存储器装置10可维持所维持的额外计数对应于存储器库11的群组的各种大小。举例来说，可维持每一存储器库11、偶数存储器库12及/或奇数存储器库13、偶数存储器库12及/或奇数存储器库13的子集或类似者的计数。存储器装置10可追踪任何数目个存储器库11以监测相等或均匀分布存取(例如刷新)。
当响应于确定对存储器库11执行额外刷新操作而操作以延长FGR模式时，存储器装置10可减小或消除在从FGR模式提早退出(例如在刷新每一存储器库11之前退出、在刷新偶数个存储器库11之前退出)时重复与执行REFab命令56相关联的刷新操作的可能性。当以此方式操作时，存储器装置10可减少由存储器装置10消耗的功率，因为延长FGR模式及完成至少一些存储器库11的刷新操作可减少所执行的冗余刷新操作的次数。
为了详细说明可减少刷新操作期间消耗的功率的存储器装置10的操作，图10是用于管理从FGR模式退出的实例方法220的流程图。方法220可由管理及/或刷新存储器库11的一或多个合适装置执行。尽管使用以特定序列的操作描述方法220，但应了解，本发明预期所描述的操作可以不同于所说明的序列的序列执行，且可跳过或完全不执行某些描述操作。在一些实施例中，方法220的至少一些操作可由存储器装置10执行，如下文描述。然而，应注意，在一些情况中，其它合适处理电路系统可执行下文描述的一些或所有操作。
存储器装置10可响应于退出FGR模式的指令或确定而比较第一刷新计数(例如偶数刷新计数)与第二刷新计数(例如奇数刷新计数)(过程框222)。存储器装置10可使用比较来确定第一刷新计数是否等于或大体上类似于第二存取计数(决策框224)。当刷新计数等于或大体上类似时，存储器装置10可响应于来自存储器控制器17的指令而着手退出FGR模式且进入正常操作模式(过程框226)。在正常操作模式中，存储器控制器17可根据刷新命令调度使用REFab命令56刷新存储器库11。刷新命令调度可定义存储器装置10以FGR模式及/或非FGR模式或正常模式操作的持续时间。
然而，当存储器装置10确定刷新计数不相等或大体上不类似时，存储器装置10可延长FGR模式且继续以FGR模式操作(过程框228)。当以FGR模式操作时，存储器装置10能够刷新存储器库11的一部分。因而，当处于FGR模式时，存储器装置10可执行刷新操作以使刷新计数相等、为偶数及/或大体上类似。
为此，存储器装置10可确定及执行任何剩余刷新操作或额外刷新操作(过程框230)。因而，存储器装置10可选择性刷新对应于两个刷新计数中的较少者的存储器库11的部分。举例来说，当第一刷新计数小于第二刷新计数时，存储器装置10可刷新对应于第一刷新计数的存储器库11的部分。
存储器装置10可继续执行刷新操作，直到适当调整刷新计数为止(例如，使其成偶数或适当更相等)。当存储器装置10以延长FGR模式完成刷新操作时，存储器装置10可着手退出FGR模式且进入正常操作模式(过程块226)。
如上文描述，由存储器控制器17以FGR模式刷新的存储器库11的部分可因特定应用及/或特定存储器装置10而变化。以此方式，有时可能希望刷新个别存储器库11而非存储器库11的群组(例如偶数存储器库12的群组、奇数存储器库13的群组)，其中个别存储器库11可表示相对比用以指示每一存储器库11的刷新的刷新操作粒度更小的刷新操作粒度(例如REFab命令56)。
为了详细说明，图11是第四实例刷新命令调度的时序图242。如上文描述，存储器装置10可在对应于逻辑高命令信号(例如FGR模式信号)的持续时间176内以FGR模式操作。当处于FGR模式时，存储器控制器17可对个别存储器库11(例如经由对应于晶粒命令160A的REFsb(0)命令刷新的一或多个存储器库11、经由对应于晶粒命令160B的REFsb(1)命令刷新的一或多个存储器库11、经由对应于晶粒命令160C的REFsb(2)命令刷新的一或多个存储器库11、经由对应于晶粒命令160D的REFsb(3)命令刷新的一或多个存储器库11)执行刷新操作。
在此实例中，首先执行晶粒命令160A，但应了解，当使用晶粒命令160、162时，可使用任何顺序来刷新存储器库11。由于在奇数阶段(例如“完整奇数阶段”)及偶数阶段(例如“完整偶数阶段”)中刷新存储器库11中的每一者，因此存储器装置10可返回到遵循刷新命令调度而无需任何额外考虑。返回到刷新命令调度可与存储器装置10对所有存储器库11执行刷新(例如，执行REFab命令56，其包含执行偶数阶段刷新操作及奇数阶段刷新操作)一起发生。
类似于图8，存储器控制器17有时可在奇数阶段及/或偶数阶段中刷新存储器库11中的每一者之前退出FGR模式。举例来说，图12是第五实例刷新命令调度的时序图250，其中存储器控制器17在执行偶数个刷新操作(例如，由“不完整奇数阶段”表示)之前退出FGR模式。在此第二实例中，存储器控制器17可在根据偶数阶段(例如“完整偶数阶段”)刷新存储器库11之后及在根据奇数阶段(例如“不完整奇数阶段”)刷新存储器库11中的每一者之前退出FGR模式。为了补偿从FGR模式的此提早退出，存储器装置10可在继续根据刷新命令调度(例如由箭头192指示的REFab命令56)执行之前再次刷新存储器库11中的每一者(例如由箭头190指示的REFab命令56)。
应注意，在一些情况中，可能希望刷新操作是对称的，因此，举例来说，当在偶数阶段中刷新存储器库11而没有在奇数阶段中刷新存储器库11中的每一者时，刷新操作被认为是“不完整奇数阶段”且可触发额外刷新操作来刷新遗漏存储器库11。类似于关于图12描述的操作，刷新存储器库11中的每一者以补偿一些遗漏刷新操作会消耗额外功率。
为了减少功耗，存储器装置10可刷新对应于任何遗漏刷新操作(例如，在过程框230确定)的存储器库11。举例来说，图13是第六实例刷新命令调度的时序图260。在此第二实例中，存储器装置10可在时间206接收可指示从FGR模式退出的请求。然而，存储器装置10可确定使具有持续时间176A的FGR模式延长持续时间176B以允许使用REFab(奇数)完成剩余刷新操作(例如REFsb(0)命令、REFsb(2)命令、REFsb(3)命令)。存储器装置10可通过比较刷新计数来确定延长FGR模式，如上文关于图10描述(例如决策框224)。当以延长FGR模式操作时，存储器装置10可执行经确定为剩余刷新操作的刷新操作。因此，在从FGR模式退出时(例如，在时间208)，刷新操作的总数可形成刷新命令的“完整偶数阶段”群组及刷新命令的“完整奇数阶段”群组。一旦存储器装置10退出FGR模式，则存储器装置10可根据用于正常模式(例如非FGR模式)的刷新命令调度来执行REFab命令56。
图14及图15是比较刷新命令调度的说明。以此方式，图14是比较刷新命令调度的时序图，且图15是比较图14的刷新命令调度的时序图且展示存储器装置10从正常模式(例如非FGR模式)进入精细粒度刷新模式(FGR模式)或从FGR模式进入自刷新模式。第一调度272可对应于存储器装置10的第一操作，其可导致每一存储器库11在偶数阶段中被刷新。第二调度274可对应于存储器装置10的第二操作，其可导致非偶数个存储器库11在奇数阶段中被刷新。第二调度274A的第一选项可展示用以处置奇数个刷新的第一操作，而第二调度274B的第二选项可展示用以处置奇数个刷新的第二操作。第二调度274A的第一选项可大体上对应于图8及图12的描述，及/或第二调度274B的第二选项可大体上对应于图9及图13的描述。
第一调度272展示两者对应于以正常模式操作的存储器装置10的持续时间276A及持续时间276B。第一调度272还展示对应于以FGR模式操作的存储器装置10的持续时间176。完整刷新操作可对应于群组278。完整存储器对刷新可包含根据偶数阶段(例如，对应于箭头280)的每一存储器库11的刷新及根据奇数阶段(例如，对应于箭头282)的每一存储器库11的刷新。当存储器装置10以正常模式操作且遵循第一调度272时，存储器装置10可大体上同时刷新存储器库11，使得没有存储器库11可用于激活操作存取(例如，用于读取或写入操作中)。当以FGR模式操作时，存储器装置10可刷新存储器库11，使得可存取非刷新存储器库11(例如，当使用REFsb时)。第一调度272可致使存储器装置10在偶数阶段及奇数阶段中的每一者中刷新存储器库相等次数。因此，当存储器装置10退出FGR模式(例如，在时间206)时，存储器装置10可返回到正常刷新操作，其中发出完整刷新命令(例如REFab)。
两个第二调度274可涉及其中执行不合适数目个偶数阶段刷新及/或奇数阶段刷新(例如，使得刷新的总数目相等或为偶数)的不完整存储器刷新。举例来说，对应于存储器库11的第四子集的偶数阶段刷新(例如箭头284)对应于与存储器库11的第四子集对应的奇数阶段刷新(例如箭头286)，从而形成完整刷新。然而，不完整刷新可由例如在FGR模式期间在偶数阶段(例如箭头290)中刷新存储器库11的第五子集而不在奇数阶段中刷新存储器库11的第五子集导致。
为了补偿在从FGR模式退出时跳过奇数阶段刷新13，存储器装置10可在时间206退出FGR模式之后对存储器库11的第五子集执行偶数阶段及奇数阶段刷新(例如箭头292)。然而，经描绘为第二调度274A的第一选项的刷新可重复存储器库11的第五子集的偶数阶段刷新，因为刷新操作可影响特定存储器库11的相同字线。因此，存储器库11的第五子集的偶数阶段刷新操作可被认为是冗余的。这些冗余操作也会消耗额外功率。
根据奇数阶段延长FGR模式以刷新存储器库11的第五子集可相对于在根据第二调度274A操作时消耗的功率减少由存储器装置10消耗的功率。当存储器装置10根据第二调度274B操作时，存储器装置10可在持续时间276A及276B内以正常模式操作且可在原始持续时间176A及延长持续时间176B内以FGR模式操作。存储器装置10可遵循方法220的操作来确定何时延长FGR模式以包含持续时间176B。在持续时间176B期间，存储器装置10可执行剩余刷新操作以完成存储器库11的刷新，而无需执行冗余刷新操作及/或同时执行相对较少数目个冗余刷新操作(例如，执行REFab(奇数)命令60)。举例来说，存储器装置10可根据奇数阶段(例如箭头294)刷新存储器库11的第五子集，而无需根据偶数阶段(例如箭头292)另外刷新存储器库11的第五子集。根据第二调度274B的操作可通过减少由存储器装置10消耗的功率来改进存储器装置10的操作。
在一些情况中，存储器装置10可根据自刷新模式(例如第三操作模式、非FGR模式)操作，与在从FGR模式退出时返回正常模式相反。图15描绘相同于图14的刷新命令调度，区别在于：在图15中，刷新命令调度包含自刷新模式及/或第三操作模式。图15可依托上文论述。应注意，在退出FGR模式之后，命令解码器可进入任何合适操作模式(例如第三操作模式，例如自刷新操作模式)。在此实例中，当存储器装置10退出FGR模式时，存储器装置10可进入对应于持续时间310的自刷新模式。自刷新模式可对应于是伪静态操作的存储器装置10的操作状态，其中可暂时中止存储器装置10的操作以减少功耗，但维持存储于存储器库11中的数据的完整性。
因此，本发明的技术效果包含改进存储器刷新操作的系统及方法。存储器装置(例如DRAM装置)的控制电路系统可响应于接收退出FGR模式的命令而确定针对存储器装置的刷新次数在存储器库之间是偶数还是相等。当存储器库的刷新次数是非偶数(例如奇数、不相等)时，存储器装置可保持FGR模式，同时刷新剩余存储器库。延长FGR模式可减少刷新操作期间消耗的功率，因为可减少冗余刷新操作。
尽管本发明可接受各种修改及替代形式，但特定实施例已通过实例展示于图式中且已在本文中详细描述。然而，应了解，本发明不希望受限于所揭示的特定形式。而是，本发明希望涵盖落于由所附权利要求书定义的本发明的精神及范围内的所有修改、等效物及替代物。
本文中提出及主张的技术被引用及应用于具实用性的实物及具体实例，其明显改进本技术领域且因而并非抽象的、无形的或纯理论的。此外，如果附加于本说明书末尾的任何权利要求含有表示为“用于[执行功能]的构件”或“用于[执行功能]的步骤”的一或多个要素，那么希望根据35U.S.C.112(f)来解译这些要素。然而，对于含有以任何其它方式表示的要素的任何权利要求，不希望根据35U.S.C.112(f)来解译解释此类要素。

Claims (20)

1.一种装置，其包括：
第一存储器库；
第二存储器库；及
控制电路系统，其经配置以：
刷新所述第一存储器库；
确定在当前时间所述第二存储器库在从所述当前时间起的阈值持续时间内未被刷新；
响应于确定所述第二存储器库在所述阈值持续时间内未被刷新而延长操作模式的持续时间；及
响应于延长所述操作模式的所述持续时间，刷新所述第二存储器库而不刷新所述第一存储器库。
2.根据权利要求1所述的装置，其包括包含所述第一存储器库及所述第二存储器库的多个存储器库，其中所述控制电路系统经配置以在以所述操作模式操作时刷新所述多个存储器库。
3.根据权利要求1所述的装置，其包括多个存储器库，其中所述控制电路系统经配置而以所述操作模式操作，且其中所述控制电路系统经配置以在以所述操作模式操作时一次一个存储器库地刷新所述多个存储器库。
4.根据权利要求1所述的装置，其中所述控制电路系统经配置以响应于接收到退出所述操作模式的指令而确定所述第二存储器库未被刷新。
5.根据权利要求1所述的装置，其中所述操作模式包括精细粒度刷新模式。
6.根据权利要求1所述的装置，其中所述第二存储器库与多个存储器库的第一子集相关联，且所述第一存储器库与所述多个存储器库的第二子集相关联。
7.根据权利要求1所述的装置，其中刷新所述第一存储器库及所述第二存储器库作为奇数阶段刷新操作的部分或偶数阶段刷新操作的部分。
8.根据权利要求1所述的装置，其中所述控制电路系统经配置以至少部分基于刷新计数的比较来确定所述第二存储器库在从所述当前时间起的所述阈值持续时间内未被刷新。
9.根据权利要求1所述的装置，其包括包括存储器库的第一子集及存储器库的第二子集的多个存储器库，其中存储器库的所述第一子集包含所述第一存储器库，其中存储器库的所述第二子集包含所述第二存储器库，且其中所述控制电路系统经配置以：
确定存储器库的所述第一子集被刷新第一计数量；
确定存储器库的所述第二子集被刷新第二计数量；
确定所述第二计数量小于所述第一计数量；及
确定刷新尚待刷新的存储器库的所述第二子集的一或多个存储器库。
10.根据权利要求9所述的装置，其中偶数库刷新计数器追踪存储器库的所述第一子集的相应库被刷新的次数，且其中奇数库刷新计数器追踪存储器库的所述第二子集的相应库被刷新的次数。
11.一种操作控制电路系统的方法，其包括：
在第一时间接收退出所述控制电路系统的操作模式的指令；
在所述第一时间确定所述控制电路系统刷新第一存储器库而不刷新第二存储器库；
响应于确定所述控制电路系统刷新所述第一存储器库而不刷新所述第二存储器库，使所述控制电路系统的所述操作模式的持续时间延长超过所述第一时间；及
响应于延长所述操作模式的所述持续时间，在所述控制电路系统处于所述操作模式时，刷新所述第二存储器库而不刷新所述第一存储器库。
12.根据权利要求11所述的方法，其中确定所述控制电路系统刷新所述第一存储器库而不刷新所述第二存储器库包括：
确定所述第一存储器库的第一刷新计数；
确定所述第二存储器库的第二刷新计数；
比较所述第一刷新计数与所述第二刷新计数；及
确定所述第二刷新计数小于所述第一刷新计数。
13.根据权利要求11所述的方法，其包括：
从第二操作模式进入作为第一操作模式的所述操作模式，其中所述第一操作模式是所述操作模式；
响应于在处于所述第一操作模式时刷新所述第二存储器库，退出所述第一操作模式且进入第三操作模式；及
在处于所述第三操作模式时，刷新所述第一存储器库及所述第二存储器库。
14.根据权利要求11所述的方法，其中确定所述控制电路系统刷新所述第一存储器库而不刷新所述第二存储器库包括确定刷新计数是奇数。
15.根据权利要求11所述的方法，其包括：
在所述第一时间确定所述控制电路系统刷新所述第一存储器库而不刷新第三存储器库；及
响应于确定所述控制电路系统刷新所述第一存储器库而不刷新所述第三存储器库而延长所述控制电路系统的所述操作模式的所述持续时间，其中所述操作模式的所述持续时间被延长到等于用以刷新所述第二存储器库及所述第三存储器库的时间量的持续时间。
16.一种装置，其包括：
处理器；及
存储器，其存储指令，所述指令在由所述处理器执行时致使所述处理器执行包括以下的操作：
在第一时间接收致使所述处理器退出操作模式的指令；
在所述第一时间确定刷新所述存储器的第一部分而不刷新所述存储器的第二部分；
响应于确定刷新所述存储器的所述第一部分而不刷新所述存储器的所述第二部分而延长所述操作模式的持续时间；及
响应于延长所述操作模式的所述持续时间，在控制电路系统处于所述操作模式时，刷新所述存储器的所述第二部分而不刷新所述存储器的所述第一部分。
17.根据权利要求16所述的装置，其包括：
多个存储器库，其中所述多个存储器库的第一子集包括所述存储器的所述第一部分，且所述多个存储器库的第二子集包括所述存储器的所述第二部分。
18.根据权利要求17所述的装置，其中用于确定刷新所述存储器的所述第一部分而不刷新所述存储器的第二部分的所述指令包含致使所述处理器执行包括以下的操作的指令：
确定所述多个存储器库的所述第一子集的第一刷新计数；
确定所述多个存储器库的所述第二子集的第二刷新计数；及
确定所述第二刷新计数小于所述第一刷新计数。
19.根据权利要求17所述的装置，其中用于确定刷新所述存储器的所述第一部分而不刷新所述存储器的第二部分的所述指令包含致使所述处理器执行包括以下的操作的指令：
确定所述存储器库的总刷新计数被表征为奇数；及
响应于所述总刷新计数被表征为所述奇数而确定存储器的所述第二部分未被刷新。
20.根据权利要求16所述的装置，其中所述操作模式包括精细粒度刷新模式，其中所述处理器经配置以在处于所述精细粒度刷新模式时刷新所述存储器的个别库，且其中所述处理器经配置以在不处于所述精细粒度刷新模式时刷新所述存储器的成对库。
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