TWI688858B - 記憶體裝置、包括一記憶體裝置之設備及用於實施計數器之方法 - Google Patents

記憶體裝置、包括一記憶體裝置之設備及用於實施計數器之方法 Download PDF

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Abstract

如上文描述，諸如快速歸零模式及ECS模式之特定操作模式可有利於循序地存取一記憶體陣列之個別胞。為促進此功能性，可提供一命令控制器，其包含一或多個個別控制器以在接收到一特定模式進入命令(例如，快速歸零或ECS)時控制位址定序。為產生待循序存取之內部位址，亦可提供一或多個計數器。有利地，可共享該等計數器，使得其等可用於可需要對該記憶體陣列之全部或大部分進行位址定序的任何操作模式，諸如該快速歸零模式或該ECS模式。

Description

記憶體裝置、包括一記憶體裝置之設備及用於實施計數器之方法
本文中描述之實施例大體上係關於記憶體裝置之領域。更明確言之，當前實施例包含針對多種操作模式利用共享位址計數器之一或多個系統、裝置及方法。
本章節旨在向讀者介紹可能與下文描述及/或主張之本發明之各種態樣相關的此項技術之各種態樣。據信，此論述有助於向讀者提供背景資訊以有利於更佳理解本發明之各種態樣。因此，應瞭解，此等陳述應在此意義上閱讀且並不作為對先前技術之認可。
記憶體裝置中之各種操作模式可需要存取記憶體裝置上之大部分或全部記憶體陣列。例如，在某些例項(諸如測試)中，可將記憶體裝置設定為一模式使得可個別地存取記憶體陣列之各記憶體胞。在特定操作模式中，存取各記憶體胞可為一迭代程序，使得循序地存取記憶體陣列中之記憶體胞之各者。為促進此功能性，可期望提供容許以一循序方式循序地存取各記憶體胞之快速的且有效的方法及結構。此外，應在無需使用可增加記憶體裝置之成本且增加記憶體裝置之大小的額外硬體組件之情況下提供此循序存取。因此，本文中描述之實施例可針對上文闡述之問題之 一或多者。
10:電腦系統
12:控制器
14:記憶體裝置
16:處理器
18:匯流排
20:記憶體
22:記憶體陣列
24:命令及輸入/輸出(I/O)介面
26:命令解碼器
28:命令控制器
30:計數器/計數器區塊
32:記憶體庫
34:命令介面
36:輸入/輸出(I/O)介面
38:信號
40:時脈輸入電路
42:命令位址輸入電路
44:內部時脈產生器
48:匯流排
50:命令匯流排
52:匯流排路徑
54:庫控制區塊
56:資料信號
60:狀態控制ECS控制器
62:狀態控制快速歸零模式控制器
64:庫群組計數器
66:庫位址計數器
68:列位址計數器
70:行位址計數器
80:狀態圖
82:空閒狀態
84:啟動狀態
86:寫入狀態
88:更新行狀態
90:預先狀態
92:更新狀態
100:狀態圖
102:空閒狀態
104:啟動狀態
106:寫入狀態
108:取樣狀態
110:預先狀態
112:更新狀態
114:儲存結果狀態
116:ECC暫存器狀態
圖1係繪示根據本發明之一實施例之一電腦系統之一方塊圖；圖2係繪示根據本發明之一實施例之一記憶體裝置之一方塊圖；圖3係根據本發明之一實施例之圖2之記憶體裝置之一部分之一方塊圖；圖4係繪示根據本發明之一實施例之圖3之記憶體裝置的一快速歸零(Fast Zero)操作模式之一狀態圖；及圖5係繪示根據本發明之一實施例之圖3之記憶體裝置的一誤差、檢查及清除(ECS)操作模式之一狀態圖。
下文將描述一或多項特定實施例。為提供此等實施例之一簡潔描述，本說明書中並未描述一實際實施方案之全部特徵。應明白，如在任何工程或設計項目中，在任何此實際實施方案之開發中，必須作出許多實施方案特定決策以達成可能隨實施方案變化之開發者之特定目標，諸如符合系統相關及業務相關約束。此外，應明白，此一開發工作可為複雜的且耗時的，但對於受益於本發明之一般技術者而言，仍可為一常規設計、製作及製造任務。
如下文詳細描述，記憶體裝置可採用有利於循序地存取一記憶體陣列中之全部記憶體胞或大塊記憶體胞之操作模式。例如，在第五 代雙倍資料率同步動態隨機存取記憶體(DDR5 SDRAM)中，特定操作模式(諸如快速歸零模式及誤差、檢查及清除(ECS)模式)提供循序地存取記憶體陣列之各胞。為循序地存取各記憶體胞，可藉由記憶體裝置接收一或多個命令。記憶體裝置中之控制器可用以產生內部記憶體位址使得可個別地存取各胞。可使用一或多個計數器來透過內部位址定序以存取陣列之各記憶體胞。因為計數器可增加記憶體裝置之成本及/或大小，所以本實施例在利用快速歸零模式及ECS模式之各者時共享相同計數器以最小化用以產生位址定序以存取整個記憶體陣列之額外硬體。
現參考圖1，其繪示一電腦系統10之一簡化方塊圖。電腦系統10包含一控制器12及一記憶體裝置14。控制器12可包含處理電路，諸如一或多個處理器16(例如，一或多個微處理器)，該處理電路可執行軟體程式以經由一或多個雙向通信匯流排18將各種信號提供至記憶體裝置14，以有利於傳輸且接收待寫入至記憶體裝置14或待自記憶體裝置14讀取之資料。此外，(若干)處理器16可包含多個微處理器、一或多個「通用」微處理器、一或多個專用微處理器，及/或一或多個特定應用積體電路(ASIC)或其等之某一組合。例如，(若干)處理器16可包含一或多個精簡指令集(RISC)處理器。控制器12可耦接至可儲存資訊(諸如控制邏輯及/或軟體、查找表、組態資料等)之一或多個記憶體20。在一些實施例中，(若干)處理器16及/或記憶體20可在控制器12外部。記憶體20可包含一有形、非暫時性機器可讀媒體，諸如一揮發性記憶體(例如，一隨機存取記憶體(RAM))及/或一非揮發性記憶體(例如，一唯讀記憶體(ROM)、快閃記憶體、一硬碟機，或任何其他適合光學、磁性或固態儲存媒體，或其等之一組合)。記憶體20可儲存多種資訊且可用於各種目的。例如，記憶體20可 儲存供(若干)處理器16執行之機器可讀指令及/或處理器可執行指令(例如，韌體或軟體)，諸如用於將各種信號及命令提供至記憶體裝置14以有利於傳輸且接收待寫入至記憶體裝置14或待自記憶體裝置14讀取之資料的指令。
記憶體裝置14包含個別記憶體胞之一記憶體陣列22。如下文進一步描述，記憶體陣列22可包含可以多種方式分組或分區以提供對記憶體陣列22之胞之存取的一或多個記憶體庫，如下文描述。控制器12可透過一或多個命令及輸入/輸出(I/O)介面24與記憶體裝置14通信。一般而言，命令及輸入/輸出介面24藉由外部裝置(諸如控制器12)提供對記憶體裝置14之各種組件的存取。
記憶體裝置14可包含一命令解碼器26。命令解碼器26可自命令及輸入/輸出(I/O)介面24接收命令信號，且可解碼命令信號以提供各種內部命令。例如，命令解碼器26可解碼命令(諸如讀取命令、寫入命令、模式暫存器設定命令、啟動命令等)，且提供對記憶體陣列22之指定區之存取。如上文描述，特定操作模式(諸如快速歸零模式及ECS模式)可有利於循序地存取記憶體陣列22之個別胞。為促進此功能性，命令解碼器26包含一命令控制器28，命令控制器28包含一或多個個別控制器以在接收到特定模式進入命令(例如，快速歸零或ECS)時控制位址定序。此外，為產生待循序存取之內部位址，亦可提供一或多個計數器30。有利地，可共享計數器30使得其等可用於可需要對記憶體陣列22之全部或大部分進行位址定序的任何操作模式，諸如快速歸零模式或ECS模式。下文將參考圖3至圖5更詳細描述命令控制器28及計數器30之使用及實施。應注意，雖然命令控制器28及計數器30被繪示為命令解碼器26之部分，但替代 地，此等元件可提供於記憶體裝置14上之別處。
圖2係繪示圖1之記憶體裝置14之某些額外特徵之一簡化方塊圖。明確言之，圖2之方塊圖係繪示記憶體裝置14之某些額外特徵及相關功能性之一功能方塊圖。根據一項實施例，記憶體裝置14可為一第五代雙倍資料率同步動態隨機存取記憶體(DDR5 SDRAM)裝置。與前幾代DDR SDRAM相比，DDR5 SDRAM之各種特徵容許降低的功率消耗、較大頻寬更大及較大儲存容量。
記憶體裝置14可包含邏輯地且功能地分組成若干記憶體庫32之一記憶體陣列。記憶體庫32可為例如DDR5 SDRAM記憶體庫。記憶體庫32可提供於配置於雙列直插式記憶體模組(DIMM)上之一或多個晶片(例如，SDRAM晶片)上。如將明白，各DIMM可包含若干SDRAM記憶體晶片(例如，x8或x16記憶體晶片)。各SDRAM記憶體晶片可包含一或多個記憶體庫32。記憶體裝置14表示具有若干記憶體庫32之一單一記憶體晶片(例如，SDRAM晶片)之一部分。對於DDR5，記憶體庫32可進一步經配置以形成庫群組。例如，對於一8千兆位元組(Gb)DDR5 SDRAM，記憶體晶片可包含配置成8個庫群組之16個記憶體庫32，各庫群組包含2個記憶體庫。對於一16 Gb DDR5 SDRAM，記憶體晶片可包含例如配置成8個庫群組之32個記憶體庫32，各庫群組包含4個記憶體庫。可取決於總體系統之應用及設計而利用記憶體裝置14上之記憶體庫32的各種其他組態、組織及大小。
如先前描述，記憶體裝置14可包含一或多個命令及輸入/輸出(I/O)介面。例如，記憶體裝置14可包含一命令介面34及一輸入/輸出(I/O)介面36。命令介面34經組態以提供來自一外部裝置(未展示)(諸如一 處理器或控制器)之若干信號(例如，信號38)。處理器或控制器可經由一或多個雙向資料匯流排(例如，資料匯流排18)將各種信號38提供至記憶體裝置14及自記憶體裝置14提供各種信號38，以有利於傳輸且接收待寫入至記憶體裝置14或待自記憶體裝置14讀取之資料。
如將明白，命令介面34可包含若干電路(諸如一時脈輸入電路40及一命令位址輸入電路42)以例如確保對信號38之適當處置。命令介面34可自一外部裝置接收一或多個時脈信號。一般而言，雙倍資料率(DDR)記憶體利用系統時脈信號之一差動對(在本文中稱為真實時脈信號(Clk_t/)及互補時脈信號(Clk_c))。DDR之正時脈邊緣指上升的真實時脈信號Clk_t/與下降的互補時脈信號Clk_c交叉之點，而負時脈邊緣指示下降的真實時脈信號Clk_t及互補時脈信號Clk_c之上升的轉變。通常在時脈信號之正邊緣上鍵入命令(例如，讀取命令、寫入命令等)，且在正時脈邊緣及負時脈邊緣兩者上傳輸或接收資料。
時脈輸入電路40接收真實時脈信號(Clk_t/)及互補時脈信號(Clk_c)且產生一內部時脈信號CLK。可將內部時脈信號CLK供應至一內部時脈產生器44，諸如一延遲鎖定回路(DLL)電路。內部時脈產生器44基於經接收內部時脈信號CLK產生一相控內部時脈信號LCLK。例如，相控內部時脈信號LCLK經供應至I/O介面36且用作用於判定讀取資料之一輸出時序的一時序信號。
內部時脈信號CLK亦可提供至記憶體裝置14內之各種其他組件且可用以產生各種額外內部時脈信號。例如，可將內部時脈信號CLK提供至一命令解碼器26。命令解碼器26可自命令匯流排46接收命令信號且可解碼命令信號以提供各種內部命令。例如，命令解碼器26可經由匯流 排48將命令信號提供至內部時脈產生器44以協調產生相控內部時脈信號LCLK。例如，相控內部時脈信號LCLK可用以透過I/O介面36時控資料。
此外，命令解碼器26可解碼命令(諸如讀取命令、寫入命令、啟動命令、模式暫存器設定命令，諸如快速歸零進入及ECS命令等)，且經由匯流排路徑50提供對與命令對應之一特定記憶體庫32的存取。如將明白，記憶體裝置14可包含各種其他解碼器(諸如列解碼器及行解碼器)以有利於存取記憶體庫32。在一項實施例中，各記憶體庫32包含一庫控制區塊54，其提供必要解碼(例如，列解碼器及行解碼器)以及其他特徵(諸如時序控制及資料控制)以有利於執行至及來自記憶體庫32之命令。
如先前關於圖1描述及下文關於圖3至圖5進一步描述，命令解碼器26可包含一或多個命令控制器28以有利於特定功能，諸如實施快速歸零進入模式及ECS操作模式。另外，命令解碼器26可包含一或多個計數器30，可在(若干)命令控制器28之控制下利用一或多個計數器30以產生用於循序地存取各記憶體庫32內之個別儲存位置之胞的內部位址，如下文更詳細描述。有利地，藉由針對採用循序存取方案之各種操作模式之各者(諸如快速歸零及ECS模式)利用同一組計數器30而非針對各獨立模式採用個別計數器，可避免包含額外硬體組件(例如，計數器)。
記憶體裝置14基於自一外部裝置(諸如一處理器)接收之命令/位址信號執行操作(諸如讀取命令及寫入命令)。在一項實施例中，命令/位址匯流排可為用以容納命令/位址信號(CA<13：0>)之一14位元匯流排。使用時脈信號(Clk_t/及Clk_c)時控至命令介面34之命令/位址信號。命令介面34可包含一命令位址輸入電路42，其經組態以例如透過命令解碼器 26接收及傳輸命令以提供對記憶體庫32之存取。另外，命令介面34可接收一晶片選擇信號(CS_n)。CS_n信號使記憶體裝置14能夠處理傳入CA<13：0>匯流排上之命令。在CA<13：0>匯流排上用命令編碼對記憶體裝置14內之特定庫32的存取。
另外，命令介面34可經組態以接收若干其他命令信號。例如，可提供一片內終結(on die termination)命令/位址(CA_ODT)信號以有利於記憶體裝置14內之適當阻抗匹配。可例如在通電期間使用一重設命令(RESET_n)來重設命令介面34、狀態暫存器、狀態機及類似者。命令介面34亦可接收一命令/位址反相(CAI)信號，該CAI信號可經提供以例如取決於用於特定記憶體裝置14之命令/位址路由而使命令/位址匯流排上之命令/位址信號CA<13：0>反相。亦可提供一鏡像(MIR)信號(mirror signal)以有利於一鏡像功能。基於一特定應用中之多個記憶體裝置之組態，可使用MIR信號來多工信號使得可將其等交換以啟用信號至記憶體裝置14之特定路由。亦可提供有利於測試記憶體裝置14之各種信號，諸如測試啟用(TEN)信號。例如，可使用TEN信號來將記憶體裝置14置於用於連接性測試之一測試模式。
命令介面34亦可用以針對可偵測之特定誤差將一警報信號(ALERT_n)提供至系統處理器或控制器。例如，若偵測到一循環冗餘檢查(CRC)誤差，則可自記憶體裝置14傳輸一警報信號(ALERT_n)。亦可產生其他警報信號。此外，在特定操作(諸如使用TEN信號執行之連接性測試模式，如上文描述)期間，用於自記憶體裝置14傳輸警報信號(ALERT_n)的匯流排及接腳可用作一輸入接腳。
利用上文論述之命令及時控信號，可藉由透過I/O介面36 傳輸及接收資料信號56而將資料發送至記憶體裝置14及自記憶體裝置14發送資料。更明確言之，可經由資料路徑52將資料發送至記憶體庫32或自記憶體庫32取回資料，資料路徑52包含複數個雙向資料匯流排。通常在一或多個雙向資料匯流排中傳輸及接收資料I/O信號(通常稱為DQ信號)。對於某些記憶體裝置(諸如一DDR5 SDRAM記憶體裝置)，可將I/O信號劃分為高位元組及低位元組。例如，對於一x16記憶體裝置，可將I/O信號可劃分為對應於資料信號之高位元組及低位元組的高I/O信號及低I/O信號(例如，DQ<15：8>及DQ<7：0>)。
為容許記憶體裝置14內之較高資料率，某些記憶體裝置(諸如DDR記憶體裝置)可利用資料選通信號(通常稱為DQS信號)。藉由發送資料之外部處理器或控制器(例如，針對一寫入命令)或藉由記憶體裝置14(例如，針對一讀取命令)驅動DQS信號。針對讀取命令，DQS信號實際上為具有一預定型樣之額外資料輸出(DQ)信號。針對寫入命令，DQS信號用作時脈信號以擷取對應輸入資料。正如時脈信號(Clk_t/及Clk_c)，可將資料選通(DQS)信號提供為資料選通信號(DQS_t/及DQS_c)之一差動對，以在讀取及寫入期間提供差動對傳訊。對於某些記憶體裝置(諸如一DDR5 SDRAM記憶體裝置)，可將DQS信號之差動對劃分為例如對應於發送至記憶體裝置14及自記憶體裝置14發送之資料之高位元組及低位元組的高資料選通信號及低資料選通信號(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。
亦可透過I/O介面36將一阻抗(ZQ)校準信號提供至記憶體裝置14。ZQ校準信號可提供至一參考接腳且用以藉由跨程序、電壓及溫度(PVT)值之變化調整記憶體裝置14之上拉及下拉電阻器而調諧輸出驅動 器及ODT值。因為PVT特性可影響ZQ電阻器值，所以可將ZQ校準信號提供至ZQ參考接腳以用於調整電阻而將輸入阻抗校準為已知值。如將明白，一精密電阻器通常耦接於記憶體裝置14上之ZQ接腳與記憶體裝置14外部之GND/VSS之間。此電阻器充當用於調整I/O接腳之內部ODT及驅動強度的一參考。
另外，可透過I/O介面36將一回送信號(LOOPBACK)提供至記憶體裝置14。可在一測試或除錯階段期間使用回送信號來將記憶體裝置14設定為其中透過記憶體裝置14透過相同接腳回送信號之一模式。例如，可使用回送信號來設定記憶體裝置14以測試記憶體裝置14之資料輸出(DQ)。回送可包含一資料及一選通兩者或可能僅為一資料接腳。此通常意欲用於監控由記憶體裝置14在I/O介面36處擷取之資料。
如將明白，各種其他組件(諸如電源供應電路(用於接收外部VDD及VSS信號)、模式暫存器(用以定義各種可程式化操作模式及組態)、讀取/寫入放大器(用以在讀取/寫入操作期間放大信號)、溫度感測器(用於感測記憶體裝置14之溫度)等)亦可併入至記憶體系統10中。因此，應瞭解，圖2中之方塊圖僅經提供以突出記憶體裝置14之某些功能特徵以輔助後續詳細描述。
現參考圖3，其繪示命令解碼器26之一部分。如先前描述，在特定操作模式下，可循序地存取記憶體陣列22之個別記憶體胞之各者。例如，特定操作模式(諸如快速歸零模式及ECS模式)可有利於循序地存取記憶體陣列22之個別胞且協調藉由計數器30產生內部記憶體位址。為促進此功能性，命令解碼器26包含一命令控制器28，命令控制器28包含一或多個個別控制器60及62以在接收到一特定模式進入命令(例如，快 速歸零進入命令或ECS命令)時控制位址定序。在所繪示實施例中，命令控制器28包含經組態以接收一快速歸零進入命令之一狀態控制快速歸零模式控制器62。例如，作為裝置通電及初始化序列之部分，可藉由外部控制器12中之處理器16之一者確證快速歸零進入命令。快速歸零模式控制器62經組態以將邏輯0寫入至記憶體陣列22之記憶體胞之各者。如將明白，雖然利用快速歸零操作模式來將邏輯0寫入至記憶體位置之各者，但亦可使用一類似模式暫存器命令來將其他已知值寫入至記憶體位置之各者(例如，全部邏輯1或一指定且已知型樣)。當藉由快速歸歸零模式控制器62接收快速歸歸零進入命令時，快速歸歸零模式控制器62將循環通過整個記憶體陣列22，從而循序地將一0寫入至各記憶體胞。為循序地寫入至各記憶體胞，可採用一或多個計數器30來藉由循序地遞增計數器30而產生內部記憶體位址。根據一項實施例，計數器30可包含一庫群組計數器64、一庫位址計數器66、一列位址計數器68及一行位址計數器70。下文將關於圖4更詳細描述計數器30之使用及快速歸零模式之執行。
根據本發明實施例，亦可提供一狀態控制ECS控制器60以有利於接收且控制一ECS命令。可利用ECS命令來系統地搜尋整個記憶體陣列22中之誤差且校正誤差(若可能)。正如快速歸零模式控制器62，ECS控制器60有利於使用計數器30產生內部記憶體位址，以循序地存取記憶體陣列之各個別記憶體胞。如下文將關於圖5更詳細描述，ECS控制器60可引導測試各記憶體胞之一誤差、校正該誤差(若可能)，且記載該誤差以供稍後報告。
有利地，針對特定操作模式，快速歸零模式及ECS模式之各者利用相同組之計數器30來產生有利於循序存取各記憶體胞之內部記憶 體位址。藉由針對多種操作模式利用相同共享計數器30以提供產生內部記憶體位址而循序地存取記憶體陣列22之各胞，可節約記憶體裝置上之硬體組件及有價值面積。
在本實施例中，提供四個計數器以有利於待循序存取胞之各種分組。明確言之，提供一庫群組計數器64以在循序存取記憶體陣列22期間自一個庫群組切換至另一庫群組。在一項實施例中，記憶體陣列22可包含四個庫群組，且庫群組計數器64係一2位元計數器。亦提供一庫位址計數器66以在循序存取記憶體陣列22期間自一個庫切換至另一庫。在一項實施例中，記憶體陣列22可包含每個庫群組兩個或四個庫，且庫位址計數器66係一1位元或2位元計數器。亦提供一列位址計數器68以在循序存取記憶體陣列22期間自一個列切換至另一列。在一項實施例中，記憶體陣列22可包含32,768個列，且列位址計數器68係一16位元計數器。最後，在所繪示實施例中，亦提供一行位址計數器70以在循序存取記憶體陣列22期間自一個行切換至另一行。在一項實施例中，記憶體陣列22可包含128個行，且行位址計數器70係一7位元計數器。
雖然當前描述之實施例包含在記憶體裝置14處於一快速歸零操作模式或一ECS操作模式時共享之計數器30，但其他操作模式亦可共享計數器30。例如，若其他測試或設定模式採用整個記憶體陣列22或記憶體陣列之大部分(例如，一整個記憶體庫或庫群組)之循序存取，則亦可針對此等額外模式操作共享計數器30。此外，在記憶體裝置14之某些實施例中，可能並未利用計數器區塊30中繪示之全部計數器。例如，某些記憶體裝置14可僅採用一個庫群組。在此一裝置中，庫群組計數器64可未被利用或可完全自記憶體裝置14省略。此外，在記憶體裝置之某些實施例 中，若提供記憶體胞之其他分組，則可採用額外計數器30。
現轉向圖4，其提供繪示一快速歸零模式序列之一實施方案之一實例之一狀態圖80。如先前描述，可在記憶體裝置14之一初始化或通電期間進入快速歸零模式。在藉由快速歸零模式控制器62接收到快速歸零進入命令之前，記憶體裝置14可處於一空閒狀態82。接著，快速歸零模式控制器62接收快速歸零進入命令。一旦接收到快速歸零進入命令，快速歸零模式控制器62便將一啟動命令發出至記憶體陣列22，如由啟動狀態84指示。根據一項實施例，啟動命令可回應於列位址計數器68而選擇或接通記憶體陣列22之庫之各者之一或多個列。因為快速歸零模式意欲循序地將一邏輯0寫入至記憶體陣列22之庫之各者之各胞，所以每次可啟動每庫之多個列。在一項實施例中，每次可啟動每庫之四個列。
一旦啟動(若干)選定列，便可藉由快速歸零模式控制器62發出一寫入命令，以回應於行位址計數器70而將一邏輯0寫入至各庫之(若干)選定列之(若干)第一記憶體胞，如由寫入狀態86指示。在寫入(若干)選定列之(若干)第一記憶體胞之後，快速歸零模式控制器62遞增行位址計數器70以產生(若干)啟動列中之下一循序記憶體位址(下一行位址)，如由更新行狀態88指示。接著，針對(若干)經啟動列之各行重複寫入狀態86及更新行狀態88，直至到達(若干)經啟動列之末端。一旦到達各庫之(若干)列之末端，便可藉由快速歸零模式控制器62將一預充電(PRE)命令發送至(若干)作用中列，以撤銷或預充電該(該等)列，如由預先狀態90指示。
一旦撤銷或預充電(若干)選定列，便可遞增列位址計數器68使得產生一新內部列位址以存取各庫之下一列或列組(例如，四個列之組)，如由更新狀態92指示，此係因為將邏輯0寫入至一記憶體胞中尚未到 達各庫之末端記憶體胞。接著，程序返回至啟動狀態84以啟動待寫入之(若干)下一列。如可明白，因為在快速歸零操作模式期間寫入各庫之每一記憶體胞(例如，邏輯0)且控制內部計數器30以產生內部位址而依一有序方式步進通過記憶體胞，所以在快速歸零模式操作期間無需產生一新啟動命令。即，一旦發送初始啟動命令，快速歸零模式控制器62便可重複啟動狀態84、寫入狀態86、更新行狀態88、預先狀態90及更新狀態92中所指示之步驟，而不必產生另一啟動命令。因此，一旦發送初始啟動命令，啟動狀態84便可不必涉及確證啟動命令。
在由狀態圖80繪示之實施例中，重複程序直至將一邏輯0寫入至記憶體陣列22之庫之各者之全部列之各胞中。因此，所繪示狀態圖80指示藉由其僅利用列位址計數器68及行位址計數器70之一程序。即，可並行地啟動且寫入各庫，且因此庫群組計數器及庫位址計數器66皆無需遞增。在替代實施例中，可循序地寫入各庫，使得程序包含：一旦寫入庫之各列之各行，便遞增庫群組計數器64及庫位址計數器66。此外，在所繪示實施例中，記憶體陣列可僅包含一單一庫群組，且因此可不採用庫群組計數器64。然而，熟習此項技術者將明白，對於具有多個庫群組之記憶體陣列，可類似地採用庫群組計數器64來產生內部記憶體位址以循序地存取額外庫中之記憶體胞，如下文將關於ECS操作模式描述。
現轉向圖5，其提供繪示一ECS模式序列之一實施方案之一實例之一狀態圖100。可週期性地進入ECS模式。在一項實施例中，可在已確證一快速歸零操作模式將邏輯0寫入至各記憶體胞之後進入ECS模式。此外，可取決於記憶體陣列22之一誤差檢查及清除對於一特定應用有用之頻率而週期性地實施ECS模式。例如，在各項實施例中，ECS模式可 例如每天實施一次、每週實施一次、每月實施一次或每年實施一次。
在藉由ECS控制器60接收ECS命令之前，記憶體裝置14可處於一空閒狀態102。接著，ECS控制器60接收ECS命令。在接收到ECS命令之後，ECS控制器60將一啟動命令發出至記憶體陣列22，如由啟動狀態104指示。根據一項實施例，啟動命令可回應於庫群組計數器64、庫位址計數器66及列位址計數器68而選擇或接通記憶體陣列22之一第一庫群組中之一第一庫中之一個列。一旦啟動選定列，便可藉由ECS控制器60回應於行位址計數器70發出一讀取-修改-寫入(RMW)命令，如由寫入狀態106指示。如所明白，RMW命令提供誤差偵測及校正之一程序。當自由計數器64至70指定之記憶體陣列22之一記憶體胞讀取資料時，計算一誤差校正碼(ECC)且比較其與讀取資料值。若偵測到一匹配，則記憶體胞中之資料係正確的。若不匹配，則校正該資料值(若可能)且用正確資料值重寫記憶體胞(若可能)。如將明白，特定硬誤差可能無法校正(例如，若記憶體胞被毀壞)。熟習此項技術者將明白RMW命令之使用以及藉由實施RMW命令而提供之誤差偵測及校正能力。
在對選定列中之第一記憶體胞執行RMW動作之後，若偵測到一ECC誤差，則ECS控制器60更新一ECC暫存器以遞增一誤差計數器，如由ECC暫存器狀態116指示。ECC暫存器擷取且保持來自ECC誤差之資訊。提供一取樣狀態108以確保在測試記憶體陣列22中之下一記憶體胞之前存在用以擷取ECC暫存器中之ECC誤差的足夠等待時間。在一項實施例中，例如，等待時間可為大約10ns。一旦等待時間已逾期，便可藉由ECS控制器60將一預充電(PRE)命令發送至作用中列，以撤銷該列且預充電包含待針對下一RMW動作測試之一記憶體胞的庫，如由預先狀態110 指示。
一旦撤銷選定列，便更新(若干)相關計數器30，如由更新狀態112指示。明確言之，行位址計數器70隨著一ECS命令之各循環而遞增。接著，將記憶體裝置14轉變回至空閒狀態102以等待來自控制器12之下一ECS命令來測試下一記憶體胞。在處於空閒狀態102時，控制器12自由地繼續其他處理。重複此直至到達該列之末端，此時遞增列位址計數器68且重設行位址計數器70。重複此直至到達記憶體庫之最後一列之最後一行，此時遞增庫位址計數器66且重設行位址計數器70及列位址計數器68之各者。重複此直至到達一群組中之最後一個記憶體庫之最後一列之最後一行，此時遞增庫群組計數器64，且重設行位址計數器70、列位址計數器68及庫位址計數器66之各者。最後，一旦已測試整個記憶體裝置14，便可將ECS測試之結果儲存於一使用者可讀模式暫存器中，如由儲存結果狀態114指示。如將明白，模式暫存器可由一使用者組態以一旦在ECS模式測試之後偵測及儲存不可接受數目個誤差，便發送一警報。例如，可基於特定應用及與其相關之可接受誤差數目而選擇1K個誤差、15K個誤差、50K個誤差、100K個誤差等之一誤差臨限值。
如上文描述，諸如快速歸零模式及ECS模式之特定操作模式可有利於循序地存取記憶體陣列22之個別胞。為促進此功能性，可提供一命令控制器28，其包含一或多個個別控制器以在接收到一特定模式進入命令(例如，快速歸零或ECS)時控制位址定序。為產生待循序存取之內部位址，亦可提供一或多個計數器30。有利地，可共享計數器30，使得其等可用於可需要對記憶體陣列22之全部或大部分進行位址定序的任何操作模式，諸如快速歸零模式或ECS模式。
雖然當前技術可具有各種修改及替代形式，但已在圖式中以實例方式展示且已在本文中詳細描述特定實施例。然而，應瞭解，當前技術並不意欲限於所揭示之特定形式。實情係，本實施例意欲涵蓋落入如由下文隨附發明申請專利範圍定義之本技術之精神及範疇內的全部修改、等效物及替代物。
引用本文中提出且主張之技術且將其等應用於具有明確改良本技術領域且因而並非抽象、無形或純理論之一實際性質的實物及具體實例。此外，若本說明書結尾隨附之任何請求項含有被指定為「用於[執行][一功能]之構件」或「用於[執行][一功能]之步驟」之一或多個元件，則希望此等元件應根據35 U.S.C.112(f)進行解釋。然而，對於含有以任何其他方式指定之元件之任何請求項，希望此等元件不根據35 U.S.C.112(f)進行解釋。
10:電腦系統
12:控制器
14:記憶體裝置
16:處理器
18:匯流排
20:記憶體
22:記憶體陣列
24:命令及輸入/輸出(I/O)介面
26:命令解碼器
28:命令控制器
30:計數器

Claims (19)

  1. 一種記憶體裝置，其包括：一記憶體陣列，其包括複數個記憶體胞；一或多個命令控制器，其經組態以在該一或多個命令控制器接收到複數個模式命令之一者時，控制對該記憶體陣列之存取，以實現複數個模式之個別一者，其中該複數個模式命令包括用以實現該複數個模式之一快速歸零模式(Fast Zero Mode)之一快速歸零進入命令(Fast Zero Entry command)；及一或多個計數器，其經組態以在藉由該一或多個命令控制器接收到該複數個模式命令之任一者時，產生內部記憶體位址以循序地存取該複數個記憶體胞，其中在該複數個模式間共享該一或多個計數器使得該一或多個計數器經組態以在該複數個模式之該快速歸零模式及至少一其他模式中循序地存取該複數個記憶體胞。
  2. 如請求項1之記憶體裝置，其中該複數個模式命令包括一誤差、檢查及清除(Error,Check and Scrub,ECS)命令。
  3. 如請求項1之記憶體裝置，其中該一或多個計數器包括一行位址計數器及一列位址計數器。
  4. 如請求項3之記憶體裝置，其中該一或多個計數器包括一庫位址計數器。
  5. 如請求項4之記憶體裝置，其中該一或多個計數器包括一庫群組計數器。
  6. 如請求項1之記憶體裝置，其中該一或多個命令控制器包括：一快速歸零控制器，其經組態以接收一快速歸零進入命令以將邏輯0寫入至該記憶體陣列中之該複數個記憶體胞之各者；及一ECS控制器，其經組態以接收一ECS命令來對該記憶體陣列中之該複數個記憶體胞之各者執行一誤差檢查。
  7. 如請求項1之記憶體裝置，其中該記憶體裝置包括一第五代雙倍資料率同步動態隨機存取記憶體(DDR5 SDRAM)。
  8. 一種包括一記憶體裝置之設備，其中該記憶體裝置包括：一記憶體陣列，其包括複數個記憶體胞；一命令控制器，其經組態以接收複數個命令；及一組計數器，其等經組態以至少部分回應於該命令控制器接收到該複數個命令之一第一命令而產生內部列及行位址以存取該複數個記憶體胞，該複數個計數器之至少一者進一步經組態以至少部分回應於該命令控制器接收到該複數個命令之一第二命令而產生內部列及行位址以存取該複數個記憶體胞。
  9. 如請求項8之設備，其中該記憶體陣列包括複數個記憶體庫，其中該 複數個記憶體庫之各者包含該複數個記憶體胞之一部分。
  10. 如請求項9之設備，其中該組計數器進一步經組態以產生內部庫位址。
  11. 如請求項10之設備，其中該複數個記憶體庫配置於記憶體庫群組中，且其中該組計數器進一步經組態以產生內部庫群組位址。
  12. 如請求項8之設備，其中該複數個命令之該第一命令係一快速歸零進入命令且該複數個命令之該第二命令係一誤差、檢查及清除(ECS)命令。
  13. 如請求項12之設備，其中該組計數器包括一列位址計數器及一行位址計數器，其中該列位址計數器及該行位址計數器之各者用以至少部分回應於該快速歸零進入命令及該誤差、檢查及清除(ECS)命令之各者而產生該內部列位址及該內部行位址。
  14. 一種用於操作一記憶體裝置之方法，該方法包括：回應於確證用於進入一第一操作模式之一第一命令而實施複數個計數器之至少一者來產生內部記憶體位址(internal memory addresses)以有利於循序地存取一記憶體裝置上之複數個記憶體胞；及回應於確證用於進入不同於該第一操作模式之一第二操作模式的一第二命令而實施該複數個計數器之該至少一者來產生內部記憶體位址以有利於循序地存取該複數個記憶體胞，使得該複數個計數器之該至少一者為 該第一操作模式及該第二操作模式所共享。
  15. 如請求項14之方法，其中實施該複數個計數器之該至少一者包括：實施一列位址計數器及一行位址計數器。
  16. 如請求項15之方法，其中實施該複數個計數器之該至少一者包括：實施一庫位址計數器及一庫群組計數器。
  17. 如請求項14之方法，其中該第一操作模式包括一快速歸零模式。
  18. 如請求項14之方法，其中該第二操作模式包括一誤差、檢查及清除(ECS)模式。
  19. 如請求項14之方法，其中藉由該記憶體裝置上之一命令控制器控制該複數個計數器之各者。
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