CN103310851B - 一种用于dtmb解调芯片的自修复sram控制器设计 - Google Patents
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Abstract
一种用于DTMB解调芯片的自修复SRAM控制器设计，所述控制器包括出错地址存储寄存器组，用于存储出错的常规SRAM地址。错误探测电路，用于对常规SRAM进行错误探测，并将探测到的出错地址存储到所述出错地址存储寄存器组中。修复电路，用于当中心模块访问到所述出错地址存储寄存器组存储的出错地址时，映射所述出错地址到冗余SRAM中，使得所述中心模块访问所述冗余SRAM。报错电路，用于所述修复电路映射所述出错地址到冗余SRAM后，对所述常规SRAM进行错误探测，并在探测到出错地址时报错。读写控制电路，用于完成所述中心模块对常规SRAM及冗余SRAM的读写操作。
Description
技术领域
本发明属于DTMB数字电视领域，尤其涉及一种用于DTMB解调芯片的自修复SRAM控制器设计。
背景技术
地面数字电视广播主要的国际标准有美国的ATSC、欧洲的DVB-T、日本的ISDB-T和中国的DTMB标准。1999年我国设立数字电视研发及产业化并成立国家数字电视领导小组，明确宣示自主制定技术标准。2006年推出了我国数字电视地面标准DTMB(Digital Television Terrestrial MultimediaBroadcasting)。
地面数字电视接收机完成从射频信号输入到终端音频信号输出、视频信号显示的转换。输入射频信号需要经过解调、信道解码，才能将输出的传送流送至解复用模块进行解复用以及其他的后续处理。DTMB解调芯片主要完成解调、信道解码功能。在解码过程中，需要存储大量的中间数据。如何实现这些中间数据的存储是DTMB解调芯片的设计重点之一。现有技术中，DTMB解调芯片都是采用外部的DRAM实现这些中间数据的存储。
上述采用外部的DRAM存储中间数据的方式，存在一些缺点：首先，芯片生产成本高，它需要两个未封装裸片的成本，对应的封装成本也高；其次，芯片封装技术复杂，需要预先设计好管脚位置，以便于和第三方的DRAM匹配；此外，大容量SRAM在制造过程中，很容易产生制造缺陷，使得生产良率较低。
鉴于上述缺点，需要一种可嵌入芯片内部的自修复SRAM存储装置，既可以避免现有技术中使用外部DRAM带来的制造高成本、封装技术复杂的缺陷，同时又能够提供自修复功能，提高芯片可靠性。
发明内容
本发明的目的在于提供一种用于DTMB解调芯片的自修复SRAM控制器，用于解决现有技术采用外部DRAM存储中间数据的一些生产成本较高、封装技术复杂以及芯片可靠性较低等缺点。
本发明提供了一种用于DTMB解调芯片的自修复SRAM控制器，包括：
出错地址存储寄存器组，用于存储出错的常规SRAM地址；
错误探测电路，用于对常规SRAM进行错误探测，并将探测到的出错地址存储到所述出错地址存储寄存器组中；
修复电路，用于当中心模块访问到所述出错地址存储寄存器组存储的出错地址时，映射所述出错地址到冗余SRAM中，使得所述中心模块访问所述冗余SRAM；
报错电路，用于所述修复电路映射所述出错地址到冗余SRAM后，对所述常规SRAM进行错误探测，并在探测到出错地址时报错；
读写控制电路，用于完成所述中心模块对常规SRAM及冗余SRAM的读写操作。
优选的，所述中心模块包括中央处理单元（C*Core CPU）及DTMB解调模块。
优选的，所述自修复SRAM控制器、常规SRAM及冗余SRAM均位于基于中央处理单元（C*Core CPU）的DTMB解调芯片内部。
优选的，所述错误探测方法为：中央处理单元（C*Core CPU）向常规SRAM所有地址空间写入全零后，逐个比较从所述地址读出的数据是否为零，若否，则所述地址出错；在完成全零读写探测后，中央处理单元（C*Core CPU）向常规SRAM所有地址空间写入全一后，逐个比较从所述地址读出的数据是否为一，若否，则所述地址出错。
优选的，所述报错电路在探测到出错地址时向中心模块中的中央处理单元（C*Core CPU）报错。
优选的，在芯片上电复位完成后，中央处理单元（C*Core CPU）向常规SRAM写入全零，错误探测电路开始对常规SRAM进行错误探测。
优选的，修复电路映射所述出错地址到冗余SRAM后，中央处理单元（C*Core CPU）向常规SRAM所有地址空间写入全零，报错电路开始对常规SRAM进行错误探测。
优选的，所述常规SRAM空间容量为59K×24bit，所述冗余SRAM空间容量为256×24bit。
优选的，所述出错地址存储寄存器组由256个单元组成，其中，每个单元的第1-18bit为出错地址位，第19bit为标志位，当所述标志位为一时，其对应单元的出错地址为有效出错地址。
与现有技术相比，本发明提供的用于DTMB解调芯片的自修复SRAM控制器，解决了如下技术问题：首先，片内SRAM的设计方式，使得DTMB解调芯片无需使用外部的DRAM存储器，可减少系统成本，又避免了多芯片的封装，降低了封装成本；其次，克服了芯片在使用过程中由于某些单元失效，造成整个芯片无法正常工作的缺陷，通过自修复SRAM控制器的集成，可以弥补此类缺陷，提高芯片的可靠性；同时，由于大容量SRAM在制造过程中很容易产生制造缺陷，通过自修复的功能可以尽量弥补这些制造缺陷，使大部分本应报废的芯片可以正常使用，提高了芯片的生产良率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1所示是本发明提供的DTMB解调芯片结构示意图；
图2所示是本发明提供的用于DTMB解调芯片的自修复SRAM控制器结构示意图；
图3所示是本发明提供的错误探测电路错误探测方法流程图；
图4所示是本发明提供的修复电路修复方法流程图；
图5所示是本发明提供的报错电路报错处理方法流程图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图1所示是本发明提供的DTMB解调芯片结构示意图。如图1所示，本发明提供的DTMB解调芯片包括中心模块1、自修复SRAM控制器4、常规SRAM5及冗余SRAM6，其中所述中心模块1包括中央处理单元2（C*CoreCPU）及DTMB解调模块3。
于此，所述中央处理单元2（C*Core CPU）是中国苏州国芯科技有限公司推出的，拥有自主知识产权的通用微控制处理器。
具体而言，中央处理单元2（C*Core CPU）用于控制DTMB解调模块3和自修复SRAM控制器4，还可以打开和关闭所述自修复SRAM控制器4的错误探测功能、修复功能，以及接受所述自修复SRAM控制器4的报警信息。
DTMB解调模块3用于对接收到的地面数字电视射频信号进行解调，在解调过程中利用常规SRAM5作为中间数据的存储。
常规SRAM5用于中心模块1数据的正常访问存储，其空间容量为59K×24bit；冗余SRAM6用于修复出错的SRAM，其空间容量为256×24bit。
图2所示是本发明提供的用于DTMB解调芯片的自修复SRAM控制器结构示意图。如图2所示，本发明提供的自修复SRAM控制器4包括出错地址存储寄存器组10、错误探测电路20、修复电路30、报错电路40及读写控制电路50。
具体而言，所述自修复SRAM控制器4具有错误探测，错误修复及报错功能。若片内SRAM由于制造或者其它原因导致部分故障，所述自修复SRAM控制器4由中央处理单元2（C*Core CPU）启动后可以探测到其是否出错及出错地址；在中心模块1对片内SRAM访问时，自修复SRAM控制器4能够对出错单元修复，保证所述中心模块1从片内SRAM中访问到的数据正确。同时自修复SRAM控制器4模块的报错功能可以在探测到错误单元超出修复范围或无法修复时，给中央处理单元2（C*Core CPU）发出错误报警信息，使用户得知此时整个芯片不能正常工作。
于此，出错地址存储寄存器组10由256个单元组成，其中，每个单元的第1～18bit为出错地址位，第19bit为标志位，当所述标志位为一时，其对应单元的出错地址为有效出错地址。
本实施例中，读写控制电路50用于完成来自中心模块1对常规SRAM5及冗余SRAM6的读写操作的控制。
下面将结合图3～图5对本发明提供的自修复SRAM控制器中各电路模块的工作流程展开详细说明。
图3所示是本发明提供的错误探测电路错误探测方法流程图。如图3所示，本发明提供的错误探测电路错误探测方法包括步骤101～104。
步骤101：中央处理单元（C*Core CPU）向常规SRAM写入全零后，错误探测电路判断读出数据是否为零。
具体而言，在芯片上电复位完成后，中央处理单元（C*Core CPU）向常规SRAM写入全零，错误探测电路开始对常规SRAM进行错误探测，即判断从当前地址读出数据是否为零。
步骤102：若否，所述错误探测电路将出错地址存储到出错地址存储寄存器中，并执行地址自增继续全零探测，直至完成全部常规SRAM空间扫描。
具体而言，若所述错误探测电路从当前地址读出数据为零，则执行地址自增继续全零探测，直至完成全部常规SRAM地址空间的扫描。
步骤103：中央处理单元（C*Core CPU）向常规SRAM写入全一后，错误探测电路判断读出数据是否为一。
如上所述，当完成全零探测后，错误探测电路开始全一探测。
步骤104：若否，所述错误探测电路将出错地址存储到出错地址存储寄存器中，并执行地址自增继续全一探测，直至完成全部常规SRAM空间扫描。
具体而言，若所述错误探测电路从当前地址读出数据为一，则执行地址自增继续全一探测，直至完成所述全部常规SRAM地址空间的扫描。
图4所示是本发明提供的修复电路修复方法流程图。如图4所示，本发明提供的修复电路修复方法包括步骤201～202。
步骤201：中心模块访问常规SRAM时,修复电路判断所述中心模块的访问地址是否已在出错地址存储寄存器组中存储。
具体而言，若中心模块的访问地址没有存储在所述出错地址存储寄存器组中，则所述中心模块正常去访问常规SRAM。
步骤202：若是，所述修复电路映射出错地址到冗余SRAM中，使得所述中心模块访问所述冗余SRAM。
具体而言，若修复电路判断中心模块的访问地址已存储在所述出错地址存储寄存器组中，说明该地址为出错地址，所述修复电路将所述出错地址映射到冗余SRAM中，使得所述中心模块访问所述冗余SRAM。
图5所示是本发明提供的报错电路报错处理方法流程图。如图5所示，本发明提供的报错电路报错处理方法包括步骤301～303。
步骤301：所述修复电路映射所述出错地址到冗余SRAM后，中央处理单元（C*Core CPU）向常规SRAM写入全零，报错电路判断读出数据是否为零。
具体而言，在修复电路完成修复以后，报错电路开始对常规SRAM开始全零探测。若报错电路在当前地址读出数据不为零，说明所述当前地址为出错地址，则向中央处理单元（C*Core CPU）报错，并退出报错处理流程。
步骤302：若是，修复电路执行地址自增直至完成全部地址扫描后，中央处理单元（C*Core CPU）向常规SRAM写入全一，报错电路判断读出数据是否为一。
如上所述，若修复电路完成对常规SRAM的全零探测，则开始全一探测。
步骤303：若否，所述报错电路向所述中央处理单元（C*Core CPU）报错，并退出报错处理流程。
具体而言，当报错电路在全一探测过程中发现出错地址时，向中央处理单元（C*Core CPU）报错，并退出报错处理流程。
综上所述，本发明提供的用于DTMB解调芯片的自修复SRAM控制器，通过片内SRAM的设置，使得DTMB解调芯片无需使用外部的DRAM存储器，避免了多芯片的封装，同时降低了封装和系统成本。此外，控制器自修复功能的设计，避免了芯片使用过程中某些单元失效造成的整个报废难题，可以提高整个芯片的可靠性；同时使得芯片在生产制造过程中，生产良率得到了极大提高。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (9)
1.一种自修复SRAM控制器，其特征在于，包括：
出错地址存储寄存器组，用于存储出错的常规SRAM地址；
错误探测电路，用于对常规SRAM进行错误探测，并将探测到的出错地址存储到所述出错地址存储寄存器组中；
其中，所述错误探测电路进行错误探测的方法包括以下步骤，
步骤101、中央处理单元向常规SRAM写入全零后，错误探测电路判断读出数据是否为零；
步骤102、若否，所述错误探测电路将出错地址存储到出错地址存储寄存器组中，并执行地址自增继续全零探测，直至完成全部常规SRAM空间扫描；
步骤103、中央处理单元向常规SRAM写入全一后，错误探测电路判断读出数据是否为一；
步骤104：若否，所述错误探测电路将出错地址存储到出错地址存储寄存器组中，并执行地址自增继续全一探测，直至完成全部常规SRAM空间扫描；
修复电路，用于当中心模块访问到所述出错地址存储寄存器组存储的出错地址时，映射所述出错地址到冗余SRAM中，使得所述中心模块访问所述冗余SRAM；
其中，修复电路的修复过程包括以下步骤，
步骤201：中心模块访问常规SRAM时,修复电路判断所述中心模块的访问地址是否已在出错地址存储寄存器组中存储；
步骤202：若是，所述修复电路映射出错地址到冗余SRAM中，使得所述中心模块访问所述冗余SRAM；
报错电路，用于所述修复电路映射所述出错地址到冗余SRAM后，对所述常规SRAM进行错误探测，并在探测到出错地址时报错；
其中，报错电路报错处理过程包括以下步骤，
步骤301、所述修复电路映射所述出错地址到冗余SRAM后，中央处理单元向常规SRAM写入全零，报错电路判断读出数据是否为零；
步骤302、若是，修复电路执行地址自增直至完成全部地址扫描后，中央处理单元向常规SRAM写入全一，报错电路判断读出数据是否为一；
步骤303、若否，所述报错电路向所述中央处理单元报错，并退出报错处理流程；
读写控制电路，用于完成所述中心模块对常规SRAM及冗余SRAM的读写操作。
2.根据权利要求1所述的SRAM控制器，其特征在于，所述中心模块包括中央处理单元及DTMB解调模块。
3.根据权利要求1或2所述的SRAM控制器，其特征在于，所述自修复SRAM控制器、常规SRAM及冗余SRAM均位于基于中央处理单元的DTMB解调芯片内部。
4.根据权利要求1或2所述的SRAM控制器，其特征在于，所述错误探测方法为：中央处理单元向常规SRAM所有地址空间写入全零后，逐个比较从所述地址读出的数据是否为零，若否，则所述地址出错；在完成全零读写探测后，中央处理单元向常规SRAM所有地址空间写入全一后，逐个比较从所述地址读出的数据是否为一，若否，则所述地址出错。
5.根据权利要求1或2所述的SRAM控制器，其特征在于，所述报错电路在探测到出错地址时向中心模块中的中央处理单元报错。
6.根据权利要求1或2所述的SRAM控制器，其特征在于，在芯片上电复位完成后，中央处理单元向常规SRAM写入全零，错误探测电路开始对常规SRAM进行错误探测。
7.根据权利要求1或2所述的SRAM控制器，其特征在于，修复电路映射所述出错地址到冗余SRAM后，中央处理单元向常规SRAM所有地址空间写入全零，报错电路开始对常规SRAM进行错误探测。
8.根据权利要求1所述的SRAM控制器，其特征在于，所述常规SRAM空间容量为59K×24bit，所述冗余SRAM空间容量为256×24bit。
9.根据权利要求1所述的SRAM控制器，其特征在于，所述出错地址存储寄存器组由256个单元组成，其中，每个单元的第1-18bit为出错地址位，第19bit为标志位，当所述标志位为一时，其对应单元的出错地址为有效出错地址。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310233633.2A CN103310851B (zh) | 2013-06-13 | 2013-06-13 | 一种用于dtmb解调芯片的自修复sram控制器设计 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310233633.2A CN103310851B (zh) | 2013-06-13 | 2013-06-13 | 一种用于dtmb解调芯片的自修复sram控制器设计 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103310851A CN103310851A (zh) | 2013-09-18 |
| CN103310851B true CN103310851B (zh) | 2016-08-10 |
Family
ID=49135972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310233633.2A Active CN103310851B (zh) | 2013-06-13 | 2013-06-13 | 一种用于dtmb解调芯片的自修复sram控制器设计 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103310851B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104833376B (zh) * | 2015-04-24 | 2017-05-10 | 中国人民大学 | 一种自修复传感芯片及其制备方法 |
| US10346244B2 (en) * | 2017-08-10 | 2019-07-09 | Micron Technology, Inc. | Shared address counters for multiple modes of operation in a memory device |
| TWI711036B (zh) | 2020-01-22 | 2020-11-21 | 大陸商珠海南北極科技有限公司 | 記憶體的修復電路及方法 |
| CN114639439B (zh) * | 2022-04-08 | 2023-03-24 | 北京得瑞领新科技有限公司 | 芯片内部sram测试方法、装置、存储介质及ssd设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3892678B2 (ja) * | 2001-03-30 | 2007-03-14 | 富士通株式会社 | 半導体記憶装置 |
-
2013
- 2013-06-13 CN CN201310233633.2A patent/CN103310851B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN103310851A (zh) | 2013-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
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|
| CP01 | Change in the name or title of a patent holder |