CN110785811B - 用于存储器装置中的多种操作模式的共享地址计数器 - Google Patents

用于存储器装置中的多种操作模式的共享地址计数器 Download PDF

Info

Publication number
CN110785811B
CN110785811B CN201880041821.6A CN201880041821A CN110785811B CN 110785811 B CN110785811 B CN 110785811B CN 201880041821 A CN201880041821 A CN 201880041821A CN 110785811 B CN110785811 B CN 110785811B
Authority
CN
China
Prior art keywords
command
memory
counters
mode
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880041821.6A
Other languages
English (en)
Other versions
CN110785811A (zh
Inventor
大卫·R·布朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110785811A publication Critical patent/CN110785811A/zh
Application granted granted Critical
Publication of CN110785811B publication Critical patent/CN110785811B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7206—Reconfiguration of flash memory system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7207—Details relating to flash memory management management of metadata or control data
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Dram (AREA)

Abstract

如上文描述，例如快速归零模式及ECS模式的特定操作模式可有利于循序地存取存储器阵列的个别单元。为促进此功能性，可提供命令控制器，其包含一或多个个别控制器以在接收到特定模式进入命令(例如，快速归零或ECS)时控制地址定序。为产生待循序存取的内部地址，还可提供一或多个计数器。有利地，可共享所述计数器，使得其可用于可需要对所述存储器阵列的全部或大部分进行地址定序的任何操作模式，例如所述快速归零模式或所述ECS模式。

Description

用于存储器装置中的多种操作模式的共享地址计数器
技术领域
本文中描述的实施例大体上涉及存储器装置的领域。更明确来说，当前实施例包含针对多种操作模式利用共享地址计数器的一或多个系统、装置及方法。
背景技术
本章节希望向读者介绍可能与下文描述及/或主张的本发明的各种方面相关的所属领域的各种方面。据信，此论述有助于向读者提供背景信息以有利于更好理解本发明的各种方面。因此，应了解，这些陈述应在此意义上阅读且并不作为对现有技术的认可。
存储器装置中的各种操作模式可需要存取存储器装置上的大部分或全部存储器阵列。例如，在某些例子(例如测试)中，可将存储器装置设置为一模式使得可个别地存取存储器阵列的每一存储器单元。在特定操作模式中，存取每一存储器单元可为反复过程，使得循序地存取存储器阵列中的存储器单元中的每一者。为促进此功能性，可期望提供允许以循序方式循序地存取每一存储器单元的快速的且有效的方法及结构。此外，应在无需使用可增加存储器装置的成本且增加存储器装置的大小的额外硬件组件的情况下提供此循序存取。因此，本文中描述的实施例可针对上文阐述的问题中的一或多者。
附图说明
图1是说明根据本发明的实施例的计算机系统的框图；
图2是说明根据本发明的实施例的存储器装置的框图；
图3是根据本发明的实施例的图2的存储器装置的部分的框图；
图4是说明根据本发明的实施例的图3的存储器装置的快速归零(Fast Zero)操作模式的状态图；及
图5是说明根据本发明的实施例的图3的存储器装置的误差、检查及清除(ECS)操作模式的状态图。
具体实施方式
下文将描述一或多个特定实施例。为提供这些实施例的简洁描述，本说明书中并未描述实际实施方案的全部特征。应明白，如在任何工程或设计项目中，在任何此实际实施方案的开发过程中，必须作出许多实施方案特定决策以实现可能随实施方案变化的开发者的特定目标，例如符合系统相关及业务相关约束。此外，应明白，此开发工作可为复杂的且耗时的，但对于受益于本发明的所属领域的一般技术人员来说，仍可为常规设计、制作及制造任务。
如下文详细描述，存储器装置可采用有利于循序地存取存储器阵列中的全部存储器单元或大块存储器单元的操作模式。例如，在第五代双倍数据率同步动态随机存取存储器(DDR5 SDRAM)中，特定操作模式(例如快速归零模式及误差、检查及清除(ECS)模式)提供循序地存取存储器阵列的每一单元。为循序地存取每一存储器单元，可通过存储器装置接收一或多个命令。存储器装置中的控制器可用以产生内部存储器地址使得可个别地存取每一单元。可使用一或多个计数器来通过内部地址定序以存取阵列的每一存储器单元。因为计数器可增加存储器装置的成本及/或大小，所以本实施例在利用快速归零模式及ECS模式中的每一者时共享相同计数器以最小化用以产生地址定序以存取整个存储器阵列的额外硬件。
现参考图1，其说明计算机系统10的简化框图。计算机系统10包含控制器12及存储器装置14。控制器12可包含处理电路，例如一或多个处理器16(例如，一或多个微处理器)，所述处理电路可执行软件程序以经由一或多个双向通信总线18将各种信号提供到存储器装置14，以有利于传输且接收待写入到存储器装置14或待从存储器装置14读取的数据。此外，处理器16可包含多个微处理器、一或多个“通用”微处理器、一或多个专用微处理器，及/或一或多个专用集成电路(ASIC)或其某一组合。例如，处理器16可包含一或多个精简指令集(RISC)处理器。控制器12可耦合到可存储信息(例如控制逻辑及/或软件、查找表、配置数据等)的一或多个存储器20。在一些实施例中，处理器16及/或存储器20可在控制器12外部。存储器20可包含有形、非暂时性机器可读媒体，例如易失性存储器(例如，随机存取存储器(RAM))及/或非易失性存储器(例如，只读存储器(ROM)、快闪存储器、硬盘驱动器，或任何其它合适光学、磁性或固态存储媒体，或其组合)。存储器20可存储多种信息且可用于各种目的。例如，存储器20可存储供处理器16执行的机器可读指令及/或处理器可执行指令(例如，固件或软件)，例如用于将各种信号及命令提供到存储器装置14以有利于传输且接收待写入到存储器装置14或待从存储器装置14读取的数据的指令。
存储器装置14包含个别存储器单元的存储器阵列22。如下文进一步描述，存储器阵列22可包含可以多种方式分组或分区以提供对存储器阵列22的单元的存取的一或多个存储器库，如下文描述。控制器12可通过一或多个命令及输入/输出(I/O)接口24与存储器装置14通信。一般来说，命令及输入/输出接口24通过外部装置(例如控制器12)提供对存储器装置14的各种组件的存取。
存储器装置14可包含命令解码器26。命令解码器26可从命令及输入/输出(I/O)接口24接收命令信号，且可解码命令信号以提供各种内部命令。例如，命令解码器26可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)，且提供对存储器阵列22的指定区的存取。如上文描述，特定操作模式(例如快速归零模式及ECS模式)可有利于循序地存取存储器阵列22的个别单元。为促进此功能性，命令解码器26包含命令控制器28，命令控制器28包含一或多个个别控制器以在接收到特定模式进入命令(例如，快速归零或ECS)时控制地址定序。此外，为产生待循序存取的内部地址，还可提供一或多个计数器30。有利地，可共享计数器30使得其可用于可需要对存储器阵列22的全部或大部分进行地址定序的任何操作模式，例如快速归零模式或ECS模式。下文将参考图3到5更详细描述命令控制器28及计数器30的使用及实施。应注意，虽然命令控制器28及计数器30被说明为命令解码器26的部分，但替代地，这些元件可提供于存储器装置14上的别处。
图2是说明图1的存储器装置14的某些额外特征的简化框图。明确来说，图2的框图是说明存储器装置14的某些额外特征及相关功能性的功能框图。根据一个实施例，存储器装置14可为第五代双倍数据率同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDRSDRAM相比，DDR5 SDRAM的各种特征允许降低的功率消耗、较大带宽及较大存储容量。
存储器装置14可包含逻辑地且功能地分组成若干存储器库32的存储器阵列。存储器库32可为例如DDR5 SDRAM存储器库。存储器库32可提供于布置于双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如将明白，每一DIMM可包含若干SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库32。存储器装置14表示具有若干存储器库32的单个存储器芯片(例如，SDRAM芯片)的部分。对于DDR5，存储器库32可进一步经布置以形成库群组。例如，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个库群组的16个存储器库32，每一库群组包含2个存储器库。对于16Gb DDR5 SDRAM，存储器芯片可包含例如布置成8个库群组的32个存储器库32，每一库群组包含4个存储器库。可取决于总体系统的应用及设计而利用存储器装置14上的存储器库32的各种其它配置、组织及大小。
如先前描述，存储器装置14可包含一或多个命令及输入/输出(I/O)接口。例如，存储器装置14可包含命令接口34及输入/输出(I/O)接口36。命令接口34经配置以提供来自外部装置(未展示)(例如处理器或控制器)的若干信号(例如，信号38)。处理器或控制器可经由一或多个双向数据总线(例如，数据总线18)将各种信号38提供到存储器装置14及从存储器装置14提供各种信号38，以有利于传输且接收待写入到存储器装置14或待从存储器装置14读取的数据。
如将明白，命令接口34可包含若干电路(例如时钟输入电路40及命令地址输入电路42)以例如确保对信号38的适当处置。命令接口34可从外部装置接收一或多个时钟信号。一般来说，双倍数据率(DDR)存储器利用系统时钟信号的差分对(在本文中称为真实时钟信号(Clk_t/)及互补时钟信号(Clk_c))。DDR的正时钟沿指上升的真实时钟信号Clk_t/与下降的互补时钟信号Clk_c交叉的点，而负时钟沿指示下降的真实时钟信号Clk_t与互补时钟信号Clk_c的上升的过渡。通常在时钟信号的正沿上输入命令(例如，读取命令、写入命令等)，且在正时钟沿及负时钟沿两者上传输或接收数据。
时钟输入电路40接收真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)且产生内部时钟信号CLK。可将内部时钟信号CLK供应到内部时钟产生器44，例如延迟锁定环路(DLL)电路。内部时钟产生器44基于接收到的内部时钟信号CLK产生相控内部时钟信号LCLK。例如，相控内部时钟信号LCLK被供应到I/O接口36且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK还可提供到存储器装置14内的各种其它组件且可用以产生各种额外内部时钟信号。例如，可将内部时钟信号CLK提供到命令解码器26。命令解码器26可从命令总线46接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器26可经由总线48将命令信号提供到内部时钟产生器44以协调产生相控内部时钟信号LCLK。例如，相控内部时钟信号LCLK可用以通过I/O接口36时控数据。
此外，命令解码器26可解码命令(例如读取命令、写入命令、激活命令、模式寄存器设置命令，例如快速归零进入及ECS命令等)，且经由总线路径50提供对与命令对应的特定存储器库32的存取。如将明白，存储器装置14可包含各种其它解码器(例如行解码器及列解码器)以有利于存取存储器库32。在一个实施例中，每一存储器库32包含库控制块54，其提供必要解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)以有利于执行到及来自存储器库32的命令。
如先前关于图1描述及下文关于图3到5进一步描述，命令解码器26可包含一或多个命令控制器28以有利于特定功能，例如实施快速归零进入模式及ECS操作模式。另外，命令解码器26可包含一或多个计数器30，可在命令控制器28的控制下利用一或多个计数器30以产生用于循序地存取每一存储器库32内的个别存储位置的单元的内部地址，如下文更详细描述。有利地，通过针对采用循序存取方案的各种操作模式中的每一者(例如快速归零及ECS模式)利用同一组计数器30而非针对每一独立模式采用个别计数器，可避免包含额外硬件组件(例如，计数器)。
存储器装置14基于从外部装置(例如处理器)接收的命令/地址信号执行操作(例如读取命令及写入命令)。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/及Clk_c)时控到命令接口34的命令/地址信号。命令接口34可包含命令地址输入电路42，其经配置以例如通过命令解码器26接收及传输命令以提供对存储器库32的存取。另外，命令接口34可接收芯片选择信号(CS_n)。CS_n信号使存储器装置14能够处理传入CA<13:0>总线上的命令。在CA<13:0>总线上用命令编码对存储器装置14内的特定库32的存取。
另外，命令接口34可经配置以接收若干其它命令信号。例如，可提供片内终结(ondie termination)命令/地址(CA_ODT)信号以有利于存储器装置14内的适当阻抗匹配。可例如在通电期间使用复位命令(RESET_n)来复位命令接口34、状态寄存器、状态机及类似者。命令接口34还可接收命令/地址反相(CAI)信号，所述CAI信号可经提供以例如取决于用于特定存储器装置14的命令/地址路由而使命令/地址总线上的命令/地址信号CA<13:0>反转。还可提供镜像(MIR)信号(mirror signal)以有利于镜像功能。基于特定应用中的多个存储器装置的配置，可使用MIR信号来多路复用信号使得可将其交换以启用信号到存储器装置14的特定路由。还可提供有利于测试存储器装置14的各种信号，例如测试启用(TEN)信号。例如，可使用TEN信号来将存储器装置14置于用于连接性测试的测试模式。
命令接口34还可用以针对可检测的特定误差将警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)误差，那么可从存储器装置14传输警报信号(ALERT_n)。还可产生其它警报信号。此外，在特定操作(例如使用TEN信号执行的连接性测试模式，如上文描述)期间，用于从存储器装置14传输警报信号(ALERT_n)的总线及引脚可用作输入引脚。
利用上文论述的命令及时控信号，可通过I/O接口36传输及接收数据信号56而将数据发送到存储器装置14及从存储器装置14发送数据。更明确来说，可经由数据路径52将数据发送到存储器库32或从存储器库32检索数据，数据路径52包含多个双向数据总线。通常在一或多个双向数据总线中传输及接收数据I/O信号(通常称为DQ信号)。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，可将I/O信号划分为高字节及低字节。例如，对于x16存储器装置，可将I/O信号可划分为对应于数据信号的高字节及低字节的高I/O信号及低I/O信号(例如，DQ<15:8>及DQ<7:0>)。
为允许存储器装置14内的较高数据率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号(通常称为DQS信号)。通过发送数据的外部处理器或控制器(例如，针对写入命令)或通过存储器装置14(例如，针对读取命令)驱动DQS信号。针对读取命令，DQS信号实际上为具有预定模式的额外数据输出(DQ)信号。针对写入命令，DQS信号用作时钟信号以捕获对应输入数据。正如时钟信号(Clk_t/及Clk_c)，可将数据选通(DQS)信号提供为数据选通信号(DQS_t/及DQS_c)的差分对，以在读取及写入期间提供差分对信令。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，可将DQS信号的差分对划分为例如对应于发送到存储器装置14及从存储器装置14发送的数据的高字节及低字节的高数据选通信号及低数据选通信号(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。
还可通过I/O接口36将阻抗(ZQ)校准信号提供到存储器装置14。ZQ校准信号可提供到参考引脚且用以通过跨工艺、电压及温度(PVT)值的变化调整存储器装置14的上拉及下拉电阻器而调谐输出驱动器及ODT值。因为PVT特性可影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准为已知值。如将明白，精密电阻器通常耦合于存储器装置14上的ZQ引脚与存储器装置14外部的GND/VSS之间。此电阻器充当用于调整I/O引脚的内部ODT及驱动强度的参考。
另外，可通过I/O接口36将回送信号(LOOPBACK)提供到存储器装置14。可在测试或除错阶段期间使用回送信号来将存储器装置14设置为其中通过存储器装置14通过相同引脚回送信号的模式。例如，可使用回送信号来设置存储器装置14以测试存储器装置14的数据输出(DQ)。回送可包含数据及选通两者或可能仅为数据引脚。此通常希望用于监控由存储器装置14在I/O接口36处捕获的数据。
如将明白，各种其它组件(例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义各种可编程操作模式及配置)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置14的温度)等)还可并入到存储器系统10中。因此，应了解，图2中的框图仅经提供以突出存储器装置14的某些功能特征以辅助后续详细描述。
现参考图3，其说明命令解码器26的部分。如先前描述，在特定操作模式下，可循序地存取存储器阵列22的个别存储器单元中的每一者。例如，特定操作模式(例如快速归零模式及ECS模式)可有利于循序地存取存储器阵列22的个别单元且协调通过计数器30产生内部存储器地址。为促进此功能性，命令解码器26包含命令控制器28，命令控制器28包含一或多个个别控制器60及62以在接收到特定模式进入命令(例如，快速归零进入命令或ECS命令)时控制地址定序。在所说明实施例中，命令控制器28包含经配置以接收快速归零进入命令的状态控制快速归零模式控制器62。例如，作为装置通电及初始化序列的部分，可通过外部控制器12中的处理器16中的一者断言快速归零进入命令。快速归零模式控制器62经配置以将逻辑0写入到存储器阵列22的存储器单元中的每一者。如将明白，虽然利用快速归零操作模式来将逻辑0写入到存储器位置中的每一者，但还可使用类似模式寄存器命令来将其它已知值写入到存储器位置中的每一者(例如，全部逻辑1或指定且已知模式)。当通过快速归归零模式控制器62接收快速归归零进入命令时，快速归归零模式控制器62将循环通过整个存储器阵列22，从而循序地将0写入到每一存储器单元。为循序地写入到每一存储器单元，可采用一或多个计数器30来通过循序地递增计数器30而产生内部存储器地址。根据一个实施例，计数器30可包含库群组计数器64、库地址计数器66、行地址计数器68及列地址计数器70。下文将关于图4更详细描述计数器30的使用及快速归零模式的执行。
根据本发明实施例，还可提供状态控制ECS控制器60以有利于接收且控制ECS命令。可利用ECS命令来系统地搜索整个存储器阵列22中的误差且校正误差(如果可能)。正如快速归零模式控制器62，ECS控制器60有利于使用计数器30产生内部存储器地址，以循序地存取存储器阵列的各个别存储器单元。如下文将关于图5更详细描述，ECS控制器60可引导测试每一存储器单元的误差、校正所述误差(如果可能)，且记载所述误差以供稍后报告。
有利地，针对特定操作模式，快速归零模式及ECS模式中的每一者利用相同组的计数器30来产生有利于循序存取每一存储器单元的内部存储器地址。通过针对多种操作模式利用相同共享计数器30以提供产生内部存储器地址而循序地存取存储器阵列22的每一单元，可节约存储器装置上的硬件组件及宝贵面积。
在本实施例中，提供四个计数器以有利于待循序存取单元的各种分组。明确来说，提供库群组计数器64以在循序存取存储器阵列22期间从一个库群组切换到另一库群组。在一个实施例中，存储器阵列22可包含四个库群组，且库群组计数器64是2位计数器。还提供库地址计数器66以在循序存取存储器阵列22期间从一个库切换到另一库。在一个实施例中，存储器阵列22可包含每个库群组两个或四个库，且库地址计数器66是1位或2位计数器。还提供行地址计数器68以在循序存取存储器阵列22期间从一个行切换到另一行。在一个实施例中，存储器阵列22可包含32,768个行，且行地址计数器68是16位计数器。最后，在所说明实施例中，还提供列地址计数器70以在循序存取存储器阵列22期间从一个列切换到另一列。在一个实施例中，存储器阵列22可包含128个列，且列地址计数器70是7位计数器。
虽然当前描述的实施例包含在存储器装置14处于快速归零操作模式或ECS操作模式时共享的计数器30，但其它操作模式还可共享计数器30。例如，如果其它测试或设置模式采用整个存储器阵列22或存储器阵列的大部分(例如，整个存储器库或库群组)的循序存取，那么还可针对这些额外模式操作共享计数器30。此外，在存储器装置14的某些实施例中，可能并未利用计数器块30中说明的全部计数器。例如，某些存储器装置14可仅采用一个库群组。在此装置中，库群组计数器64可未被利用或可完全从存储器装置14省略。此外，在存储器装置的某些实施例中，如果提供存储器单元的其它分组，那么可采用额外计数器30。
现转向图4，其提供说明快速归零模式序列的实施方案的实例的状态图80。如先前描述，可在存储器装置14的初始化或通电期间进入快速归零模式。在通过快速归零模式控制器62接收到快速归零进入命令之前，存储器装置14可处于空闲状态82。接着，快速归零模式控制器62接收快速归零进入命令。一旦接收到快速归零进入命令，快速归零模式控制器62便将激活命令发出到存储器阵列22，如由激活状态84指示。根据一个实施例，激活命令可响应于行地址计数器68而选择或接通存储器阵列22的库中的每一者的一或多个行。因为快速归零模式希望循序地将逻辑0写入到存储器阵列22的库中的每一者的每一单元，所以每次可激活每库的多个行。在一个实施例中，每次可激活每库的四个行。
一旦激活选定行，便可通过快速归零模式控制器62发出写入命令，以响应于列地址计数器70而将逻辑0写入到每一库的选定行的第一存储器单元，如由写入状态86指示。在写入选定行的第一存储器单元之后，快速归零模式控制器62递增列地址计数器70以产生激活行中的下一循序存储器地址(下一列地址)，如由更新行状态88指示。接着，针对经激活行的每一列重复写入状态86及更新行状态88，直到到达经激活行的末端。一旦到达每一库的行的末端，便可通过快速归零模式控制器62将预充电(PRE)命令发送到作用中行，以撤销激活或预充电所述行，如由预先状态90指示。
一旦撤销激活或预充电选定行，便可递增行地址计数器68使得产生新内部行地址以存取每一库的下一行或行组(例如，四个行的组)，如由更新状态92指示，这是因为将逻辑0写入到存储器单元中尚未到达每一库的末端存储器单元。接着，过程返回到激活状态84以激活待写入的下一行。如可明白，因为在快速归零操作模式期间写入每一库的每一存储器单元(例如，逻辑0)且控制内部计数器30以产生内部地址而以有序方式步进通过存储器单元，所以在快速归零模式操作期间无需产生新激活命令。即，一旦发送初始激活命令，快速归零模式控制器62便可重复激活状态84、写入状态86、更新行状态88、预先状态90及更新状态92中所指示的步骤，而不必产生另一激活命令。因此，一旦发送初始激活命令，激活状态84便可不必涉及断言激活命令。
在由状态图80说明的实施例中，重复过程直到将逻辑0写入到存储器阵列22的库中的每一者的全部行的每一单元中。因此，所说明状态图80指示通过其仅利用行地址计数器68及列地址计数器70的过程。即，可并行地激活且写入每一库，且因此库群组计数器及库地址计数器66都无需递增。在替代实施例中，可循序地写入每一库，使得过程包含：一旦写入库的每一行的每一列，便递增库群组计数器64及库地址计数器66。此外，在所说明实施例中，存储器阵列可仅包含单个库群组，且因此可不采用库群组计数器64。然而，所属领域的技术人员将明白，对于具有多个库群组的存储器阵列，可类似地采用库群组计数器64来产生内部存储器地址以循序地存取额外库中的存储器单元，如下文将关于ECS操作模式描述。
现转向图5，其提供说明ECS模式序列的实施方案的实例的状态图100。可周期性地进入ECS模式。在一个实施例中，可在已断言快速归零操作模式将逻辑0写入到每一存储器单元之后进入ECS模式。此外，可取决于存储器阵列22的误差检查及清除对于特定应用有用的频率而周期性地实施ECS模式。例如，在各种实施例中，ECS模式可例如每天实施一次、每周实施一次、每月实施一次或每年实施一次。
在通过ECS控制器60接收ECS命令之前，存储器装置14可处于空闲状态102。接着，ECS控制器60接收ECS命令。在接收到ECS命令之后，ECS控制器60将激活命令发出到存储器阵列22，如由激活状态104指示。根据一个实施例，激活命令可响应于库群组计数器64、库地址计数器66及行地址计数器68而选择或接通存储器阵列22的第一库群组中的第一库中的一个行。一旦激活选定行，便可通过ECS控制器60响应于列地址计数器70发出读取-修改-写入(RMW)命令，如由写入状态106指示。如所明白，RMW命令提供误差检测及校正的过程。当从由计数器64到70指定的存储器阵列22的存储器单元读取数据时，计算误差校正码(ECC)且比较其与读取数据值。如果检测到匹配，那么存储器单元中的数据是正确的。如果不匹配，那么校正所述数据值(如果可能)且用正确数据值重写存储器单元(如果可能)。如将明白，特定硬误差可能无法校正(例如，如果存储器单元被毁坏)。所属领域的技术人员将明白RMW命令的使用以及通过实施RMW命令而提供的误差检测及校正能力。
在对选定行中的第一存储器单元执行RMW动作之后，如果检测到ECC误差，那么ECS控制器60更新ECC寄存器以递增误差计数器，如由ECC寄存器状态116指示。ECC寄存器捕获且保持来自ECC误差的信息。提供取样状态108以确保在测试存储器阵列22中的下一存储器单元之前存在用以捕获ECC寄存器中的ECC误差的足够等待时间。在一个实施例中，例如，等待时间可为大约10ns。一旦等待时间已逾期，便可通过ECS控制器60将预充电(PRE)命令发送到作用中行，以撤销激活所述行且预充电包含待针对下一RMW动作测试的存储器单元的库，如由预先状态110指示。
一旦撤销激活选定行，便更新相关计数器30，如由更新状态112指示。明确来说，列地址计数器70随着ECS命令的每一循环而递增。接着，将存储器装置14转变回到空闲状态102以等待来自控制器12的下一ECS命令来测试下一存储器单元。在处于空闲状态102时，控制器12自由地继续其它处理。重复此直到到达所述行的末端，此时递增行地址计数器68且复位列地址计数器70。重复此直到到达存储器库的最后行的最后列，此时递增库地址计数器66且复位列地址计数器70及行地址计数器68中的每一者。重复此直到到达群组中的最后一个存储器库的最后行的最后列，此时递增库群组计数器64，且复位列地址计数器70、行地址计数器68及库地址计数器66中的每一者。最后，一旦已测试整个存储器装置14，便可将ECS测试的结果存储于用户可读模式寄存器中，如由存储结果状态114指示。如将明白，模式寄存器可由用户配置以一旦在ECS模式测试之后检测及存储不可接受数目个误差，便发送警报。例如，可基于特定应用及与其相关的可接受误差数目而选择1K个误差、15K个误差、50K个误差、100K个误差等的误差阈值。
如上文描述，例如快速归零模式及ECS模式的特定操作模式可有利于循序地存取存储器阵列22的个别单元。为促进此功能性，可提供命令控制器28，其包含一或多个个别控制器以在接收到特定模式进入命令(例如，快速归零或ECS)时控制地址定序。为产生待循序存取的内部地址，还可提供一或多个计数器30。有利地，可共享计数器30，使得其可用于可需要对存储器阵列22的全部或大部分进行地址定序的任何操作模式，例如快速归零模式或ECS模式。
虽然当前技术可具有各种修改及替代形式，但已在图式中以实例方式展示且已在本文中详细描述特定实施例。然而，应了解，当前技术并不希望限于所揭示的特定形式。而是，本实施例希望涵盖落入如由下文所附权利要求书定义的本技术的精神及范围内的全部修改、等效物及替代物。
引用本文中提出且主张的技术且将其应用于具有明确改进本技术领域且因而并非抽象、无形或纯理论的实际性质的实物及具体实例。此外，如果本说明书结尾所附的任何权利要求含有被指定为“用于[执行][功能]的构件”或“用于[执行][功能]的步骤”的一或多个元件，那么希望此类元件应根据35U.S.C.112(f)进行解释。然而，对于含有以任何其它方式指定的元件的任何权利要求，希望此类元件不根据35U.S.C.112(f)进行解释。

Claims (15)

1.一种存储器装置，其包括：
存储器阵列，其包括多个存储器单元；
一或多个命令控制器，其经配置以在所述一或多个命令控制器接收到多个模式命令中的一者时控制对所述存储器阵列的存取，其中所述多个模式命令包括快速归零进入命令和误差、检查及清除ECS命令；及
一或多个计数器，其经配置以在通过所述一或多个命令控制器接收到所述多个模式命令中的任一者时产生内部存储器地址以循序地存取所述多个存储器单元。
2.根据权利要求1所述的存储器装置，其中所述一或多个计数器包括列地址计数器及行地址计数器。
3.根据权利要求2所述的存储器装置，其中所述一或多个计数器包括库地址计数器。
4.根据权利要求3所述的存储器装置，其中所述一或多个计数器包括库群组计数器。
5.根据权利要求1所述的存储器装置，其中所述一或多个命令控制器包括：
快速归零控制器，其经配置以接收快速归零进入命令以将逻辑0写入到所述存储器阵列中的所述多个存储器单元中的每一者；及
ECS控制器，其经配置以接收ECS命令来对所述存储器阵列中的所述多个存储器单元中的每一者执行误差检查。
6.根据权利要求1所述的存储器装置，其中所述存储器装置包括第五代双倍数据率同步动态随机存取存储器DDR5 SDRAM。
7.一种包括存储器装置的设备，其中所述存储器装置包括：
存储器阵列，其包括多个存储器单元；
命令控制器，其经配置以接收多个命令；及
一组计数器，其经配置以至少部分响应于所述命令控制器接收到所述多个命令的第一命令而产生内部行及列地址以存取所述多个存储器单元，所述组计数器中的至少一者进一步经配置以至少部分响应于所述命令控制器接收到所述多个命令的第二命令而产生内部行及列地址以存取所述多个存储器单元，其中所述多个命令中的第一命令是快速归零进入命令，所述多个命令中的第二命令是误差、检查及清除ECS命令。
8.根据权利要求7所述的设备，其中所述存储器阵列包括多个存储器库，其中所述多个存储器库中的每一者包含所述多个存储器单元的部分。
9.根据权利要求8所述的设备，其中所述组计数器进一步经配置以产生内部库地址。
10.根据权利要求9所述的设备，其中所述多个存储器库布置于存储器库群组中，且其中所述组计数器进一步经配置以产生内部库群组地址。
11.根据权利要求7所述的设备，其中所述组计数器包括行地址计数器及列地址计数器，其中所述行地址计数器及所述列地址计数器中的每一者用以至少部分响应于所述快速归零进入命令及所述误差、检查及清除ECS命令中的每一者而产生所述内部行地址及所述内部列地址。
12.一种存取方法，其包括：
响应于断言用于进入第一操作模式的第一命令而实施多个计数器中的至少一者以有利于循序地存取存储器装置上的多个存储器单元，其中所述第一操作模式包括快速归零模式；及
响应于断言用于进入不同于所述第一操作模式的第二操作模式的第二命令而实施所述多个计数器中的所述至少一者以有利于循序地存取所述多个存储器单元，其中所述第二操作模式包括误差、检查及清除ECS模式。
13.根据权利要求12所述的方法，其中实施所述多个计数器中的所述至少一者包括：实施行地址计数器及列地址计数器。
14.根据权利要求13所述的方法，其中实施所述多个计数器中的所述至少一者包括：实施库地址计数器及库群组计数器。
15.根据权利要求12所述的方法，其中通过所述存储器装置上的命令控制器控制所述多个计数器中的每一者。
CN201880041821.6A 2017-08-10 2018-04-16 用于存储器装置中的多种操作模式的共享地址计数器 Active CN110785811B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/674,178 US10346244B2 (en) 2017-08-10 2017-08-10 Shared address counters for multiple modes of operation in a memory device
US15/674,178 2017-08-10
PCT/US2018/027820 WO2019032151A1 (en) 2017-08-10 2018-04-16 SHARED ADDRESS COUNTERS FOR MULTIPLE OPERATING MODES IN A MEMORY DEVICE

Publications (2)

Publication Number Publication Date
CN110785811A CN110785811A (zh) 2020-02-11
CN110785811B true CN110785811B (zh) 2021-07-16

Family

ID=65272456

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880041821.6A Active CN110785811B (zh) 2017-08-10 2018-04-16 用于存储器装置中的多种操作模式的共享地址计数器

Country Status (4)

Country Link
US (2) US10346244B2 (zh)
CN (1) CN110785811B (zh)
TW (1) TWI688858B (zh)
WO (1) WO2019032151A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825545B2 (en) * 2017-04-05 2020-11-03 Micron Technology, Inc. Memory device loopback systems and methods
US10497424B2 (en) * 2017-12-06 2019-12-03 Micron Technology, Inc. Systems and methods for plate voltage regulation during memory array access
KR20190124914A (ko) * 2018-04-27 2019-11-06 삼성전자주식회사 다이나믹 랜덤 억세스 메모리 장치 및 이 장치를 구비하는 메모리 시스템
US10990474B1 (en) * 2020-03-06 2021-04-27 Seagate Technology Llc Cost-benefit aware read-amplification in RAID scrubbing
KR20210132933A (ko) * 2020-04-28 2021-11-05 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 포함하는 반도체 장치
US11755235B2 (en) * 2020-11-13 2023-09-12 Ciena Corporation Increasing random access bandwidth of a DDR memory in a counter application
KR20220090794A (ko) * 2020-12-23 2022-06-30 삼성전자주식회사 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 메모리 시스템 및 그것의 동작 방법
US11961578B2 (en) * 2022-09-01 2024-04-16 Nanya Technology Corporation Test device and test method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215712B1 (en) * 1997-05-30 2001-04-10 Fujitsu Limited Semiconductor memory device capable of multiple word-line selection and method of testing same
CN1691061A (zh) * 2004-04-19 2005-11-02 索尼株式会社 数据存储设备和控制设备，数据存储控制方法及程序
WO2007098445A1 (en) * 2006-02-21 2007-08-30 Cypress Semiconductor Corp. Internally derived address generation system and method for burst loading of a synchronous memory
CN103310851A (zh) * 2013-06-13 2013-09-18 苏州国芯科技有限公司 一种用于dtmb解调芯片的自修复sram控制器设计
CN203882621U (zh) * 2014-04-30 2014-10-15 北京世纪东方国铁科技股份有限公司 一种存储装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180443A (ja) 1995-12-25 1997-07-11 Toshiba Corp 半導体メモリ回路
US7966462B2 (en) 1999-08-04 2011-06-21 Super Talent Electronics, Inc. Multi-channel flash module with plane-interleaved sequential ECC writes and background recycling to restricted-write flash chips
DE60042272D1 (de) 2000-10-06 2009-07-09 St Microelectronics Srl Interne Addressierungsstruktur eines Halbleiterspeichers
US6904498B2 (en) 2002-10-08 2005-06-07 Netcell Corp. Raid controller disk write mask
KR100600331B1 (ko) 2005-05-30 2006-07-18 주식회사 하이닉스반도체 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ
KR100914236B1 (ko) 2007-06-28 2009-08-26 삼성전자주식회사 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법.
CN101488763B (zh) 2008-01-18 2012-01-04 卓胜微电子（上海）有限公司 Dtmb符号解交织方法
US8370579B2 (en) 2009-12-17 2013-02-05 International Business Machines Corporation Global instructions for spiral cache management
US8429470B2 (en) * 2010-03-10 2013-04-23 Micron Technology, Inc. Memory devices, testing systems and methods
US8788910B1 (en) 2012-05-22 2014-07-22 Pmc-Sierra, Inc. Systems and methods for low latency, high reliability error correction in a flash drive
US9477409B2 (en) * 2014-06-27 2016-10-25 Intel Corporation Accelerating boot time zeroing of memory based on non-volatile memory (NVM) technology
US9817714B2 (en) * 2015-08-28 2017-11-14 Intel Corporation Memory device on-die error checking and correcting code
KR102435181B1 (ko) * 2015-11-16 2022-08-23 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US10490239B2 (en) 2016-12-27 2019-11-26 Intel Corporation Programmable data pattern for repeated writes to memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215712B1 (en) * 1997-05-30 2001-04-10 Fujitsu Limited Semiconductor memory device capable of multiple word-line selection and method of testing same
CN1691061A (zh) * 2004-04-19 2005-11-02 索尼株式会社 数据存储设备和控制设备，数据存储控制方法及程序
WO2007098445A1 (en) * 2006-02-21 2007-08-30 Cypress Semiconductor Corp. Internally derived address generation system and method for burst loading of a synchronous memory
CN103310851A (zh) * 2013-06-13 2013-09-18 苏州国芯科技有限公司 一种用于dtmb解调芯片的自修复sram控制器设计
CN203882621U (zh) * 2014-04-30 2014-10-15 北京世纪东方国铁科技股份有限公司 一种存储装置

Also Published As

Publication number Publication date
TW201911049A (zh) 2019-03-16
TWI688858B (zh) 2020-03-21
US10908990B2 (en) 2021-02-02
WO2019032151A1 (en) 2019-02-14
US20190050284A1 (en) 2019-02-14
US10346244B2 (en) 2019-07-09
US20190272213A1 (en) 2019-09-05
CN110785811A (zh) 2020-02-11

Similar Documents

Publication Publication Date Title
CN110785811B (zh) 用于存储器装置中的多种操作模式的共享地址计数器
US11087820B2 (en) Systems and methods for plate voltage regulation during memory array access
CN111133512B (zh) 用于将零写入到存储器阵列的系统和方法
US10061541B1 (en) Systems and methods for refreshing a memory bank while accessing another memory bank using a shared address path
US11003240B2 (en) Systems and methods for frequency mode detection and implementation
CN110770830B (zh) 存储器装置中的分布式模式寄存器
CN114121075B (zh) 用于存储器刷新的系统及方法
US11275650B2 (en) Systems and methods for performing a write pattern in memory devices
CN111108560B (zh) 用于将零写入到存储器阵列的系统和方法
CN110998730B (zh) 用于将背景数据模式写入存储器装置中的装置及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant