KR20230068258A

KR20230068258A - Zq 캘리브레이션 방법 및 장치

Info

Publication number: KR20230068258A
Application number: KR1020220047624A
Authority: KR
Inventors: 김용섭; 김태형
Original assignee: 삼성전자주식회사
Priority date: 2021-11-10
Filing date: 2022-04-18
Publication date: 2023-05-17

Abstract

ZQ 핀 및 ZQ 핀에 연결되는 외부 저항과 같은 하드웨어 구성 없이 ZQ를 캘리브레이트하는 방법 및 장치가 개시된다. 장치는 외부 장치와 인터페이스하는 신호 핀에 연결되는 출력 드라이버 회로, 신호 핀에 대한 풀-업 출력 전압(VOH) 조건과 관련되는 출력 드라이버 임피던스 파라미터를 저장하도록 구성되는 레지스터 제어 워드(RCW); 및 신호 핀에 연결되고 신호 핀의 VOH 타겟 레벨을 이용하여 캘리브레이션을 수행하고 신호 핀의 터미네이션 저항을 제어하도록 구성되는 임피던스 제어(ZQ) 캘리브레이션 회로를 포함한다.

Description

ZQ 캘리브레이션 방법 및 장치 {Apparatuses and methods for ZQ calibration}

본 발명은 반도체 장치들에 관한 것으로서, 더욱 상세하게는 ZQ 핀 및 외부 저항 없이 임피던스 제어(ZQ) 캘리브레이션을 수행하는 방법 및 장치에 관한 것이다.

전자 기기는 복수의 반도체 집적 회로(또는 반도체 칩)를 포함하면서 그 하드웨어 구성이 복잡해지고 있다. 전자 기기의 소형 경량화 요구에 따라, 실장 부품 수의 절감이 필요하다. 반도체 칩들 사이에 제공되는 신호의 전송 시간을 최소화하기 위하여, 신호의 스윙폭이 줄어들고 있다. 신호의 스윙 폭이 작아질수록, 반도체 칩은 외부 노이즈에 대한 영향이 증가되고, 인터페이스에서는 임피던스 부정합(impedance mismatch)에 의해 유발되는 신호 반사가 심각해진다. 임피던스 부정합을 해결하기 위하여, 반도체 칩은 ZQ 핀을 구비하고 ZQ 핀에 연결되는 외부 저항을 이용하여 ZQ를 캘리브레이트한다.

고용량의 메모리 요구 추세에 따라, 시스템은 복수개 메모리 장치를 포함하는 멀티 메모리 채널과 메모리 채널 각각이 독립적으로 동작하도록 제어하는 메모리 콘트롤러를 포함할 수 있다. 메모리 콘트롤러는 메모리 장치에 클록, 커맨드, 어드레스 및 데이터를 제공할 수 있다. 커맨드는 메모리 장치를 제어하여 다양한 메모리 동작, 예를 들어 메모리 장치로부터 데이터를 검색하기 위한 독출 동작 및 메모리 장치에 데이터를 저장하기 위한 기입 동작을 수행할 수 있다. 커맨드와 연관된 데이터는 메모리 장치에 의한 수신 및/또는 전송과 관련해서 알려진 타이밍으로 메모리 콘트롤러와 메모리 장치 사이에 제공될 수 있다.

메모리 콘트롤러는 메모리 장치에 제공되는 커맨드, 어드레스 및 데이터를 전송하는 신호 라인에 대한 ZQ 캘리브레이션 동작을 수행한다. 그런데, 멀티 메모리 채널 인터페이스를 갖는 메모리 콘트롤러 측에서 싱글 메모리 채널 마다 ZQ 핀을 구비하고 ZQ 핀에 연결되는 외부 저항을 실장하여 ZQ 캘리브레이션 동작을 수행하게 되면, 메모리 콘트롤러의 하드웨어 구성이 더욱 복잡해지는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 ZQ 핀 및 외부 저항 없이 ZQ 캘리브레이션을 수행하는 방법 및 장치를 제공하는 데 있다.

본 발명의 실시예들에 따른 장치(device)는, 신호 핀에 연결되는 출력 드라이버 회로, 상기 신호 핀은 외부 장치와 인터페이스되고; 상기 신호 핀에 대한 풀-업 출력 전압(VOH) 조건과 관련되는 출력 드라이버 임피던스 파라미터를 저장하도록 구성되는 레지스터 제어 워드(RCW); 및 상기 신호 핀에 연결되고, 상기 신호 핀의 VOH 타겟 레벨을 이용하여 캘리브레이션을 수행하고, 상기 신호 핀의 터미네이션 저항을 제어하도록 구성되는 임피던스 제어(ZQ) 캘리브레이션 회로를 포함한다.

본 발명의 실시예들에 따른 장치(apparatus)는, 메모리 장치; 및 상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고, 상기 메모리 콘트롤러는 상기 메모리 장치와 인터페이스하는 제1 신호 핀; 상기 제1 신호 핀에 대한 풀-업 출력 전압(VOH) 조건과 관련되는 출력 드라이버 임피던스 파라미터를 저장하도록 구성되는 레지스터 제어 워드(RCW); 및 상기 제1 신호 핀에 연결되고, 상기 제1 신호 핀의 VOH 타겟 레벨을 이용하여 캘리브레이션을 수행하고, 상기 제1 신호 핀의 터미네이션 저항을 제어하도록 구성되는 제1 ZQ 캘리브레이션 회로를 포함한다.

본 발명의 실시예들에 따른 제1 장치와 인터페이스하는 제2 장치 사이의 ZQ를 캘리브레이션하는 방법은, 상기 제1 장치에서 상기 제2 장치와 연결되는 제1 신호 핀에 대한 풀-업 출력 전압(VOH) 조건과 관련되는 출력 드라이버 임피던스 파라미터를 레지스터 제어 워드(RCW)에 저장하는 단계; 및 상기 제1 장치에서 상기 제1 신호 핀의 터미네이션 저항을 제어하기 위하여 상기 제1 신호 핀의 VOH 타겟 레벨을 이용하여 ZQ 캘리브레이션 동작을 수행하는 단계를 포함한다.

본 발명에 따른 ZQ 캘리브레이션 방법 및 장치는, ZQ 핀 및 ZQ 핀에 연결되는 외부 저항과 같은 하드웨어 구성 없이 풀-업 출력 전압(VOH) 타겟 레벨을 이용하여 소프트웨어적으로 ZQ 캘리브레이션 동작을 수행함으로써, 장치의 하드웨어 구성이 용이하고 단순해질 뿐아니라 부품 절감 및 비용 절감 효과를 얻을 수 있다.

도 1은 본 발명의 일실시예에 따른 장치의 블록 다이어그램이다.
도 2는 본 발명의 실시예들에 따른 메모리 콘트롤러를 설명하는 블록 다이터그램이다.
도 3은 도 2의 레지스터 제어 워드(RCW)에 저장되어 있는 SoC ODT 기능을 설명하는 도면이다.
도 4는 도 2의 출력 드라이버 회로를 설명하는 회로 다이어그램이다.
도 5는 본 발명의 실시예에 따른 ZQ 캘리브레이션 회로를 설명하는 블록 다이어그램이다.
도 6은 본 발명의 실시예에 따른 ZQ 캘리브레이션 방법을 설명하는 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이터그램이다.
도 8은 도 7의 CA ODT 기능 및 DQ ODT 기능을 설명하는 도면이다.
도 9는 도 7의 출력 드라이버 회로를 설명하는 회로 다이어그램이다.
도 10은 도 7의 ZQ 캘리브레이션 회로를 설명하는 블록 다이어그램이다.
도 11은 본 발명의 실시예에 따른 메모리 장치의 ZQ 캘리브레이션 방법을 설명하는 도면이다.
도 12는 본 발명의 실시예들에 따른 ZQ 캘리브레이션 방법이 적용되는 시스템을 나타내는 블록 다이어그램이다.

도 1은 본 발명의 일실시예에 따른 장치(apparatus, 100)의 블록 다이어그램이다.

도 1을 참조하면, 장치(100)은 제1 장치(110) 및 제2 장치(120)를 포함한다. 장치(100)는 개인용 컴퓨터(Personal Computor, PC) 또는 모바일 전자기기 내에 포함되도록 구현될 수 있다. 모바일 전자기기는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(Personal Digital Assistant), EDA(Enterprise Digital Assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(Portable Multimedia Player), PND(Personal Navigation Device 또는 Portable Navigation Device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(Mobile Internet Device(MID)), 웨어러블 컴퓨터, 사물 인터넷(Internet of Things(IoT)) 장치, 만물 인터넷(Internet of Everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.

제1 장치(110)는 집적 회로(IC), 시스템 온 칩(System on Chip, SoC), 어플리케이션 프로세서(Application Processor, AP), 모바일 AP, 칩셋(chipset), 또는 칩들의 집합으로 구현될 수 있다. 일 예로서, 제1 장치(110)는 메모리 콘트롤 기능을 수행하는 반도체 장치일 수 있으며, 또한 제1 장치(110)는 어플리케이션 프로세서(AP)에 포함되는 구성일 수 있다. 어플리케이션 프로세서(AP)는 메모리 콘트롤러, 램(RAM), 중앙 처리 유닛(Central Processing Unit, CPU), 그래픽 처리 유닛(Graphics Processing Unit, GPU), 및/또는 모뎀(modem)을 포함할 수 있다.

제2 장치(120)는 메모리 장치로 구현될 수 있다. 메모리 장치는 DRAM(Dynamic RAM) 또는 SRAM(Static RAM)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 제2 장치(120)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또는, 제2 장치(120)는 고대역폭 메모리(high bandwidth memory, HBM) 또는 프로세서-인-메모리(Processor In Memory: PIM)로 구현될 수도 있다.

실시예에 따라, 제2 장치(120)는 불휘발성 메모리 장치로 구현될 수도 있을 것이다. 예시적으로, 제2 장치(120)는 플래시 메모리 또는 PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 등의 저항성 메모리로 구현될 수 있다. 이하, 설명의 편의를 위하여, 제1 장치(110)는 메모리 콘트롤러로 지칭하고, 제2 장치(120)는 메모리 장치로 지칭할 것이다. 메모리 장치(120)는 단일 반도체 칩으로 도시하고 있으나, 실제로는 n (n 은 0이 아닌 정수, non-zero whole number)개의 메모리 장치들이 포함될 수 있다.

메모리 콘트롤러(110) 및 메모리 장치(120)은 채널(130)을 통해 통신할 수 있다. 채널(130)은 메모리 콘트롤러(110)와 메모리 장치(120)를 물리적으로 또는 전기적으로 연결하는 신호 라인을 포함할 수 있다. 채널(130)은 그 각각의 단부에서 메모리 콘트롤러(110)와 메모리 장치(120) 각각의 핀에 결합될 수 있다. "핀"이라는 용어는 집적 회로에 대한 전기적 상호 접속을 폭넓게 가리키는 것으로서, 예를 들어, 패드, 볼 또는 집적 회로 상의 다른 전기적 접촉점을 포함할 수 있다. 도면의 간결성을 위하여, 메모리 콘트롤러(110)와 메모리 장치(120) 사이에 하나의 신호 라인을 통하여 신호가 전송되는 것으로 도시하고 있으나, 실제로 채널(130)에는 클록 신호 라인, 커맨드/어드레스 버스 및 데이터 버스를 포함할 수 있다.

메모리 콘트롤러(110)는 메모리 동작을 수행하기 위해 메모리 장치(120)에 커맨드를 제공할 수 있다. 메모리 커맨드의 비제한적인 예는 다양한 동작의 타이밍을 제어하기 위한 타이밍 커맨드, 메모리를 억세스하기 위한 억세스 커맨드, 예컨대, 독출 동작을 수행하기 위한 독출 커맨드 및 기입 동작을 수행하기 위한 기입 커맨드, 모드 레지스터 기입 및 독출 동작 수행을 위한 모드 레지스터 기입 및 독출 커맨드 등을 포함할 수 있다.

동작 시에, 메모리 콘트롤러(110)에 의해 메모리 장치(120)로 독출 커맨드 및 관련 어드레스가 제공될 때, 메모리 장치(120)는 독출 커맨드 및 관련 어드레스를 수신하고, 독출 동작을 수행하여 관련 어드레스에 대응하는 메모리 위치로부터 독출 데이터를 출력할 수 있다. 독출 데이터는 독출 커맨드의 수신과 관련한 타이밍에 따라 메모리 장치(120)에 의해 메모리 콘트롤러(10)에 제공될 수 있다. 예를 들어, 타이밍은 독출 데이터가 메모리 장치(120)에 의해 메모리 콘트롤러(110)로 제공될 때, 독출 커맨드 이후의 클록 사이클 수를 나타내는 독출 레이턴시(RL) 값에 기초할 수 있다. RL 값은 메모리 콘트롤러(110)에 의해 메모리 장치(120)에 설정될 수 있다. 예를 들어, RL 값은 메모리 장치(120)의 모드 레지스터 세트(124, 이하 "MRS"라 칭함)에 프로그래밍될 수 있다. 알려진 바와 같이, 메모리 장치(120)의 MRS(124)는 다양한 동작 모드 설정을 위한 및/또는 메모리 동작을 위한 특징 선택을 위한 정보로 프로그래밍될 수 있다. 이러한 설정들 중 하나는 RL 값에 대한 것일 수 있다.

동작 시에, 메모리 콘트롤러(110)에 의해 메모리 장치(120)로 기입 커맨드 및 관련 어드레스가 제공될 때, 메모리 장치(120)는 기입 커맨드 및 관련 어드레스를 수신하고, 기입 동작을 수행하여 메모리 콘트롤러(110)로부터 기입 데이터를 관련 어드레스에 대응하는 메모리 위치에 기입할 수 있다. 기입 데이터는 기입 커맨드의 수신과 관련한 타이밍에 따라 메모리 콘트롤러(110)에 의해 메모리 장치(120)로 제공된다. 예를 들어, 타이밍은 메모리 콘트롤러(110)에 의해 메모리 장치(120)로 기입 데이터가 제공될 때, 기입 커맨드 이후의 클록 사이클 수를 나타내는 기입 레이턴시(WL) 값에 기초할 수 있다. WL 값은 메모리 콘트롤러(110)에 의해 메모리 장치(120)의 MRS(124)에 프로그래밍될 수 있다.

이러한 동작 타이밍들에 따른 메모리 동작을 정확하게 수행하기 위하여, 메모리 콘트롤러(110)는 메모리 장치(120)에 대하여 메모리 트레이닝을 수행할 수 있다. 메모리 트레이닝은 메모리 장치(120)에서 메모리 코어와 연계된 메모리 코어 파라미터 트레이닝 및/또는 메모리 코어를 제외한 나머지 주변 회로에 대한 주변 회로 파라미터 트레이닝을 포함할 수 있다. 메모리 콘트롤러(110)는 트레이닝 주체가 되어 메모리 코어 파라미터 및/또는 주변 회로 파라미터에 대한 최적의 파라미터를 결정할 수 있다. 실시예에 따라, 메모리 트레이닝은 메모리 장치(120)가 주체가 되어 수행될 수도 있다.

메모리 콘트롤러(110)는 입/출력 회로(112) 및 메모리 장치(120)의 초기화 및/또는 동작 특성에 맞도록 제어하기 위한 레지스터 제어 워드(Register Control Word: RCW, 114, 이하 'RCW'라고 칭한다)를 포함할 수 있다. RCW(114)는 메모리 콘트롤러(110)가 메모리 장치(120)와 정상적으로 상호 동작(interoperate) 할 수 있도록 메모리 콘트롤러(110)를 구성(configure)하는 다양한 알고리즘들을 포함할 수 있다. 예컨대, RCW(114)에는 메모리 장치(120)의 주파수, 타이밍, 구동, 상세 동작 파라미터 등을 나타내는 코드들이 설정될 수 있다. RCW(114) 코드는 버스트 길이(BL), 독출/기입 레이턴시(RL, WL), SoC ODT(On Die Termination) 기능, 풀-다운/ODT 및 풀-업/Voh(output high level voltage) 캘리브레이션 등을 나타낼 수 있다.

버스트 길이(BL)는 독출 및/또는 기입 커맨드에 대하여 억세스할 수 있는 칼럼 로케이션들의 최대 수를 셋팅하기 위해 제공될 수 있다. 독출/기입 레이턴시(RL, WL)는 독출 및/또는 기입 커맨드와 유효한 출력 및 또는 입력 데이터의 첫번째 비트 사이의 클럭 사이클 지연을 정의하기 위해 제공될 수 있다. SoC ODT는 메모리 콘트롤러(110) 및 메모리 장치(120) 사이의 VOH 스펙을 만족하기 위해 제공될 수 있다. 풀-다운/ODT 및 풀-업/Voh 캘리브레이션은, 채널(130)의 클록 신호 라인, 커맨드/어드레스 버스 및/또는 데이터 버스를 통해 전송되는 신호들의 스윙 폭 및/또는 구동 강도(driver strength)를 조절하여 신호 무결성(Signal Integrity: SI)을 개선하기 위하여 제공될 수 있다.

메모리 콘트롤러(110)는 모드 레지스터 기입 커맨드를 발행하여 메모리 장치(120)의 MRS(124)를 프로그램할 수 있다. MRS(124)는 메모리 장치(120)의 복수개 동작 파라미터들, 옵션들, 다양한 기능들, 특성들 그리고 모드들을 셋팅하기 위해 프로그램될 수 있는데, RCW(114) 코드와 동일하게 구성된 파라미터 코드로 프로그램될 수 있다. 즉, MRS(124)는 RCW(114) 코드에 따라 프로그램될 수 있다.

메모리 콘트롤러(110)의 입/출력 회로(112)는 클록 신호, 커맨드 신호, 어드레스 신호 및/또는 데이터를 채널(130)을 통해 메모리 장치(120)로 전송할 수 있다. 또한, 입/출력 회로(112)는 독출 동작을 수행한 메모리 장치(120)에 의해 제공되는 독출 데이터를 채널(130)을 통해 수신할 수 있다. 메모리 콘트롤러(110)는 클록 신호, 커맨드 신호, 어드레스 신호 및/또는 데이터를 전송하는 신호 라인에 대한 ZQ 캘리브레이션 동작을 수행할 수 있다. 이 때, 메모리 콘트롤러(110)는 A 부분에 표시된 ZQ 핀(150) 및 외부 저항(160) 없이 ZQ 캘리브레이션 동작을 수행할 수 있다. 메모리 콘트롤러(110)의 ZQ 캘리브레이션 동작은 도 2 내지 도 6에서 구체적으로 설명될 것이다.

한편, 메모리 콘트롤러(110)는 채널(130)과 연결되는 메모리 PHY를 더 포함할 수 있다. 메모리 PHY는 메모리 콘트롤러(110)와 메모리 장치(120) 사이의 효율적인 통신에 요구되는 신호들, 주파수, 타이밍, 구동, 상세 동작 파라미터 및 기능성(functionality)을 위해 제공되는 물리적 또는 전기적 계층과 논리적 계층을 포함할 수 있다. 메모리 PHY는 JEDEC(Joint Electron Device Engineering Council) 표준의 DDR 및/또는 LPDDR 프로토콜의 특징들을 지원할 수 있다.

메모리 장치(120)는 입/출력 회로(122) 및 MRS(124)를 포함할 수 있다. MRS(124)는 메모리 콘트롤러(110)로부터 모드 레지스터 기입 커맨드가 발행될 때 채널(130)의 커맨드/어드레스 버스로 제공되는 적절한 비트 값들로 구성된 파라미터 코드를 저장할 수 있다. MRS(124)는 RCW(114) 코드와 동일하게 설정된 버스트 길이(BL), 독출/기입 레이턴시(RL, WL), SoC ODT 기능, 풀-다운/ODT 및 풀-업/Voh 캘리브레이션 등을 저장할 수 있다.

또한, 메모리 장치(120)가 DRAM으로 구현될 때, MRS(124)는 DRAM과 연관되는 DLL(Delay Locked Loop) 리셋, DLL 인에이블/디세이블, 출력 드라이브 세기, 어디티브 레이턴시, 터미네이션 데이터 스트로브(TDQS) 인에이블/디세이블, 입출력 버퍼 인에이블/디세이블, 카스 라이트 레이턴시, 다이나믹 터미네이션, 라이트 CRC(Cyclic Redundancy Check), MPR(Multi Purpose Register) 로케이션 기능, MPR 동작 기능, 기어 다운 모드, MPR 독출 포맷, 파워다운 모드, Vref 모니터링, 독출 프리앰블 트레이닝 모드, 독출 프리앰블 기능, 기입 프리앰블 기능, CA(Command and Addresss) 패리티 기능, CRC 에러 상태, CA 패리티 에러 상태, ODT 기능, 데이터 마스크 기능, 기입 DBI(Data Bus Inversion) 기능, 독출 DBI 기능, EDC(Error Detection Code) 홀드 패턴 등을 제어하기 위해 사용될 수 있다.

메모리 장치(120)의 입/출력 회로(122)는 메모리 콘트롤러(110)에 의해 채널(130)로 전송되는 클록 신호, 커맨드 신호, 어드레스 신호 및/또는 데이터를 수신할 수 있다. 또한, 입/출력 회로(112)는 메모리 코어에서 독출된 데이터를 채널(130)을 통해 메모리 콘트롤러(110)에 전송할 수 있다. 메모리 장치(120)는 독출 데이터를 전송하는 신호 라인에 대한 ZQ 캘리브레이션 동작을 수행할 수 있다. 이 때, 메모리 장치(120)는 ZQ 핀(750) 및 외부 저항(760)을 이용하여 ZQ 캘리브레이션 동작을 수행할 수 있다. 메모리 장치(120)의 ZQ 캘리브레이션 동작은 도 7 내지 도 11에서 구체적으로 설명될 것이다.

도 2는 본 발명의 실시예들에 따른 메모리 콘트롤러를 설명하는 블록 다이터그램이다. 도 3은 도 2의 RCW(114)에 저장되어 있는 SoC ODT 기능(230)을 설명하는 도면이다. 도 4는 도 2의 출력 드라이버 회로(210)를 설명하는 회로 다이어그램이다.

도 1 및 도 2를 참조하면, 메모리 콘트롤러(110)는 RCW(114), ZQ 캘리브레이션 회로(220) 및 입/출력 회로(112)를 포함할 수 있다. 도시되지는 않았으나, 메모리 콘트롤러(110)는 메모리 채널 콘트롤러, 커맨드 큐, 어드레스 생성부, 리프레쉬 로직 회로, 아비터(arbiter), ECC(Error Correction Code) 체크 블록, ECC 생성 블록 등을 더 포함할 수 있다.

RCW(114)에는 메모리 장치(120)의 주파수, 타이밍, 구동, 상세 동작 파라미터 등을 나타내는 코드들이 설정될 수 있다. 예시적으로, RCW(114)는 도 3에 도시된 SoC ODT 기능(230)을 포함할 수 있다. 도 3에서 SoC ODT 기능(230)은 메모리 콘트롤러(110) 및 메모리 장치(120) 사이의 VOH 스펙을 만족하기 위해 출력 드라이버 임피던스 제어를 예시하는 연산코드 OP[2:0]를 포함한다. 연산코드 OP[2:0] 비트들이 “000" 값으로 설정되면, 출력 드라이버 임피던스는 디세이블된다(디폴트). "001" 값으로 설정되면, 출력 드라이버 임피던스는 RZQ/1 로 미리 정해진다(preselected). RZQ는 예컨대, 240Ω으로 설정될 수 있다. "010" 값으로 설정되면 RZQ/2 로 미리 정해지고, "011" 값으로 설정되면 RZQ/3 로 미리 정해지고, "100" 값으로 설정되면 RZQ/4 로 미리 정해지고, "101" 값으로 설정되면 RZQ/5 로 미리 정해지고, "110" 값으로 설정되면 RZQ/6 로 미리 정해지고, "111" 값은 미래 사용 예약(Reserved Future Usage: RFU)으로 정해질 수 있다. 설명의 편의를 위하여, 출력 드라이버 임피던스는 터미네이션 저항 값으로 혼용될 수 있다.

한편, 메모리 콘트롤러(110)와 메모리 장치(120) 사이의 고속 입/출력(I/O) 인터페이스는 전원 전압(VDDQ)의 0.5 정도의 진폭(amplitude) 또는 스윙폭(swing range)을 갖는 신호를 사용할 수 있다. 메모리 콘트롤러(110)에서 메모리 장치(120)로의 신호는 0.5*VDDQ 정도의 VOH를 갖도록 설계되고, 메모리 장치(120)에서 메모리 콘트롤러(110)로의 신호는 0.5*VDDQ 타겟으로 캘리브레이트되도록 설계될 수 있다. 예시적으로, VDDQ는 0.3V 내지 0.5V 정도 일 수 있는데, VOH는 250mV 정도로 캘리브레이트될 수 있다. 이러한 시그널링 방식을 만족하기 위하여, RCW(114)의 SoC ODT 코드는 MRS(124)에도 동일하게 셋팅될 필요가 있다.

예시적으로, SoC ODT 코드 "100"에 의해 메모리 장치(120)의 출력 드라이버 임피던스 240/4=60Ω으로 미리 설정될 수 있다. 메모리 장치(120)의 독출 동작 시, 메모리 장치(120)의 전송부(예, 도 7의 출력 드라이버 회로(710))는 250mV VOH 타겟 레벨을 갖는 데이터(DQ)를 메모리 콘트롤러(110)로 전송할 수 있다. 이 때, 메모리 콘트롤러(110)의 수신부는 250mV VOH 타겟 레벨의 데이터(DQ)을 수신하기 위하여 메모리 장치(120)의 출력 드라이버 임피던스 60Ω와 동일한 ODT 저항값으로 터미네이션되어야 한다.

여기에서, 메모리 콘트롤러(110)의 수신부 ODT와 메모리 장치(120)의 전송부 ODT가 등가 저항으로 동일하기 때문에, VOH 스펙을 만족한 것이다. 이 경우, 메모리 콘트롤러(110)와 메모리 장치(120)는 채널(130)의 데이터 라인을 통해 VOH 스펙이 지원될 수 있다. 이와 마찬가지로, 메모리 콘트롤러(110)의 전송부의 ODT와 메모리 장치(120)의 수신부 ODT가 등가 저항으로 동일한 경우에도 VOH 스펙을 만족할 것인데, 메모리 콘트롤러(110)와 메모리 장치(120)는 채널(130)의 클록 신호, 커맨드 신호, 어드레스 신호 및/또는 데이터 라인을 통해 VOH 스펙이 지원될 수 있다. 그렇다면, 메모리 콘트롤러(110)는 VOH 스펙에 따른 타겟 레벨을 이용하여 ZQ 캘리브레이션 동작을 수행할 수 있을 것이다. 메모리 콘트롤러(110)는 ZQ 캘리브레이션 회로의 입력에 메모리 장치(120)와 연결되는 신호 라인이 VOH 스펙에 따른 타겟 레벨을 이용하여 ZQ를 캘리브레이트할 수 있다. 즉, 메모리 콘트롤러(110)는 도 1의 A 부분에 표시된 ZQ 핀(150) 및 외부 저항(160) 없이 ZQ 캘리브레이션 동작을 수행할 수 있다.

ZQ 캘리브레이션 회로(220)는 신호 핀(240)과 연결되는 신호 라인 상의 노드 A와 연결될 수 있다. 신호 핀(240)은 메모리 콘트롤러(110)의 클록 신호 핀, 커맨드 신호 핀, 어드레스 신호 핀 및 데이터 핀 중 어느 하나이고, 채널(130)과 연결될 수 있다. 노드 A는 VOH 스펙에 따른 VOH 타겟 레벨을 갖도록 설정될 수 있다. ZQ 캘리브레이션 회로(220)는 노드 A의 VOH 타겟 레벨을 이용하여 캘리브레이션 동작을 수행할 수 있다. 캘리브레이션 동작은 풀-업 캘리브레이션 동작과 풀-다운 캘리브레이션 동작을 포함하고, 풀-업 캘리브레이션 동작을 수행하여 제1 코드 신호(CODE1)를 생성하고 풀-다운 캘리브레이션 동작을 수행하여 제2 코드 신호(CODE2)를 생성할 수 있다.

입/출력 회로(112)는 신호 핀(240)에 연결된 출력 드라이버 회로(210)를 포함할 수 있다. 출력 드라이버 회로(210)는 ZQ 캘리브레이션 회로(220)에서 제공되는 제1 및 제2 코드 신호(CODE1, CODE2)에 기초하여 신호 핀(240)의 터미네이션 저항값을 제공할 수 있다. 출력 드라이버 회로(210)에 의해, 제1 및 제2 코드 신호(CODE1, CODE2)에 응답하여 신호 핀(240)의 풀-업 및/또는 풀-다운 터미네이션 저항값이 제어될 수 있다. 출력 드라이버 회로(210)는 도 4에 도시된 바와 같이, 풀-업 드라이버 회로(410) 및 풀-다운 드라이버 회로(420)를 포함할 수 있다.

도 4를 참조하면, 출력 드라이버 회로(210)는 전원 전압(VDDQ) 라인과 노드 A 사이에 연결되는 풀-업 드라이버 회로(410)와, 노드 A와 접지 전압(VSS) 라인 사이에 연결되는 풀-다운 드라이버 회로(420)를 포함할 수 있다.

풀-업 드라이버 회로(410)는 전원 전압(VDDQ) 라인과 노드 A 사이에 연결되고 병렬하게 배치되는 다수개의 PMOS 트랜지스터들(PTR)을 포함할 수 있다. 다수개의 PMOS 트랜지스터들(PTR) 각각은 대응하는 n 비트들의 제1 코드 신호(CODE1)에 응답하여 온 또는 오프될 수 있다. 실시예에 따라, 다수개의 PMOS 트랜지스터들(PTR)은 트랜지스터 너비와 관련되는 사이즈 비율을 동일하게 또는 서로 다르게 가질 수 있다. 제1 코드 신호(CODE1)에 따른 PMOS 트랜지스터들(PTR)의 온/오프 상태에 따른 저항 값이 노드 A, 즉 신호 핀(240)의 풀-업 터미네이션 저항으로 제공될 수 있다.

풀-다운 드라이버 회로(420)는 노드 A와 접지 전압(VSS) 라인 사이에 연결되고 병렬하게 배치되는 다수개의 NMOS 트랜지스터들(NTR)을 포함할 수 있다. NMOS 트랜지스터들(NTR) 각각은 대응하는 n 비트들의 제2 코드 신호(CODE2)에 응답하여 온 또는 오프될 수 있다. 실시예에 따라, NMOS 트랜지스터들(NTR)은 트랜지스터 너비와 관련되는 사이즈 비율을 동일하게 또는 서로 다르게 가질 수 있다. NMOS 트랜지스터들(NTR)의 온/오프 상태에 따른 저항 값이 노드 A, 즉 신호 핀(240)의 풀-다운 터미네이션 저항으로 제공될 수 있다.

도 4에서는 풀-업 드라이버 회로(410)가 PMOS 트랜지스터들로 구성되고 풀-다운 드라이버 회로(420)가 NMOS 트랜지스터들로 구성되는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 풀-업 드라이버 회로(410) 및 풀-다운 드라이버 회로(420) 각각은 NMOS 트랜지스터들 또는 PMOS 트랜지스터들로 구성될 수 있다. 다른 예로서, 풀-업 드라이버 회로(410) 및 풀-다운 드라이버 회로(420) 각각은 트랜지스터들의 동작 특성들을 고려하여 NMOS 트랜지스터들과 PMOS 트랜지스터들을 함께 포함할 수도 있다.

한편, 출력 드라이버 회로(210)는 신호 핀(240)을 통해 클록 신호, 커맨드 신호, 어드레스 신호 또는 데이터를 전송할 수 있다. 출력 드라이버 회로(210)에는 신호 핀(240)으로 클록 신호, 커맨드 신호, 어드레스 신호 또는 데이터의 해당 로직 레벨을 출력하기 위한 풀-업 드라이브 코드 및 풀-다운 드라이브 코드가 제공될 수 있다. 풀-업 드라이버 회로(410)의 PMOS 트랜지스터들(PTR)은 풀-업 드라이브 코드에 응답하여 온 또는 오프될 수 있다. 풀-업 드라이브 코드의 비트 값 "0"에 대응하는 PMOS 트랜지스터들(PTR)이 온되어 신호 핀(240)은 로직 하이레벨로 구동될 수 있다. 풀-다운 드라이버 회로(420)의 NMOS 트랜지스터들(NTR)은 풀-다운 드라이브 코드에 응답하여 온 또는 오프될 수 있다. 풀-다운 드라이브 코드의 비트 값 "1"에 대응하는 NMOS 트랜지스터들(N1~Nn)이 온되어 신호 핀(240)은 로직 로우레벨로 구동될 수 있다.

도 5는 본 발명의 실시예에 따른 ZQ 캘리브레이션 회로를 설명하는 블록 다이어그램이다. 도 5는 도 2의 ZQ 캘리브레이션 회로의 일예를 설명하는 블록 다이어그램이다.

도 5를 참조하면, ZQ 캘리브레이션 회로(220)는 제1 비교부(513), 제1 카운터(514), 풀-업 레플리카 회로(515), 풀-다운 레플리카 회로(516), 제2 비교부(517) 및 제2 카운터(518)를 포함할 수 있다. 풀-업 레플리카 회로(515)는 도 4의 풀-업 드라이버 회로(410)와 실질적으로 동일한 구성을 가질 수 있고, 풀-다운 레플리카 회로(516)은 도 4의 풀-다운 드라이버 회로(420)와 실질적으로 동일한 구성을 가질 수 있다.

제1 비교부(513)는 신호 핀(240)에 연결된 노드 A의 전압 레벨과 기준 전압(VREF_ZQ) 레벨을 비교하고, 비교 결과에 기초하여 업/다운 신호를 생성할 수 있다. 기준 전압(VREF_ZQ)은 VOH 스펙에 따른 VOH 타겟 레벨로 설정될 수 있다. 예시적으로, 기준 전압(VREF_ZQ)은 전원 전압(VDDQ) 레벨의 절반(VDDQ/2)에 상응하는 전압 레벨을 가질 수 있다. 제1 카운터(514)는 제1 비교부(513)의 업/다운 신호에 기초하여 스텝드 업 또는 다운되어 멀티-비트 카운트 값, 즉 카운트 코드를 출력할 수 있다. 제1 카운터(514)의 카운트 코드는 풀-업 레플리카 회로(515)로 제공될 수 있다. 풀-업 레플리카 회로(515)가 카운트 코드에 의해 스위프(sweep)됨에 따라 노드 A의 전압 레벨이 높아지거나 낮아질 수 있다.

제1 비교부(513)는 노드 A의 전압 레벨과 기준 전압(VREF_ZQ) 레벨의 비교 결과가 동일하거나 소정 값 이내이고 및/또는 제1 카운터(514)가 스텝드 업 및 다운 사이를 오실레이션하는 디더 상태(dither condition)로 들 때까지 비교 동작을 수행할 수 있다. 이러한 풀-업 캘리브레이션 동작은 비교 결과가 동일하거나 소정 값 이내이고 및/또는 디더 상태에 이르면, 제1 카운터(514)의 카운트 코드는 풀-업 레플리카 회로(515)의 제1 코드 신호(CODE1)로 제공될 수 있다. 제1 코드 신호(CODE1)에 의해 풀-업 레플리카 회로(515)의 풀-업 터미네이션 저항이 조정될 수 있다.

풀-업 레플리카 회로(515)는 풀-다운 레플리카 회로(516)와 연결될 수 있다. 제2 비교부(517)는 풀-업 레플리카 회로(515)와 풀-다운 레플리카 회로(516) 사이의 연결 노드의 전압 레벨과 기준 전압(VREF_ZQ) 레벨을 비교하고, 비교 결과에 기초하여 업/다운 신호를 생성할 수 있다. 제2 카운터(518)는 제2 비교부(517)의 업/다운 신호에 기초하여 스텝드 업 또는 다운되어 카운트 코드를 출력할 수 있다. 제2 카운터(518)의 카운트 코드는 풀-다운 레플리카 회로(516)로 제공되고, 풀-다운 레플리카 회로(516)는 제2 카운터(518)의 카운트 코드에 의해 스위프될 수 있다.

풀-다운 레플리카 회로(516)는, 도 4의 풀-다운 드라이버 회로(420)와 실질적으로 동일한 구성을 가질 수 있다. 풀-다운 레플리카 회로(516)는, 제2 비교부(517) 및 제2 카운터(518)에 의해, 풀-업 레플리카 회로(515)와 풀-다운 레플리카 회로(516) 사이의 연결 노드의 전압 레벨과 기준 전압(VREF_ZQ) 레벨이 같아질 때까지 풀-다운 캘리브레이션 동작을 수행할 수 있다. 풀-업 레플리카 회로(515)와 풀-다운 레플리카 회로(516) 사이의 연결 노드의 전압 레벨과 기준 전압(VREF_ZQ) 레벨이 같아지는 시점에서 제2 카운터(518)의 카운트 코드는 제2 코드 신호(CODE2)로 제공될 수 있다. 제2 코드 신호(CODE2)에 의해 풀-다운 레플리카 회로(516)의 풀-다운 터미네이션 저항이 조정될 수 있다.

상술한 ZQ 캘리브레이션 회로(220)는 신호 핀(240)과 연결되는 노드 A의 VOH 타겟 레벨을 이용하여 캘리브레이션 동작을 수행할 수 있다. 이에 따라, 메모리 콘트롤러(110)는 도 1의 ZQ 핀(150) 및 외부 저항(160)과 같은 하드웨어 구성 없이 소프트웨어적으로 ZQ 캘리브레이션 동작을 수행할 수 있으므로, ZQ 캘리브레이션 회로(220)와 관련된 하드웨어 구성이 용이하고 단순해질 수 있다. 게다가 메모리 콘트롤러(110)는 외부 저항(160)을 사용하지 않아도 되어 부품 절감 및 비용 절감 효과를 얻을 수 있다.

도 6은 본 발명의 실시예에 따른 ZQ 캘리브레이션 방법을 설명하는 도면이다. 도 6은 도 2의 메모리 콘트롤러의 ZQ 캘리브레이션 방법을 설명하는 도면이다.

도 1 내지 도 5와 연계하여, 도 6을 참조하면, 단계 S610에서, 메모리 콘트롤러(110)는 SoC ODT 기능(230)을 RCW(114)에 설정할 수 있다. 도 3에서 설명된 바와 같이, 출력 드라이버 임피던스 제어를 예시하는 SoC ODT 코드가 메모리 콘트롤러(110)의 RCW(114) 및 메모리 장치(120)의 MRS(124)에 동일하게 셋팅될 수 있다. 이에 따라, 메모리 콘트롤러(110)의 수신부 ODT와 메모리 장치(120)의 전송부 ODT가 등가 저항으로 동일하고, 메모리 콘트롤러(110)의 전송부의 ODT와 메모리 장치(120)의 수신부 ODT가 등가 저항으로 동일할 것이다. 메모리 콘트롤러(110)와 메모리 장치(120)는 채널(130)의 클록 신호, 커맨드 신호, 어드레스 신호 및/또는 데이터 라인을 통해 VOH 스펙이 지원될 수 있다.

단계 S620에서, 메모리 콘트롤러(110)는 VOH 스펙에 따른 VOH 타겟 레벨을 이용하여 소프트웨어적으로 ZQ 캘리브레이션 동작을 수행할 수 있다. 메모리 콘트롤러(110)는 채널(130)의 클록 신호, 커맨드 신호, 어드레스 신호 및/또는 데이터 라인과 연결되는 신호 핀(240)의 VOH 타겟 레벨을 이용하여 ZQ를 캘리브레이트할 수 있다. ZQ 캘리브레이션 회로(220)는 신호 핀(240)과 연결되는 신호 라인의 VOH 타겟 레벨을 이용하여 풀-업 캘리브레이션 동작 및 풀-다운 캘리브레이션 동작을 수행할 수 있다. 풀-업 캘리브레이션 동작에 의해 생성된 제1 코드 신호(CODE1)에 응답하여 출력 드라이버 회로(210)의 풀-업 터미네이션 저항값이 제어되고, 풀-다운 캘리브레이션 동작에 의해 생성된 제2 코드 신호(CODE2)에 응답하여 출력 드라이버 회로(210)의 풀-다운 터미네이션 저항값이 제어될 수 있다.

도 7은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이터그램이다. 도 8은 도 7의 CA ODT 기능(733) 및 DQ ODT 기능(734)을 설명하는 도면이다. 도 9는 도 7의 출력 드라이버 회로(710)를 설명하는 회로 다이어그램이다. 도 10은 도 7의 ZQ 캘리브레이션 회로를 설명하는 블록 다이어그램이다.

도 1 및 도 7을 참조하면, 메모리 장치(120)는 MRS(124), ZQ 캘리브레이션 회로(720) 및 입/출력 회로(122)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(120)는 메모리 셀 어레이, 로우 디코더, 워드라인 드라이버, 칼럼 디코더, 읽기/쓰기 회로, 클록 회로, 제어 로직 회로, 어드레스 버퍼 등을 더 포함할 수 있다.

MRS(124)는 메모리 장치(120)의 다양한 동작 모드 설정을 위한 및/또는 메모리 동작을 위한 특징 선택을 위한 정보로 프로그래밍될 수 있다. 예시적으로, MRS(124)는 SoC ODT 기능(730), CK ODT 기능(731), CS ODT 기능(732), CA ODT 기능(733), DQ ODT 기능(734)을 포함할 수 있다. SoC ODT 기능(730)은 도 3에서 설명한 바와 같이, 메모리 콘트롤러(110) 및 메모리 장치(120) 사이의 VOH 스펙을 만족하기 위해 출력 드라이버 임피던스 제어를 예시하는 연산코드 OP[2:0]를 포함한다. 도 3의 SoC ODT 코드 값에 따라, 메모리 장치(120)의 출력 드라이버 임피던스가 미리 설정될 수 있다. 이 때, 메모리 콘트롤러(110)의 수신부는 메모리 장치(120)의 출력 드라이버 임피던스와 동일한 ODT 저항값으로 터미네이션되어 있을 것이다.

MRS(124)에 설정된 CK ODT 기능(731)은 클록 신호 수신부의 ODT 인에이블 또는 디세이블 동작을 수행할 수 있다. CS ODT 기능(732)은 메모리 장치(120)가 멀티-랭크 구성으로 구현되는 경우, 멀티-랭크 구성에서 적합한 동작을 보장하기 위하여 CS (Chip Select) 신호 수신부의 ODT 인에이블 또는 디세이블 동작을 수행할 수 있다. CA ODT 기능(733)은 CA(Command/Address) 버스 수신부의 ODT 인에이블 또는 디세이블 동작을 수행할 수 있다. DQ ODT 기능(734)은 데이터 버스 수신부의 ODT 인에이블 또는 디세이블 동작을 수행할 수 있다. 또한, CA ODT 기능(733) 및 DQ ODT 기능(734)은 CA 버스 수신부 및 DQ 버스 수신부의 ODT 값을 설정하도록 제공될 수 있다.

도 8을 참조하면, CA ODT 기능(733)은 CA 버스 수신부의 ODT 제어를 예시하는 연산코드 OP[6:4]를 포함하고, DQ ODT 기능(734)은 DQ 버스 수신부의 ODT 제어를 예시하는 연산코드 OP[2:0]을 포함한다. CA ODT 기능(733) 및 DQ ODT 기능(734)에서, 연산코드 OP[6:4] 및 OP[2:0] 비트들 각각이 "000" 값이면, ODT는 디세이블(디폴트)로 설정되고, "001" 값이면 RZQ/1로 설정되고, "010" 값이면 RZQ/2로 설정되고, "011" 값이면 RZQ/3로 설정되고, "100" 값이면 RZQ/4로 설정되고, "101" 값이면 RZQ/5로 설정되고, "110" 값이면 RZQ/6로 설정되고, "111" 값은 RFU로 설정될 수 있다. DQ ODT 기능(734)이 디세이블되면, DQ 버스는 SoC ODT 기능(730)에 의해 VOH 스펙에 따른 타겟 레벨을 갖도록 구동 세기가 제어될 수 있다.

도 7 에서, ZQ 캘리브레이션 회로(720)는 ZQ 핀(750)에 연결된 외부 저항(760)과 기준 전압(VREF_ZQ)을 이용하여 캘리브레이션 동작을 수행할 수 있다. 캘리브레이션 동작은 풀-업 캘리브레이션 동작과 풀-다운 캘리브레이션 동작을 포함하고, 풀-업 캘리브레이션 동작을 수행하여 제3 코드 신호(CODE3)를 생성하고 풀-다운 캘리브레이션 동작을 수행하여 제4 코드 신호(CODE4)를 생성할 수 있다. 입/출력 회로(122)는 DQ 핀(740)에 연결된 출력 드라이버 회로(710)를 포함할 수 있다. 출력 드라이버 회로(710)는 ZQ 캘리브레이션 회로(720)에서 제공되는 제3 및 제4 코드 신호(CODE3, CODE4)에 기초하여 DQ 핀(740)의 터미네이션 저항 값을 제공할 수 있다. 이하의 실시예에서는 출력 드라이버 회로(710)가 채널(130)의 DQ 버스로 데이터(DQ)를 출력하는 것으로 설명될 것이나, 본 발명의 실시예들은 이에 국한될 필요가 없다. 예컨대, DQ 핀(740)은 DQ 버스를 통해 데이터(DQ)를 입력할 수 있으므로, DQ 핀(740)에 연결되는 출력 드라이버 회로(710)는 입/출력 회로(122) 내에 구비되는 구성에 해당하고, 출력 드라이버 회로(710)가 입/출력 회로(122)로 설명되어도 무방할 것이다.

도 9를 참조하면, ZQ 캘리브레이션 회로(720)는 제1 비교부(913), 제1 카운터(914), 풀-업 레플리카 회로(915), 풀-다운 레플리카 회로(916), 제2 비교부(917) 및 제2 카운터(918)를 포함할 수 있다. 풀-업 레플리카 회로(915)는 도 10의 풀-업 드라이버 회로(1010)와 실질적으로 동일한 구성을 가질 수 있고, 풀-다운 레플리카 회로(916)은 도 10의 풀-다운 드라이버 회로(1020)와 실질적으로 동일한 구성을 가질 수 있다.

제1 비교부(913)는 ZQ 핀(750)에 연결된 ZQ 노드의 전압 레벨과 기준 전압(VREF_ZQ) 레벨을 비교하고, 비교 결과에 기초하여 업/다운 신호를 생성할 수 있다. 기준 전압(VREF_ZQ)은 풀-업 레플리카 회로(95)에 대하여 타겟 임피던스를 갖게 하는 값으로 설정될 수 있다. 예시적으로, 기준 전압(VREF_ZQ)은 전원 전압(VDDQ) 레벨의 절반(VDDQ/2)에 상응하는 전압 레벨을 가질 수 있다. 제1 카운터(914)는 제1 비교부(913)의 업/다운 신호에 기초하여 스텝드 업 또는 다운되어 멀티-비트 카운트 값, 즉 카운트 코드를 출력할 수 있다. 제1 카운터(914)의 카운트 코드는 풀-업 레플리카 회로(915)로 제공될 수 있다. 풀-업 레플리카 회로(915)가 카운트 코드에 의해 스위프(sweep)됨에 따라 ZQ 노드의 전압 레벨이 높아지거나 낮아질 수 있다.

제1 비교부(913)는 ZQ 노드의 전압 레벨과 기준 전압(VREF_ZQ) 레벨의 비교 결과가 동일하거나 소정 값 이내이고 및/또는 제1 카운터(914)가 스텝드 업 및 다운 사이를 오실레이션하는 디더 상태로 들 때까지 비교 동작을 수행할 수 있다. 이러한 풀-업 캘리브레이션 동작은 비교 결과가 동일하거나 소정 값 이내이고 및/또는 디더 상태에 이르면, 제1 카운터(914)의 카운트 코드는 풀-업 레플리카 회로(915)의 제3 코드 신호(CODE3)로 제공될 수 있다. 제3 코드 신호(CODE3)에 의해 풀-업 레플리카 회로(915)의 풀-업 터미네이션 저항이 조정될 수 있다.

풀-업 레플리카 회로(915)는 풀-다운 레플리카 회로(916)와 연결될 수 있다. 제2 비교부(917)는 풀-업 레플리카 회로(915)와 풀-다운 레플리카 회로(916) 사이의 연결 노드의 전압 레벨과 기준 전압(VREF_ZQ) 레벨을 비교하고, 비교 결과에 기초하여 업/다운 신호를 생성할 수 있다. 제2 카운터(918)는 제2 비교부(917)의 업/다운 신호에 기초하여 스텝드 업 또는 다운되어 카운트 코드를 출력할 수 있다. 제2 카운터(918)의 카운트 코드는 풀-다운 레플리카 회로(916)로 제공되고, 풀-다운 레플리카 회로(916)는 제2 카운터(918)의 카운트 코드에 의해 스위프될 수 있다.

풀-다운 레플리카 회로(916)는, 도 10의 풀-다운 드라이버 회로(1020)와 실질적으로 동일한 구성을 가질 수 있다. 풀-다운 레플리카 회로(916)는, 제2 비교부(917) 및 제2 카운터(918)에 의해, 풀-업 레플리카 회로(915)와 풀-다운 레플리카 회로(916) 사이의 연결 노드의 전압 레벨과 기준 전압(VREF_ZQ) 레벨이 같아질 때까지 풀-다운 캘리브레이션 동작을 수행할 수 있다. 풀-업 레플리카 회로(915)와 풀-다운 레플리카 회로(916) 사이의 연결 노드의 전압 레벨과 기준 전압(VREF_ZQ) 레벨이 같아지는 시점에서 제2 카운터(918)의 카운트 코드는 제4 코드 신호(CODE4)로 제공될 수 있다. 제4 코드 신호(CODE4)에 의해 풀-다운 레플리카 회로(916)의 풀-다운 터미네이션 저항이 조정될 수 있다.

ZQ 캘리브레이션 회로(720)는 제3 및 제4 코드 신호(CODE3, CODE4)를 도 10의 출력 드라이버 회로(210)로 제공하고 DQ 핀(740)의 풀-업 및/또는 풀-다운 터미네이션 저항값을 제어할 수 있다.

도 10을 참조하면, 출력 드라이버 회로(710)는 전원 전압(VDDQ) 라인과 DQ 핀(740)이 연결된 DQ 노드 사이에 연결되는 풀-업 드라이버 회로(1010)와, DQ 노드와 접지 전압(VSS) 라인 사이에 연결되는 풀-다운 드라이버 회로(1020)를 포함할 수 있다.

풀-업 드라이버 회로(1010)는 전원 전압(VDDQ) 라인과 DQ 노드 사이에 연결되고 병렬하게 배치되는 다수개의 PMOS 트랜지스터들(PTR)을 포함할 수 있다. 다수개의 PMOS 트랜지스터들(PTR) 각각은 대응하는 n 비트들의 제3 코드 신호(CODE3)에 응답하여 온 또는 오프될 수 있다. 실시예에 따라, 다수개의 PMOS 트랜지스터들(PTR)은 트랜지스터 너비와 관련되는 사이즈 비율을 동일하게 또는 서로 다르게 가질 수 있다. 제3 코드 신호(CODE3)에 따른 PMOS 트랜지스터들(PTR)의 온/오프 상태에 따른 저항 값이 DQ 노드, 즉 DQ 핀(740)의 풀-업 터미네이션 저항으로 제공될 수 있다.

풀-다운 드라이버 회로(1020)는 DQ 노드와 접지 전압(VSS) 라인 사이에 연결되고 병렬하게 배치되는 다수개의 NMOS 트랜지스터들(NTR)을 포함할 수 있다. NMOS 트랜지스터들(NTR) 각각은 대응하는 n 비트들의 제2 코드 신호(CODE2)에 응답하여 온 또는 오프될 수 있다. 실시예에 따라, NMOS 트랜지스터들(NTR)은 트랜지스터 너비와 관련되는 사이즈 비율을 동일하게 또는 서로 다르게 가질 수 있다. NMOS 트랜지스터들(NTR)의 온/오프 상태에 따른 저항 값이 DQ 노드, 즉 DQ 핀(740)의 풀-다운 터미네이션 저항으로 제공될 수 있다.

도 10에서는 풀-업 드라이버 회로(1010)가 PMOS 트랜지스터들로 구성되고 풀-다운 드라이버 회로(1020)가 NMOS 트랜지스터들로 구성되는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 풀-업 드라이버 회로(1010) 및 풀-다운 드라이버 회로(1020) 각각은 NMOS 트랜지스터들 또는 PMOS 트랜지스터들로 구성될 수 있다. 다른 예로서, 풀-업 드라이버 회로(1010) 및 풀-다운 드라이버 회로(1020) 각각은 트랜지스터들의 동작 특성들을 고려하여 NMOS 트랜지스터들과 PMOS 트랜지스터들을 함께 포함할 수도 있다.

도 11은 본 발명의 실시예에 따른 메모리 장치의 ZQ 캘리브레이션 방법을 설명하는 도면이다.

도 1, 도 7 내지 도 10과 연계하여, 도 11을 참조하면, 단계 S1110에서, 메모리 장치(120)는 SoC ODT 기능(730), CA/DQ ODT 기능(733, 734)을 MRS(124)에 설정할 수 있다. 도 3에서 설명된 바와 같이, 출력 드라이버 임피던스 제어를 예시하는 SoC ODT 코드(230, 730)가 메모리 콘트롤러(110)의 RCW(114) 및 메모리 장치(120)의 MRS(124)에 동일하게 셋팅될 수 있다. 이에 따라, 메모리 콘트롤러(110)의 수신부 ODT와 메모리 장치(120)의 전송부 ODT가 등가 저항으로 동일하고, 메모리 콘트롤러(110)의 전송부의 ODT와 메모리 장치(120)의 수신부 ODT가 등가 저항으로 동일할 것이다. 메모리 콘트롤러(110)와 메모리 장치(120)는 채널(130)의 클록 신호, 커맨드 신호, 어드레스 신호 및/또는 데이터 라인을 통해 VOH 스펙이 지원될 수 있다.

단계 S1020에서, 메모리 장치(120)는 ZQ 핀(750)에 연결된 외부 저항(760)을 이용하여 하드웨어적으로 ZQ 캘리브레이션 동작을 수행할 수 있다. ZQ 캘리브레이션 회로(720)는 ZQ 캘리브레이션 회로(720)는 ZQ 핀(750)에 연결된 외부 저항(760)과 기준 전압(VREF_ZQ)을 이용하여 풀-업 캘리브레이션 동작 및 풀-다운 캘리브레이션 동작을 수행할 수 있다. 풀-업 캘리브레이션 동작에 의해 생성된 제3 코드 신호(CODE3)에 응답하여 출력 드라이버 회로(710)의 풀-업 터미네이션 저항값이 제어되고, 풀-다운 캘리브레이션 동작에 의해 생성된 제4 코드 신호(CODE4)에 응답하여 출력 드라이버 회로(710)의 풀-다운 터미네이션 저항값이 제어될 수 있다.

도 12는 본 발명의 실시예들에 따른 ZQ 캘리브레이션 방법이 적용되는 시스템(1000)을 나타내는 블록 다이어그램이다.

도 12를 참조하면, 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(1000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.

카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(1200)로 전송할 수 있다. 오디오 처리부(1300)는 플래시 메모리들(1600a, 1600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(1700a, 1700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.

AP(1800)는 시스템(1000)의 전반적인 동작을 제어할 수 있다. AP(1800)는 콘트롤러(1810), 엑셀레이터 칩(1820) 및 인터페이스 블록(1830)를 포함할 수 있다. AP(1800)는 플래시 메모리들(1600a, 1600b)에 저장된 컨텐츠의 일부가 디스플레이(1200)에 표시되도록 디스플레이(1200)를 제어할 수 있다. AP(1800)는 I/O 디바이스들(1700a, 1700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(1800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(1800)와 별개로 엑셀레이터 칩(1820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)에 추가적으로 DRAM(1500b)이 장착될 수 있다. 엑셀레이터는 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다

시스템(1000)은 복수의 DRAM들(1500a, 1500b)을 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(1500a, 1500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)는 DRAM(1500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.

도 12에서는 DRAM들(1500a, 1500b)만을 도시하였으나, 이에 한정되지 않고 AP(1800)이나 엑셀레이터 칩(1820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리들(1600a, 1600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(1500a, 1500b)은 시스템(1000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.

DRAM들(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(1500a, 1500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(1500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.

시스템(1000)은 DRAM들(1500a, 1500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(1600a, 1600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 플래시 메모리들(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(1600a, 1600b)은 메모리 콘트롤러(1610) 내에 구비된 연산 장치를 사용하여 AP(1800) 및/내지 엑셀레이터 칩(1820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(1600a, 1600b)은 카메라(1100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.

시스템(1000)은 구성 요소들 간의 ZQ 캘리브레이션을 수행할 때 ZQ 핀 및 ZQ 핀에 연결되는 외부 저항과 같은 하드웨어 구성 없이 캘리브레이션 동작을 수행할 수 있다. 제1 장치(예, AP(1800)의 인터페이스 블록(1810))는 ZQ 핀 및 ZQ 핀에 연결되는 외부 저항을 포함하지 않고, (i) 제2 장치(예, DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b))와 연결되는 제1 신호 핀에 대한 풀-업 출력 전압(VOH) 조건과 관련되는 출력 드라이버 임피던스 파라미터를 레지스터 제어 워드(RCW)에 저장하고, (ii) 제1 신호 핀의 터미네이션 저항을 제어하기 위하여, 제1 신호 핀의 VOH 타겟 레벨을 이용하여 ZQ 캘리브레이션 동작을 수행할 수 있다. 제2 장치(예, DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b))는, ZQ 핀 및 ZQ 핀에 연결되는 외부 저항을 포함하고, (iii) 상기 제1 신호 핀에 대응하는 제2 신호 핀의 터미네이션 저항을 제어하기 위하여, ZQ 핀에 연결되는 외부 저항을 이용하여 ZQ 캘리브레이션을 수행할 수 있다.

본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims

장치(device)에 있어서,
신호 핀에 연결되는 출력 드라이버 회로, 상기 신호 핀은 외부 장치와 인터페이스되고;
상기 신호 핀에 대한 풀-업 출력 전압(VOH) 조건과 관련되는 출력 드라이버 임피던스 파라미터를 저장하도록 구성되는 레지스터 제어 워드(RCW); 및
상기 신호 핀에 연결되고, 상기 신호 핀의 VOH 타겟 레벨을 이용하여 캘리브레이션을 수행하고, 상기 신호 핀의 터미네이션 저항을 제어하도록 구성되는 임피던스 제어(ZQ) 캘리브레이션 회로를 포함하는 장치.
제1항에 있어서,
상기 장치는 외부 저항이 연결되는 ZQ 핀을 포함하지 않는 장치.
제1항에 있어서,
상기 RCW에는 상기 신호 핀에 대응하는 상기 외부 장치의 수신부 온-다이 터미네이션(ODT) 파라미터를 더 저장하고,
상기 장치의 출력 드라이버 임피던스 파라미터는 상기 외부 장치의 수신부 ODT 파라미터와 동일하게 구성되는 장치.
제1항에 있어서,
상기 VOH 타겟 레벨은 상기 장치의 전원 전압 레벨의 반으로 설정되는 장치.
제1항에 있어서, 상기 출력 드라이버 회로는,
전원 전압 라인과 상기 신호 핀에 연결된 신호 노드 사이에 연결되는 다수개의 PMOS 트랜지스터들을 포함하는 풀-업 드라이버 회로; 및
상기 신호 노드와 접지 전압 라인 사이에 연결되는 다수개의 NMOS 트랜지스터들을 포함하는 풀-다운 드라이버 회로를 포함하는 장치.
제5항에 있어서, 상기 ZQ 캘리브레이션 회로는,
상기 풀-업 드라이버 회로와 동일하게 구성되고, 상기 신호 노드에 연결되고, 제1 코드에 의해 풀-업 캘리브레이션 동작을 수행하는 풀-업 레플리카 회로; 및
상기 풀-다운 드라이버 회로와 동일하게 구성되고, 상기 풀-업 레플리카 회로에 연결되고, 제2 코드에 의해 풀-다운 캘리브레이션 동작을 수행하는 풀-다운 레플리카 회로를 포함하고,
상기 제1 코드는 상기 풀-업 드라이버 회로로 제공되고, 상기 제2 코드는 상기 풀-다운 드라이버 회로로 제공되는 장치.
제6항에 있어서,
상기 장치는 메모리 콘트롤러로 구성되고, 상기 외부 장치는 메모리 장치로 구성되는 장치.
장치(apparatus)에 있어서,
메모리 장치; 및
상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고,
상기 메모리 콘트롤러는,
상기 메모리 장치와 인터페이스하는 제1 신호 핀;
상기 제1 신호 핀에 대한 풀-업 출력 전압(VOH) 조건과 관련되는 출력 드라이버 임피던스 파라미터를 저장하도록 구성되는 레지스터 제어 워드(RCW); 및
상기 제1 신호 핀에 연결되고, 상기 제1 신호 핀의 VOH 타겟 레벨을 이용하여 캘리브레이션을 수행하고, 상기 제1 신호 핀의 터미네이션 저항을 제어하도록 구성되는 제1 ZQ 캘리브레이션 회로를 포함하는 장치.
제8항에 있어서,
상기 메모리 콘트롤러는 외부 저항이 연결되는 ZQ 핀을 포함하지 않는 장치.
제8항에 있어서,
상기 RCW에는 상기 제1 신호 핀에 대응하는 상기 메모리 장치의 수신부 온-다이 터미네이션(ODT) 파라미터를 더 저장하고,
상기 메모리 콘트롤러의 상기 출력 드라이버 임피던스 파라미터는 상기 메모리 장치의 상기 수신부 ODT 파라미터와 동일하게 구성되는 장치.
제8항에 있어서,
상기 VOH 타겟 레벨은 상기 메모리 콘트롤러 및 상기 메모리 장치의 전원 전압 레벨의 반으로 설정되는 장치.
제8항에 있어서, 상기 제1 출력 드라이버 회로는,
전원 전압 라인과 상기 제1 신호 핀에 연결된 제1 신호 노드 사이에 연결되는 다수개의 PMOS 트랜지스터들을 포함하는 제1 풀-업 드라이버 회로; 및
상기 제1 신호 노드와 접지 전압 라인 사이에 연결되는 다수개의 NMOS 트랜지스터들을 포함하는 제1 풀-다운 드라이버 회로를 포함하는 장치.
제12항에 있어서, 상기 제1 ZQ 캘리브레이션 회로는,
상기 풀-업 드라이버 회로와 동일하게 구성되고, 상기 제1 신호 노드에 연결되고, 제1 코드에 의해 풀-업 캘리브레이션 동작을 수행하는 제1 풀-업 레플리카 회로; 및
상기 풀-다운 드라이버 회로와 동일하게 구성되고, 상기 풀-업 레플리카 회로에 연결되고, 제2 코드에 의해 풀-다운 캘리브레이션 동작을 수행하는 제1 풀-다운 레플리카 회로를 포함하고,
상기 제1 코드는 상기 풀-업 드라이버 회로로 제공되고, 상기 제2 코드는 제1 풀-다운 드라이버 회로로 제공되는 장치.
제8항에 있어서, 상기 메모리 장치는,
상기 제1 신호 핀에 대응하는 제2 신호 핀;
상기 제2 신호 핀에 연결되는 제2 출력 드라이버 회로;
외부 저항이 연결되는 ZQ 핀; 및
상기 ZQ 핀에 연결되고, 상기 외부 저항을 이용하여 캘리브레이션을 수행하고 상기 제2 신호 핀의 터미네이션 저항을 조정하도록 구성되는 제2 ZQ 캘리브레이션 회로를 포함하는 장치.
제14항에 있어서, 상기 제2 출력 드라이버 회로는,
전원 전압 라인과 상기 제2 신호 핀에 연결된 제2 신호 노드 사이에 연결되는 다수개의 PMOS 트랜지스터들을 포함하는 제2 풀-업 드라이버 회로; 및
상기 제2 신호 노드와 접지 전압 라인 사이에 연결되는 다수개의 NMOS 트랜지스터들을 포함하는 제2 풀-다운 드라이버 회로를 포함하는 장치.
제15항에 있어서, 상기 제2 ZQ 캘리브레이션 회로는,
상기 제2 풀-업 드라이버 회로와 동일하게 구성되고, 상기 ZQ 핀에 연결된 ZQ 노드에 연결되고, 제3 코드에 의해 풀-업 캘리브레이션 동작을 수행하는 제2 풀-업 레플리카 회로; 및
상기 제2 풀-다운 드라이버 회로와 동일하게 구성되고, 상기 제2 풀-업 레플리카 회로에 연결되고, 제4 코드에 의해 풀-다운 캘리브레이션 동작을 수행하는 제2 풀-다운 레플리카 회로를 포함하고,
상기 제3 코드는 상기 제2 풀-업 드라이버 회로로 제공되고, 상기 제4 코드는 제2 풀-다운 드라이버 회로로 제공되는 장치.
제1 장치와 인터페이스하는 제2 장치 사이의 ZQ를 캘리브레이션하는 방법에 있어서,
상기 제1 장치에서 상기 제2 장치와 연결되는 제1 신호 핀에 대한 풀-업 출력 전압(VOH) 조건과 관련되는 출력 드라이버 임피던스 파라미터를 레지스터 제어 워드(RCW)에 저장하는 단계; 및
상기 제1 장치에서 상기 제1 신호 핀의 터미네이션 저항을 제어하기 위하여 상기 제1 신호 핀의 VOH 타겟 레벨을 이용하여 ZQ 캘리브레이션 동작을 수행하는 단계를 포함하는 방법.
제17항에 있어서, 상기 방법은,
상기 RCW에 상기 제1 신호 핀에 대응하는 상기 제2 장치의 수신부 온-다이 터미네이션(ODT) 파라미터를 저장하는 단계를 더 포함하고,
상기 제1 장치의 상기 출력 드라이버 임피던스 파라미터는 상기 제2 장치의 상기 수신부 ODT 파라미터와 동일하게 구성되는 방법.
제17항에 있어서,
상기 VOH 타겟 레벨은 상기 제1 장치 및 상기 제2 장치의 전원 전압 레벨의 반으로 설정되는 방법.
제17항에 있어서, 상기 방법은,
상기 제2 장치에서 상기 제1 신호 핀에 대응하는 제2 신호 핀의 터미네이션 저항을 제어하기 위하여, ZQ 핀에 연결되는 외부 저항을 이용하여 ZQ 캘리브레이션을 수행하는 단계를 더 포함하는 방법.