TWI425517B - 一種測試系統及方法 - Google Patents

Description

一種測試系統及方法

本發明係有關一種動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)的測試系統，更明確地說，係有關一種在以輸入/輸出壓縮(I/O compression)的方式下，能夠測試出DRAM中不同錯誤模式的測試系統。

請參考第1圖。第1圖係為一先前技術之記憶模組100以輸入/輸出壓縮方式測試寫入時之示意圖。如圖所示，記憶模組100包含測試系統110與DRAM 120。記憶模組100包含模組資料端D_E0 、D_E1 、D_E2 與D_E3 及模組位址端A_E ；同樣地，DRAM 120包含相對應的記憶體資料端D_I0 、D_I1 、D_I2 與D_I3 及記憶體位址端A_I 。記憶模組100用來對模組位址端A_E 輸入位址以從DRAM 120經由模組資料端D_E0 、D_E1 、D_E2 、D_E3 存取資料。於以輸入/輸出壓縮方式測試寫入時，測試系統110將記憶體資料端D_I0 、D_I1 、D_I2 、D_I3 短路在一起，然後由模組資料端D_E0 輸入測試資料TD、於模組位址端A_E 輸入測試位址RA，如此便可將測試資料TD同時寫入DRAM 120中，與測試位址RA、記憶體資料端D_I0 、D_I1 、D_I2 、D_I3 相對應的記憶單元，因而能夠節省測試系統110寫入測試資料TD的時間。另外，測試位址RA可為一列位址，而以輸入/輸出壓縮方式測試寫入時，模組資料端D_E0 係作為一測試資料輸出入端。

請參考第2圖。第2圖係為一先前技術之記憶模組100以輸入/輸出壓縮方式測試讀取時之示意圖。在以第1圖的方式測試寫入之後，測試系統110便以相同的輸入/輸出壓縮方式來進行讀取。也就是說，測試系統110會在模組位址端A_E 輸入同樣的測試位址RA，以傳送至DRAM 120對應的記憶體位址端A_I ，如此一來DRAM 120對應的記憶單元便會於記憶體資料端D_I0 、D_I1 、D_I2 、D_I3 輸出先前測試時所寫入之資料至資料比較電路130。資料比較電路130便可比較所接收的資料，並判斷是否一致以輸出一讀取判斷資料S_DR 至模組資料端D_E0 。讀取判斷資料S_DR 可為邏輯「0」或「1」，或者可為高阻抗狀態(tri-state)。而測試系統110便可根據讀取判斷資料S_DR ，來判斷位址RA所對應到的記憶單元是否有損壞。

測試系統110的優點係在於利用輸入/輸出壓縮的方式來進行測試，因此可以提高測試的速度及效率。然而其缺點係在於在輸入/輸出壓縮的方式下進行測試，所被寫入的記憶單元皆會具有相同的資料。也就是說，在輸入測試資料TD時，實際上記憶體資料端D_I0 、D_I1 、D_I2 與D_I3 所對應到的記憶單元皆會被寫入相同的測試資料TD。舉例來說，若測試資料TD為「1」，則記憶體資料端D_I0 、D_I1 、D_I2 與D_I3 所對應到的記憶單元被寫入的資料便為[1111]；反之，若測試資料TD為「0」，則記憶體資料端D_I0 、D_I1 、D_I2 與D_I3 所對應到的記憶單元被寫入的資料便為[0000]。而此舉將會造成測試上的盲點。其係肇因於記憶單元損壞的情況有多種，舉例來說，如鎖住狀態(stuck-at fault)、轉態不良狀態(transition fault)、電容耦合狀態(coupling fault)、鄰近模式敏感狀態(Neighborhood Pattern Sensitive Fault,NPSF)...等。而將所有測試的記憶單元寫入相同的資料來進行測試，便會造成有些記憶體損壞的狀態無法被準確地偵測出來，使得測試系統110的準確度降低，造成使用者的不便。

本發明提供一種測試系統，用來檢測出一記憶體之損壞狀態。該記憶體包含一第一與一第二記憶單元。該測試系統包含一模組資料端，用來接收一測試資料；一第一寫入模式選擇單元，耦接於該模組資料端與該第一記憶單元之間，用來根據一第一模式選擇訊號，將該測試資料反相，以產生一第一寫入模式選擇測試資料，並將該第一寫入模式選擇測試資料傳送至該第一記憶單元以儲存；及一第二寫入模式選擇單元，耦接於該模組資料端與該第二記憶單元之間，用來根據一第二模式選擇訊號，將該測試資料反相，以產生一第二寫入模式選擇測試資料，並將該第二寫入模式選擇測試資料傳送至該第二記憶單元以儲存。

本發明另提供一種測試系統，用來檢測一記憶體之損壞狀態。該記憶體包含n個記憶體資料端。該測試系統包一測試資料輸出入端，用來接收一測試資料；一資料模式選擇電路，用來產生一組模式選擇訊號；以及一寫入模式選擇模組，位於該記憶體與該測試資料輸出入端之間，該寫入模式選擇模組依據該組模式選擇訊號，將該測試資料轉換成一組寫入模式選擇測試資料至該n個記憶體資料端；其中該測試資料係一位元測試資訊，該組寫入模式選擇測試資料為一組n位元寫入測試資訊，該n個記憶體資料端中每一記憶體資料端接收該組n位元寫入測試資訊之一個位元寫入測試資訊，且n大於1。

本發明另提供一種測試一記憶體是否損壞的方法。該記憶體包含n個記憶體資料端。該方法包含輸入一測試資料；依據一組模式選擇訊號，將該測試資料轉換成一組寫入模式選擇測試資料至該n個記憶體資料端，其中該測試資料係一位元測試資訊，該組寫入模式選擇測試資料為一組n位元寫入測試資訊；以及將該組寫入模式選擇測試資料儲存至該記憶體之一測試位址所對應之記憶單元。

有鑑於此，本發明係提供一種新的DRAM測試系統，以讓使用者能夠在以輸入/輸出壓縮的方式下，偵測出DRAM中不同的記憶體損壞狀態，有效地提高測試系統的準確度。更明確地說，本發明之測試系統，具有一種資料模式選擇電路，能夠使得DRAM中的記憶單元，在輸入/輸出壓縮的模式下，儲存不同的資料模式，以更有效地偵測出不同的記憶體損壞狀態。

請參考第3圖。第3圖係為本發明之記憶模組300之示意圖。如圖所示，記憶模組300包含測試系統310與DRAM 320。記憶模組300與記憶模組100類似，運作原理不再贅述；DRAM 320與DRAM 120相同，運作原理不再贅述。

測試系統310包含正常運作開關SW₀₁ 、SW₁₁ 、SW₂₁ 與SW₃₁ 、測試開關SW₀₂ 、SW₁₂ 、SW₂₂ 與SW₃₂ 、寫入模式選擇單元P_W0 、P_W1 、P_W2 與P_W3 、讀取模式選擇單元P_R0 、P_R1 、P_R2 與P_R3 、資料模式(pattern)選擇電路311，以及資料比較電路312。資料比較電路312包含一讀取開關SW₀₃ 、一資料比較邏輯閘G以及一緩衝器B。

本發明之測試系統310主要是透過資料模式選擇電路311，發出不同的模式控制訊號給寫入模式選擇單元與讀取模式選擇單元，以將測試資料反相/不反相，然後才寫入對應的記憶單元或從對應的記憶單元中讀取，而能夠在輸入/輸出壓縮的方式下，記憶單元能夠儲存不同的資料，意即對DRAM來說，儲存了不同模式(pattern)的資料，而非僅為，舉例來說，如[0000]或[1111]的模式。在經由資料模式選擇電路311與寫入模式選擇單元的處理之後，DRAM儲存的資料模式便可有各種變化，如[0000]、[0001]、[0010]、[0011]、[0100]、[0101]、[0110]、[0111]、[1000]、[1001]、[1010]、[1011]、[1100]、[1101]、[1110]及[1111]...等。也就是說，本發明可以利用單一壓縮測試值(例如於模組資料端D_E0 係作為一測試資料輸出入端D_E0 ，寫入一個位元值的測試資料)，利用資料模式選擇電路311來控制寫入模式選擇單元，使寫入模式選擇單元產生各種變化之寫入資料樣態。例如，於一對四之壓縮測試下，一個模組資料端D_E0 係作為一測試資料輸出入端，測試資料輸出入端D_E0 所寫入的位元值，可以透過資料模式選擇電路311，產生十六種(即2⁴ 種)寫入資料樣態；而於一對八之壓縮測試下，一個測試資料輸出入端D_E0 所寫入的位元值，可以透過資料模式選擇電路311，產生256種(即2⁸ 種)寫入資料樣態。

資料模式選擇電路311用來發出模式選擇訊號S_P0 ~S_P3 ，以分別控制寫入模式選擇單元P_W0 ~P_W3 與讀取模式選擇單元P_R0 ~P_R3 是否要將所接收的資料反相後再輸出。

各開關皆包含第一端1、第二端2及控制端C；各開關根據控制端C上之訊號控制第一端1與第二端2的連結。其中正常運作開關SW₀₁ 、SW₁₁ 、SW₂₁ 與SW₃₁ 設置於對應的模組資料端與記憶體資料端之間。舉例來說，正常運作開關SW₀₁ 耦接於模組資料端D_E0 與記憶體資料端D_I0 之間，用來根據正常運作訊號S_N ，將模組資料端D_E0 與記憶體資料端D_I0 連接。也就是說，在正常運作的狀態下(發出正常運作訊號S_N )，模組資料端D_E0 會透過正常運作開關SW₀₁ ，連接至記憶體資料端D_I0 ；反之，在測試狀態下(不發出正常運作訊號S_N )，正常運作開關SW₀₁ 會關閉，而將模組資料端D_E0 與記憶體資料端D_I0 的連結斷開。其餘正常開關工作原理類似，不再贅述。

測試開關SW₀₂ 、SW₁₂ 、SW₂₂ 與SW₃₂ 設置於模組資料端D_E0 與對應的記憶體資料端D_I0 ~D_I3 之間。舉例來說，在測試狀態下，於測試資料TD寫入模組資料端D_E0 時(此時測試系統310會發出測試寫入訊號S_TW )，模組資料端D_E0 會透過測試開關SW₀₂ 與寫入模式選擇單元P_W0 ，連接至記憶體資料端D_I0 ，以將測試資料TD寫入；反之，在其餘狀況下，測試開關SW₀₂ 會關閉。其餘測試開關工作原理類似，不再贅述。

另外，較特別的是，讀取開關SW₀₃ 耦接於讀取模式選擇單元P_R0 與緩衝器B之間。當測試系統310欲讀取先前所儲存的測試資料，測試系統310會發出一測試讀取訊號S_TR ，此時讀取開關SW₀₃ 便會導通；其餘狀況，讀取開關SW₀₃ 皆為關閉狀態。

於一實施例中，寫入模式選擇單元與讀取模式選擇單元皆包含一多工器與一反相器。舉例來說，多工器M₀₁ 包含兩輸入端I₁ 與I₂ ，以及一輸出端O。反相器INV₀₁ 用來對測試資料TD反相以產生反相的測試資料TD_I (寫入模式選擇測試資料)。多工器M₀₁ 之輸入端I₁ 用來接收測試資料TU；多工器M₀₁ 之輸入端I₂ 用來接收反相的測試資料TD_I ；多工器M₀₁ 之輸出端O耦接於記憶體資料端D_I0 。

於一實施例中，多工器M₀₁ 之控制端C耦接於資料模式選擇電路311，用來接收模式選擇訊號S_P0 。多工器M₀₁ 係根據模式選擇訊號S_P0 ，以將多工器M₀₁ 之輸入端I₁ 或I₂ 耦接至多工器M₀₁ 之輸出端O。換句話說，記憶體資料端D_I0 所接收的資料便有可能是原本的測試資料，或者是經過反相的測試資料，意即測試資料TD或是TD_I ，端看模式選擇訊號S_P0 來決定(意即為寫入模式選擇測試資料)。如此一來，資料模式選擇電路311便可透過寫入模式選擇單元P_W0 來選擇/控制寫入記憶體資料端D_I0 的資料樣態；而資料模式選擇電路311亦可分別透過寫入模式選擇單元P_W1 ~P_W3 來分別選擇/控制寫入記憶體資料端D_I1 ~D_I3 的資料樣態。易言之，於一對四之壓縮測試下，此時資料模式選擇電路311可以輸出四個位元之模式選擇訊號。於另一實施例中，多工器M₀₁ 之控制端C可直接耦接於一參考電壓(例如接地)，而使寫入模式選擇單元P_W1 ~P_W3 耦接於資料模式選擇電路311。也就是說，寫入模式選擇單元P_W0 直接輸出TD，而寫入模式選擇單元P_W1 ~P_W3 輸出TD或是TD_I 。易言之，於一對四之壓縮測試下，此時資料模式選擇電路311可以輸出三個位元之模式選擇訊號。

請參考第4圖。第4圖係為說明本發明之測試系統310於測試寫入時之示意圖。於後續說明中，設定本發明所提及之多工器接收到邏輯「1」的控制訊號時，會將其輸入端I₁ 耦接至其輸出端O；收到邏輯「0」的控制訊號時，會將其輸入端I₂ 耦接至其輸出端O。假設資料模式選擇電路311送出的模式選擇訊號為[1010]，意即模式選擇訊號S_P0 為邏輯「1」、S_P1 為邏輯「0」、S_P2 為邏輯「1」、S_P3 為邏輯「0」，如此一來，真正寫入記憶體資料端D_I0 ~D_I3 的測試資料，經過寫入模式選擇單元P_W0 ~P_W3 後，將會分別是測試資料TD、TD_I 、TD、TD_I (寫入模式選擇資料)。舉例來說，若測試資料TD為邏輯「0」，則記憶體資料端D_I0 ~D_I3 分別被寫入[0101]；若測試資料TD為邏輯「1」，則記憶體資料端D_I0 ~D_I3 被寫入[1010]。如此一來，記憶體資料端D_I0 ~D_I3 與測試位址RA所對應到的記憶單元將能儲存不同邏輯的資料，而資料模式選擇電路311便能夠過控制寫入模式選擇單元是否要對測試資料反相以控制實際上寫入記憶單元的資料模式。於另一實施例中，資料模式選擇電路311可以送出的模式選擇訊號為[010]，即S_P1 為邏輯「0」、S_P2 為邏輯「1」、S_P3 為邏輯「0」分別傳送至寫入模式選擇單元P_W1 ~P_W3 ，而P_W0 之多工器M₀₁ 之控制端C可直接耦接於一高電位(即使S_P0 為邏輯「1」)，如此仍可使記憶體資料端D_I0 ~D_I3 被寫入[1010]之結果。

請參考第5圖。第5圖係為說明本發明之測試系統310於測試讀取時之示意圖。各開關之導通跟不導通的狀態形成如第5圖所示之狀態(僅有讀取開關SW₀₃ 導通)。由於先前於測試寫入時，資料模式選擇電路311所送出的模式選擇訊號為[1010]，因此於測試讀取時，資料模式選擇電路311需送出相同的模式選擇訊號[1010]，意即模式選擇訊號S_P0 仍為邏輯「1」、S_P1 仍為邏輯「0」、S_P2 仍為邏輯「1」、S_P3 仍為邏輯「0」。從對應於記憶體資料端D_I0 ~D_I3 與測試位址RA的記憶單元中所讀取出的測試資料是測試資料TD、TD_I 、TD、TD_I (假設為先前儲存之寫入模式選擇測試資料而沒有任何錯誤產生)。如此一來，在經過讀取模式選擇單元P_R0 ~P_R3 之選擇之後(選擇是否要反相)，讀取出的資料便分別為TD、TD、TD、TD。上述行為係為讓從記憶單元讀取出先前所儲存不同邏輯的寫入模式選擇資料，在記憶單元皆為正常狀態下，轉換成皆為相同邏輯的資料，以方便資料比較電路312的運作。於另一實施例中，資料模式選擇電路311可以送出的模式選擇訊號為[010]，即S_P1 為邏輯「0」、S_P2 為邏輯「1」、S_P3 為邏輯「0」分別接至P_R1 ~P_R3 ，而P_R0 之多工器M₀₂ 之控制端C可直接耦接於一高電位(即使S_P0 為邏輯「1」)，如此仍可達成相同之讀取結果。

舉例來說，若原本寫入的測試資料TD為邏輯「0」，最後從讀取模式選擇單元P_R0 ~P_R3 所輸出的資料應分別為[0000](在DRAM中的記憶單元未損壞的情況)；若原本寫入的測試資料TD為邏輯「1」，最後從讀取模式選擇單元P_R0 ~P_R3 所輸出的資料應分別為[1111](在DRAM中的記憶單元未損壞的情況)。而由於讀取開關SW₀₃ 導通，因此會將讀取模式選擇單元P_R0 所輸出之資料傳送給緩衝器B，然後緩衝器B再傳送至模組資料端D_E0 。於此時緩衝器B所傳送出的訊號便為讀取判斷資料S_DR 。另外，讀取模式選擇單元P_R0 ~P_R3 所輸出之資料會輸入至資料比較邏輯閘G。資料比較邏輯閘G會比較從讀取模式選擇單元P_R0 ~P_R3 所接收的資料是否一致，並據以傳送一致能訊號至緩衝器B。更明確地說，若從讀取模式選擇單元P_R0 ~P_R3 所接收的資料係為一致，則資料比較邏輯閘G便會傳送致能訊號至緩衝器B，而緩衝器B便可送出所接收的從讀取模式選擇單元P_R0 所傳送之資料(讀取判斷資料S_DR )。反之，若從讀取模式選擇單元P_R0 ~P_R3 所接收的資料係為不一致(表示記憶單元有損壞)，則資料比較邏輯閘G便不會傳送致能訊號至緩衝器B，而緩衝器B便無法送出資料而使得緩衝器B之輸出端為高阻抗型態(tri-state)，意即緩衝器B所輸出的讀取判斷資料S_DR 為高阻抗。因此，本發明之測試系統可以根據最後從緩衝器B所讀取的資料(1、0、高阻抗)，來判斷所測試的記憶單元是否損壞。更明確地說，若緩衝器B輸出為高阻抗，則測試系統310便可判斷所對應到的記憶單元中有損壞的記憶單元；而若緩衝器B輸出為「0」或「1」，則仍需與測試資料TD進行比對，以判斷對應的記憶單元中有損壞的記憶單元。此外，資料比較邏輯閘G可以一互斥反或閘(exclusive NOR)來實施。

請參考第6圖。第6圖係為說明本發明之記憶模組300於正常運作狀態下之示意圖。如第6圖所示，於正常運作狀態下，會發出正常運作訊號S_N ，以使得正常運作開關SW₀₁ 、SW₁₁ 、SW₂₁ 與SW₃₁ 導通，其餘開關皆關閉，而使得DRAM 320能夠在正常運作狀態下，透過模組資料端D_E0 ~D_E3 與模組位址端A_E ，與外部電路溝通，而使得外部電路能夠存取DRAM 320所儲存之資料。

此外，本發明所舉之記憶模組與記憶體所包含之資料端的數目僅為示範例，其目的僅在於方便讀者能更清楚了解本發明，然實際上資料端的數目與其相關的電路元件數目並不限定於本發明所舉例，而可根據使用者實際需求來予以設計。

綜上所述，利用本發明所提供的DRAM測試系統，能夠在輸入/輸出壓縮的方式下，提供不同資料模式的資料至DRAM中，以偵測出DRAM中不同的記憶體損壞狀態，而能夠有效地提高測試系統的準確度並且有效地偵測出損壞的DRAM之記憶單元，提供給使用者更大的便利性。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、300．．．記憶模組

110、310．．．測試系統

120、320．．．動態隨機存取記憶體

311．．．資料模式選擇電路

130、312．．．資料比較電路

TD．．．測試資料

RA．．．測試位址

S_DR ．．．讀取判斷資料

D_E0 ~D_E3 ．．．模組資料端

D_I0 ~D_I3 ．．．記憶體資料端

A_E ．．．模組位址端

A_I ．．．記憶體位址端

S_N ．．．正常運作訊號

S_TW ．．．測試寫入訊號

S_TR ．．．測試讀取訊號

S_P0 ~S_P3 ．．．模式選擇訊號

P_W0 ~P_W3 ．．．寫入模式選擇單元

P_R0 ~P_R3 ．．．讀取模式選擇單元

SW₀₁ ~SW₃₂ ．．．開關

M₀₁ ~M₃₂ ．．．多工器

INV₀₁ ~INV₃₂ ．．．反相器

B．．．緩衝器

G．．．資料比較邏輯閘

第1圖係為一先前技術之記憶模組以輸入/輸出壓縮方式測試寫入時之示意圖。

第2圖係為一先前技術之記憶模組以輸入/輸出壓縮方式測試讀取時之示意圖。

第3圖係為本發明之記憶模組之示意圖。

第4圖係為說明本發明之測試系統於測試寫入時之示意圖。

第5圖係為說明本發明之測試系統於測試讀取時之示意圖。

第6圖係為說明本發明之記憶模組於正常運作時之示意圖。

300．．．記憶模組

310．．．測試系統

320．．．動態隨機存取記憶體

311．．．資料模式選擇電路

312．．．資料比較電路

TD．．．測試資料

RA．．．測試位址

S_DR ．．．讀取判斷資料

D_E0 ~D_E3 ．．．模組資料端

D_I0 ~D_I3 ．．．記憶體資料端

A_E ．．．模組位址端

A_I ．．．記憶體位址端

S_N ．．．正常運作訊號

S_TW ．．．測試寫入訊號

S_TR ．．．測試讀取訊號

S_P0 ~S_P3 ．．．模式選擇訊號

P_W0 ~P_W3 ．．．寫入模式選擇單元

P_R0 ~P_R3 ．．．讀取模式選擇單元

SW₀₁ ~SW₃₂ ．．．開關

M₀₁ ~M₃₂ ．．．多工器

INV₀₁ ~INV₃₂ ．．．反相器

B．．．緩衝器

G．．．資料比較邏輯閘

Claims (15)

1. 一種測試系統，用以檢測一記憶體之損壞狀態，該記憶體包含一第一與一第二記憶單元，該測試系統包含：一模組資料端，用來接收一測試資料；一第一寫入模式選擇單元，耦接於該模組資料端與該第一記憶單元之間，用來根據一第一模式選擇訊號，將該測試資料反相，以產生一第一寫入模式選擇測試資料，並將該第一寫入模式選擇測試資料傳送至該第一記憶單元以儲存；一第二寫入模式選擇單元，耦接於該模組資料端與該第二記憶單元之間，用來根據一第二模式選擇訊號，將該測試資料反相，以產生一第二寫入模式選擇測試資料，並將該第二寫入模式選擇測試資料傳送至該第二記憶單元以儲存；一資料模式選擇電路，耦接於該第一與該第二寫入模式選擇單元，用來發出該第一與該第二模式選擇訊號；一第一讀取模式選擇單元，耦接於該模組資料端與該第一記憶單元之間，用來根據該第一模式選擇訊號，將從該第一記憶單元讀取出之資料反相，以產生一第一讀取模式選擇測試資料；一第二讀取模式選擇單元，耦接於該模組資料端與該第二記憶單元之間，用來根據該第二模式選擇訊號，將從該第二記憶單元讀取出之資料反相，以產生一第二讀取模式選擇測試資料；以及 一資料比較電路，用來判斷該第一或該第二記憶單元損壞，該資料比較電路包含：一資料比較邏輯閘，用來接收該第一與該第二讀取模式選擇測試資料，以據以傳送一致能訊號；以及一緩衝器，耦接於該第一記憶單元，用來根據該致能訊號，輸出一讀取判斷資料；其中當該第一與該第二讀取模式選擇測試資料不相符時，該致能訊號表示非致能以不致能該緩衝器；該讀取判斷資料為高阻抗；該測試系統判斷該第一或該第二記憶單元中有損壞的情況。
2. 如請求項1所述之測試系統，其中當該第一模式選擇訊號為一第一預定邏輯時，該第一寫入模式選擇單元不將該測試資料反相，以使得該第一寫入模式選擇測試資料係與該測試資料相同、該第一讀取模式選擇單元不將從該第一記憶單元讀取出之資料反相，以得出該第一讀取模式選擇測試資料；當該第一模式選擇訊號為一第二預定邏輯時，該第一寫入模式選擇單元將該測試資料反相，以使得該第一寫入模式選擇測試資料係與該測試資料反相、該第一讀取模式選擇單元將從該第一記憶單元讀取出之資料反相以得出該第一讀取模式選擇測試資料。
3. 如請求項2所述之測試系統，其中當該第二模式選擇訊號為該第一預定邏輯時，該第二寫入模式選擇單元不將該測試資料反 相，以使得該第二寫入模式選擇測試資料係與該測試資料相同、該第二讀取模式選擇單元不將從該第二記憶單元讀取出之資料反相，以得出該第二讀取模式選擇測試資料；當該第二模式選擇訊號為該第二預定邏輯時，該第二寫入模式選擇單元將該測試資料反相，以使得該第二寫入模式選擇測試資料係與該測試資料反相、該第二讀取模式選擇單元將從該第二記憶單元讀取出之資料反相，以得出該第二讀取模式選擇測試資料。
4. 如請求項1所述之測試系統，其中該資料比較邏輯閘可為互斥反或閘(exclusive NOR gate)。
5. 如請求項1所述之測試系統，其中當該第一與該第二讀取模式選擇測試資料相符時，該致能訊號表示致能以致能該緩衝器以使該緩衝器輸出該第一讀取模式選擇測試資料；該讀取判斷資料為該第一讀取模式選擇測試資料；該測試系統根據該測試資料與該讀取判斷資料，判斷該第一或該第二記憶單元中有損壞的情況。
6. 一種測試系統，用來檢測一記憶體之損壞狀態，該記憶體包含n個記憶體資料端，該測試系統包含：一測試資料輸出入端，用來接收一測試資料；一資料模式選擇電路，用來產生一組模式選擇訊號；以及一寫入模式選擇模組，位於該記憶體與該測試資料輸出入端之 間，該寫入模式選擇模組依據該組模式選擇訊號，將該測試資料轉換成一組寫入模式選擇測試資料至該n個記憶體資料端；一讀取模式選擇模組，耦接該n個記憶體資料端，該讀取模式選擇模組依據該組模式選擇訊號，將該n個記憶體資料端所輸出之一組讀取資料轉換成一組讀取模式選擇測試資料，其中該組讀取資料包含n個位元之讀取資料；一資料比較電路，位於該讀取模式選擇模組與該測試資料輸出入端之間，該資料比較電路依據該組讀取模式選擇測試資料選擇性地產生一測試結果資料至該測試資料輸出入端；其中該組讀取模式選擇測試資料為一組n位元讀取測試資訊，該測試結果資料係一位元測試結果資訊；其中該讀取模式選擇模組包含n個讀取模式選擇單元，其中一第四讀取模式選擇單元位於該資料比較電路與該n個記憶體資料端中一第四記憶體資料端之間，該第四讀取模式選擇單元將第四記憶體資料端所輸出之一第四讀取資料位元反相以產生一第四反相讀取資料位元，該第四讀取模式選擇單元並依據一參考電壓，選擇性地輸出該第四反相讀取資料位元或該第四讀取資料位元至該資料比較電路，該資料比較電路包含：一緩衝器；一讀取開關，位於該第四讀取模式選擇單元與該緩衝器之間，該讀取開關依據一讀取控制訊號選擇性地耦接該第四讀取模式選擇單元與該緩衝器；以及 一互斥或反閘，將該組讀取模式選擇測試資料進行互斥或反運算以產生一致能訊號；其中該緩衝器依據該致能訊號選擇性地耦接該讀取開關與該測試資料輸出入端。且n大於1的整數。
7. 如請求項6所述之測試系統，其中該寫入模式選擇模組包含n個寫入模式選擇單元，其中一第三寫入模式選擇單元位於該測試資料輸出入端與該n個記憶體資料端中一第三記憶體資料端之間，該第三寫入模式選擇單元將該測試資料反相以產生一反相測試資料，該第三寫入模式選擇單元並依據該組模式選擇訊號中之一第三模式選擇訊號，選擇性地輸出該反相測試資料或該測試資料至該第三記憶體資料端。
8. 如請求項6所述之測試系統，其中該寫入模式選擇模組包含n個寫入模式選擇單元，其中一第四寫入模式選擇單元位於該測試資料輸出入端與該n個記憶體資料端中一第四記憶體資料端之間，該第四寫入模式選擇單元將該測試資料反相以產生一反相測試資料，該第四寫入模式選擇單元並依據一參考電壓，選擇性地輸出該反相測試資料或該測試資料至該第四記憶體資料端。
9. 如請求項6所述之測試系統，其中該讀取模式選擇模組包含n 個讀取模式選擇單元，其中一第三讀取模式選擇單元位於該資料比較電路與該n個記憶體資料端中一第三記憶體資料端之間，該第三讀取模式選擇單元將第三記憶體資料端所輸出之一第三讀取資料位元反相以產生一第三反相讀取資料位元，該第三讀取模式選擇單元並依據該組模式選擇訊號中之一第三模式選擇訊號，選擇性地輸出該第三反相讀取資料位元或該第三讀取資料位元至該資料比較電路。
10. 如請求項6所述之測試系統，其中當該致能訊號表示致能時，該緩衝器輸出該測試結果資料至該測試資料輸出入端。
11. 如請求項6所述之測試系統，其中當該致能訊號表示非致能時，該緩衝器之該輸出端輸出一高阻抗訊號，以表示該記憶體有損壞。
12. 一種測試一記憶體是否損壞的方法，該記憶體包含n個記憶體資料端，該方法包含：輸入一測試資料；依據一組模式選擇訊號，將該測試資料轉換成一組寫入模式選擇測試資料至該n個記憶體資料端，其中該測試資料係一位元測試資訊，該組寫入模式選擇測試資料為一組n位元寫入測試資訊；將該組寫入模式選擇測試資料儲存至該記憶體之一測試位址所 對應之記憶單元；自該測試位址所對應之記憶單元，讀取一組讀取資料；依據該組模式選擇訊號，將該組讀取資料轉換成一組讀取模式選擇測試資料，其中該組讀取模式選擇測試資料為一組n位元讀取測試資訊；比較該n位元讀取測試資訊以產生一致能訊號；以及依據該致能訊號，選擇性地輸出一測試結果資料，該測試結果資料係自該組n位元讀取測試資訊中選一位元讀取測試資訊；其中當該致能訊號表示致能時輸出該測試結果資料；當該致能訊號表示非致能時不輸出該測試結果資料以表示該記憶體有損壞。
13. 如請求項12所述之方法，其中該組模式選擇訊號係一組n-1位元模式選擇訊號。
14. 如請求項12所述之方法，其中該組模式選擇訊號係一組n位元模式選擇訊號。
15. 如請求項12所述之方法，更包含：比較該測試結果資料與該測試資料，以判斷該記憶體是否損壞。