JP6700082B2 - 半導体装置、電池監視システム、及びデータ読み出し方法 - Google Patents

半導体装置、電池監視システム、及びデータ読み出し方法 Download PDF

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Description

本発明は、半導体集積回路における半導体装置、電池監視システム、及びデータ読み出し方法に関するものである。
従来、データをメモリからダウンロードしたときに、その値が正しくダウンロードされたか否かを確認する技術が知られている。
データのダウンロード(データ読出し)においては、記憶装置から１回の読み出しだけでデータ確認をしない方法、同じ箇所（メモリなら同じアドレス）のデータを複数回読出し比較して不一致の場合はエラーを出力する方法、あるいはＦｌａｓｈメモリなど別セクタで、セクタアドレス以外は同じアドレスに同じデータを書込んでおき、別セクタのデータを読み出し比較して不一致の場合はエラーを出力する方法などがある。
例えば、特許文献１及び特許文献２に記載の技術では、離れたアドレスに同一のデータまたはミラーデータ（反転データ）を記憶し、比較回路を用いて比較することで、データ異常を検出している。
特開２００４−３２６５６４号公報 特開平９−２９３０２８号公報
しかしながら、記憶装置から１回だけ読み出す方法では、ダウンロード時にノイズなどの影響や読出し経路の故障でデータが化けてしまった場合を検出できない。
また、同じ箇所のデータを複数回、読み出す方法でも記憶装置内のデータが書き換わった場合や、読出し経路の故障でデータが化けてしまった場合には誤ったデータであることを検出できない。
また、Ｆｌａｓｈメモリなど別セクタで、セクタアドレス以外が同じアドレスの読み出し方法では、セクタアドレスの固定、及びセクタアドレス以外の下位アドレスのどこかが固定していた場合、同じデータを読み出すことになり、誤ったデータを読み出しても検出できないという欠点がある。
本発明は、上述した問題を解決するために提案されたものであり、データの読み出し過程で発生した異常を検出することができる、半導体装置、電池監視システム、及びデータ読み出し方法を提供することを目的とする。
上記目的を達成するために、第１の発明に係る半導体装置は、第１のアドレスに特定データを記憶する第１セクタと、前記第１のアドレスを反転させたアドレスである第２のアドレスに前記特定データを記憶する第２セクタとを備えるメモリと、前記メモリの前記第１セクタから読み出された読み出しデータを格納する第１のレジスタと、前記メモリの前記第２セクタから読み出された読み出しデータを格納する第２のレジスタと、前記第１のレジスタに格納されかつ前記第１のアドレスから読み出された読み出しデータと、前記第２のレジスタに格納されかつ前記第２のアドレスから読み出された読み出しデータとを比較し、前記第１のアドレスから読み出された読み出しデータと前記第２のアドレスから読み出された読み出しデータとが異なる場合には、エラーを出力する比較回路と、を備える。
また、第２の発明に係る半導体装置は、第１のアドレスに特定データを記憶する第１セクタと、前記第１のアドレスを反転させたアドレスである第２のアドレスに前記特定データを反転させたデータを記憶する第２セクタとを備えるメモリと、前記メモリの前記第１セクタから読み出された読み出しデータを格納する第１のレジスタと、前記メモリの前記第２セクタから読み出された読み出しデータを格納する第２のレジスタと、前記第１のレジスタに格納されかつ前記第１のアドレスから読み出された読み出しデータと、前記第２のレジスタに格納されかつ前記第２のアドレスから読み出された読み出しデータとを比較し、前記第２のアドレスから読み出された読み出しデータが、前記第１のアドレスから読み出された読み出しデータを反転させたデータでない場合には、エラーを出力する比較回路と、を備える。
また、第３の発明に係る電池監視システムは、電池と、上記の半導体装置と、前記電池から得られる所定の電圧を監視するように前記半導体装置を制御する制御回路と、を備える。
また、第４の発明に係るデータ読み出し方法は、第１のアドレスに特定データを記憶する第１セクタと、前記第１のアドレスを反転させたアドレスである第２のアドレスに前記特定データを記憶する第２セクタとを備えるメモリの前記第１セクタから読み出された読み出しデータを第１のレジスタに格納する工程と、前記メモリの前記第２セクタから読み出された読み出しデータを第２のレジスタに格納する工程と、前記第１のレジスタに格納されかつ前記第１のアドレスから読み出された読み出しデータと、前記第２のレジスタに格納されかつ前記第２のアドレスから読み出された読み出しデータとを比較し、前記第１のアドレスから読み出された読み出しデータと前記第２のアドレスから読み出された読み出しデータとが異なる場合には、エラーを出力する工程と、を備える。
本発明によれば、データの読み出し過程で発生した異常を検出することができる、という効果を奏する。
本発明の実施の形態の電池監視システムの一例の概略構成を示す回路図である。 第１の実施の形態の半導体回路の一例の概略構成を示す回路図である。 第１の実施の形態のフラッシュメモリに格納されるデータとアドレスの一例を説明するための説明図である。 第２の実施の形態のフラッシュメモリに格納されるデータとアドレスの一例を説明するための説明図である。 第３の実施の形態のフラッシュメモリに格納されるデータとアドレスの一例を説明するための説明図である。 第４の実施の形態の半導体回路の一例の概略構成を示す回路図である。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
＜本実施の形態の概要＞
本実施の形態は、例えば電圧監視システムなど各種システムにおいて、動作条件設定値や内部基準電圧などの調整用トリミング値を、予め格納したメモリからダウンロードする場合に、その値が正しくダウンロードされたかを確認する方式に関するものである。
例えばLi-ion電池などの二次電池は破壊防止のため過放電状態や過充電状態にならないように、また電池寿命延長のため、直列接続された複数の各電池セルを均等化しておかなければならず、常に各電池セル電圧を高精度に測定する必要がある。
そのため、システム単体ごとに動作条件設定値や調整用トリミング値を設定する必要があり、それらの値はフラッシュメモリなどの記憶装置に格納され、各種システムによって動作時に記憶装置からダウンロードされる。
そこで、本実施の形態では、データの読み出し過程で発生した異常を検出することができる半導体装置について、以下詳細に説明する。
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る電池監視システム１０を示す回路図である。第１の実施の形態に係る電池監視システム１０は、図１に示されるように、電池セル群１２と、電池セル群１２の各電池セルの電圧を測定し、監視する半導体回路１４と、制御回路１６とを備えている。
制御回路１６は、半導体回路１４から出力される出力電圧Ｖｏｕｔを受け付ける。制御回路１６は、半導体回路１４へ制御信号を出力する。また、制御回路１６は、半導体回路１４から出力されたエラー信号を受け付ける。本実施の形態では、制御回路１６はマイクロコンピュータを含んで構成され、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１７、ＲＯＭおよびＲＡＭを含むメモリ１８、フラッシュメモリ等を含む不揮発性の記憶部１９を含んで構成されている。
図２に本実施の形態の半導体回路１４の一概略構成の一例を示す。図２に示すように、半導体回路１４は、後述するフラッシュメモリ２２に格納されたデータを読み出す読み出し回路２０と、読み出し回路２０によって読み出されたデータに基づいて、電池セル群１２の各電池セルの電圧（Ｖ０〜Ｖ４）を監視する監視回路３４とを備えている。
読み出し回路２０は、Ｆｌａｓｈ制御部２１と、フラッシュメモリ２２と、格納レジスタ２８と、比較レジスタ３０と、比較回路３２とを備える。なお、読み出し回路２０は、は半導体装置の一例である。Ｆｌａｓｈ制御部２１は、制御部の一例である。格納レジスタ２８は、第１のレジスタの一例であり、比較レジスタ３０は、第２のレジスタの一例である。
Ｆｌａｓｈ制御部２１は、制御回路１６から出力された制御信号に応じて、フラッシュメモリ２２へのデータの消去、データの書込み、データの読み出し（ダウンロード）などの制御を行う。なお、Ｆｌａｓｈ制御部２１は、データの消去時には後述する第１セクタ２４と第２セクタ２６の両方に格納されたデータが消去されるように制御する。また、本実施の形態では、フラッシュメモリ２２に格納される設定データが、内部基準電圧ＶＲＥＦを設定するためのデータである場合を例に説明する。
フラッシュメモリ２２は、図２に示すように、第１セクタ２４と第２セクタ２６とを備える。なお、フラッシュメモリ２２は、第１セクタ２４と第２セクタ２６以外にも、複数のセクタ（図示省略）を有する。第１セクタ２４及び第２セクタ２６は、アドレス毎にデータを記憶する。なお、第２セクタ２６には、第１セクタ２４のあるアドレスに記憶されているデータと同一データが、当該アドレスのアドレス値を反転させたアドレスに記憶される。
従って、Ｆｌａｓｈ制御部２１は、フラッシュメモリ２２のあるアドレスにデータを書き込む際、第１セクタ２４の当該アドレスと、第２セクタ２６の、当該アドレスを反転させたアドレスとに、同一のデータを書き込む。
図３に、第１セクタ２４及び第２セクタ２６に格納されるデータの一例を示す。図３に示すように、第１セクタ２４のアドレス「0x0001」にデータ「0x5555」が格納されている場合、第１セクタ２４のアドレス「0x0001」のアドレス値を反転させた第２セクタ２６のアドレス「0x1FFE」に同一のデータ「0x5555」が格納される。本実施の形態では、第１セクタ２４に格納されるデータを設定データとし、第２セクタ２６に格納されるデータを比較データとする。なお、第１セクタ２４の各アドレスのアドレス値は、第１のアドレスの一例であり、第２セクタ２６の各アドレスのアドレス値は、第２のアドレスの一例である。
なお、アドレスの４桁目はセクタアドレスを表す。本実施の形態では、アドレス値が「000」である場合、第１セクタ２４においては「0x0000」と表され、第２のセクタ２６においては「0x1000」と表される。
格納レジスタ２８は、Ｆｌａｓｈ制御部２１による制御に応じて、フラッシュメモリ２２の第１セクタ２４からデータを読み出す。そして、格納レジスタ２８は、読み出した読み出しデータを格納する。
比較レジスタ３０は、Ｆｌａｓｈ制御部２１による制御に応じて、フラッシュメモリ２２の第２セクタ２６からデータを読み出す。そして、比較レジスタ３０は、読み出した読み出しデータを格納する。
比較回路３２は、指定されたアドレス値に基づく第１セクタ２４のアドレスに基づき格納レジスタ２８に格納された読み出しデータと、当該アドレス値を反転させた第２セクタ２６のアドレスに基づき比較レジスタ３０に格納された読み出しデータとを比較する。そして、比較回路３２は、格納レジスタ２８に格納された読み出しデータと、比較レジスタ３０に格納された読み出しデータとが異なる場合には、エラーを出力する。比較回路３２がエラーを出力することにより、システムに正常なデータがダウンロードされなかったことが例えば制御回路１６に通知される。
格納レジスタ２８に格納された読み出しデータは、監視回路３４によって読み出される。そして、監視回路３４は、読み出しデータである内部基準電圧ＶＲＥＦに基づいて、電池セル群１２の各電池セルの電圧（Ｖ０〜Ｖ４）を監視する。また、監視回路３４は、監視結果に応じて出力電圧Ｖｏｕｔを出力する。
次に、第１の実施の形態の読み出し回路２０の動作について説明する。
まず、読み出し回路２０のＦｌａｓｈ制御部２１は、制御回路１６から出力された制御信号に応じて、フラッシュメモリ２２へのデータの書込みを行う。このとき、Ｆｌａｓｈ制御部２１は、指定されたアドレス値に基づく第１セクタ２４のアドレスと、当該アドレス値を反転させた第２セクタ２６のアドレスとに、同一のデータを書き込む。
次に、格納レジスタ２８は、Ｆｌａｓｈ制御部２１によるデータの読み出し制御に応じて、フラッシュメモリ２２の第１セクタ２４からデータを読み出す。そして、格納レジスタ２８は、読み出した読み出しデータを格納する。
また、比較レジスタ３０は、Ｆｌａｓｈ制御部２１によるデータの読み出し制御に応じて、フラッシュメモリ２２の第２セクタ２６からデータを読み出す。そして、比較レジスタ３０は、読み出した読み出しデータを格納する。
比較回路３２は、指定されたアドレス値に基づく第１セクタ２４のアドレスに基づき格納レジスタ２８に格納された読み出しデータと、当該アドレス値を反転させた第２セクタ２６のアドレスに基づき比較レジスタ３０に格納された読み出しデータとを比較する。そして、比較回路３２は、格納レジスタ２８に格納された読み出しデータと、比較レジスタ３０に格納された読み出しデータとが異なる場合には、エラーを出力する。
監視回路３４は、格納レジスタ２８に格納された読み出しデータである内部基準電圧ＶＲＥＦを読み出す。そして、監視回路３４は、内部基準電圧ＶＲＥＦに基づいて、電池セル群１２の各電池セルの電圧（Ｖ０〜Ｖ４）を監視する。また、監視回路３４は、監視結果に応じて出力電圧Ｖｏｕｔを出力する。
以上説明したように、第１の実施の形態に係る読み出し回路２０によれば、データの読み出し過程で発生した異常を検出することができる。
また、第１の実施の形態に係る読み出し回路２０では、データを２つのセクタから読み出しているため、一方のセクタのデータが誤った状態に変化してしまっていても、もう一方のデータが正常であれば読み出しデータの誤りを検出することができる。そのため、フラッシュメモリの同じ箇所に格納されたデータの２回のダウンロードによっては検出不可能だったデータ自体の化けを検出できることができる。
また、設定データと比較データのアドレスがセクタアドレスを除き全て反転しているため、セクタアドレスが、第１セクタ２４を表す「０」または第２セクタ２６を表す「１」のアドレスに固定されてしまった場合にも、間違ったデータの読み出しを検出することができる。また、セクタアドレス以外の下位アドレスの固定も高い確率で検出できるため、間違ったデータが設定データとなってしまう場合に、エラーが通知され判断することができる。
また、データ異常を検出することが可能となり、例えば車載等高温・高ノイズ環境であっても高信頼性を維持することが可能となる。
[第２の実施の形態]
次に、第２の実施の形態について説明する。なお、第２の実施の形態に係る読み出し回路の構成は、第１の実施の形態と同様の構成となるため、同一符号を付して説明を省略する。
ただし、第１の実施の形態では、第１セクタ２４と第２セクタ２６に同じデータが書込まれ、読み出されていたが、第２の実施の形態では、データが全て反転されて書込まれ、読出される。
第２の実施の形態のＦｌａｓｈ制御部２１は、フラッシュメモリ２２にデータを書き込む際、第２セクタ２６に対しては、第１セクタ２４のアドレスのアドレス値を反転させたアドレスに、第１セクタ２４に書き込んだデータを反転させたデータを書込む。
図４に、第２の実施の形態のフラッシュメモリ２２の第１セクタ２４及び第２セクタ２６に格納されるデータの一例を示す。図４に示すように、第１セクタ２４のアドレスにデータが格納され、第１セクタ２４のアドレスのアドレス値を反転させた第２セクタ２６のアドレスに、当該データを反転させたデータが格納される。
図４に示すように、例えば、第１セクタ２４のアドレス「0x0001」にデータ「0x5555」が格納されている場合、セクタアドレス以外のアドレス値「001」を反転させた第２セクタ２６のアドレス「0x1FFE」に、同一のデータ「0x5555」を反転させたデータ「0xAAAA」が格納される。
第２の実施の形態の格納レジスタ２８は、Ｆｌａｓｈ制御部２１による制御に応じて、フラッシュメモリ２２の第１セクタ２４からデータを読み出す。そして、格納レジスタ２８は、読み出した読み出しデータを格納する。
第２の実施の形態の比較レジスタ３０は、Ｆｌａｓｈ制御部２１による制御に応じて、フラッシュメモリ２２の第２セクタ２６からデータを読み出す。そして、比較レジスタ３０は、読み出した読み出しデータを格納する。
第２の実施の形態の比較回路３２は、指定されたアドレス値に基づく第１セクタ２４のアドレスに基づき格納レジスタ２８に格納された読み出しデータと、当該アドレス値を反転させた第２セクタ２６のアドレスに基づき比較レジスタ３０に格納された読み出しデータとを比較する。そして、比較回路３２は、比較レジスタ３０に格納された読み出しデータが、格納レジスタ２８に格納された読み出しデータを反転させたデータでない場合には、エラーを出力する。比較回路３２は、比較を実行する場合、比較レジスタ３０に格納された読み出しデータが格納レジスタ２８に格納された読み出しデータから全ビットが反転している（同じではない）ことを確認する。そして、比較回路３２は、１ビットでも反転してなければエラーを出力し、システムに正常なデータがダウンロードされなかったことを通知する。
次に、第２の実施の形態の読み出し回路の動作について説明する。
まず、読み出し回路２０のＦｌａｓｈ制御部２１は、制御回路１６から出力された制御信号に応じて、フラッシュメモリ２２へのデータの書込みを行う。このとき、Ｆｌａｓｈ制御部２１は、第２セクタ２６に対しては、第１セクタ２４のアドレスのアドレス値を反転させたアドレスに、第１セクタ２４に書き込んだデータを反転させたデータを書込む。
次に、格納レジスタ２８は、Ｆｌａｓｈ制御部２１によるデータの読み出し制御に応じて、フラッシュメモリ２２の第１セクタ２４からデータを読み出す。そして、格納レジスタ２８は、読み出した読み出しデータを格納する。
また、比較レジスタ３０は、Ｆｌａｓｈ制御部２１によるデータの読み出し制御に応じて、フラッシュメモリ２２の第２セクタ２６からデータを読み出す。そして、比較レジスタ３０は、読み出した読み出しデータを格納する。
比較回路３２は、指定されたアドレス値に基づく第１セクタ２４のアドレスに基づき格納レジスタ２８に格納された読み出しデータと、当該アドレス値を反転させた第２セクタ２６のアドレスに基づき比較レジスタ３０に格納された読み出しデータとを比較する。そして、比較回路３２は、格納レジスタ２８に格納された読み出しデータと、比較レジスタ３０に格納された読み出しデータとで、１ビットでも反転してない場合には、エラーを出力する。
監視回路３４は、格納レジスタ２８に格納された読み出しデータである内部基準電圧ＶＲＥＦ読み出す。そして、監視回路３４は、内部基準電圧ＶＲＥＦに基づいて、電池セル群１２の各電池セルの電圧（Ｖ０〜Ｖ４）を監視する。また、監視回路３４は、監視結果に応じて出力電圧Ｖｏｕｔを出力する。
以上説明したように、第２の実施の形態に係る読み出し回路によれば、データの読み出し過程で発生した異常を検出することができる。
また、従来では、フラッシュメモリが静止状態に入ってしまう誤動作や、アドレスデコーダの誤動作など（例えば、全てのデータが同一の値）で、全アドレスで同じデータが出力されてしまっている場合には、エラーの検出がされない。しかし、第２の実施の形態に係る読み出し回路によれば、格納レジスタに格納されたデータと比較レジスタに格納されたデータが全て反転していることを確認することにより、前述のような誤動作が発生した場合もエラーを検出することができる。
[第３の実施の形態]
次に、第３の実施の形態について説明する。なお、第３の実施の形態に係る読み出し回路の構成は、第１の実施の形態と同様の構成となるため、同一符号を付して説明を省略する。
図５に、第３の実施の形態のフラッシュメモリ２２の第１セクタ２４及び第２セクタ２６に格納されるデータの一例を示す。図５に示すように、第２セクタ２６には、第１セクタ２４のアドレスのアドレス値を反転させたアドレスに当該データが格納される領域と、第１セクタ２４のアドレスのアドレス値を反転させたアドレスに当該データを反転させたデータが格納される領域とが存在する。
例えば、図５に示すように、第１セクタ２４のＡ領域のアドレス「0x0001」にデータ「0x5555」が格納されている場合、第２セクタ２６のＢ領域には、第１セクタ２４のアドレス「0x0001」のアドレス値を反転させた第２セクタ２６のアドレス「0x1FFE」に同一のデータ「0x5555」が格納される。
また、例えば、第１セクタ２４のＣ領域のアドレス「0x0011」にデータ「0x1112」が格納されている場合、第２セクタ２６のＤ領域には、第１セクタ２４のアドレス「0x0011」のアドレス値を反転させた第２セクタ２６のアドレス「0x1FEE」に、同一のデータ「0x1112」を反転させたデータ「0xEEED」が格納される。
従って、第３の実施の形態のＦｌａｓｈ制御部２１は、フラッシュメモリ２２にデータを書き込む際、予め設定された管理情報に応じて、第１セクタ２６の領域Ａのあるアドレス値に、データを格納すると共に、第２セクタ２６の領域Ｂの、当該アドレス値を反転させたアドレスに、同一データを格納する。あるいは、Ｆｌａｓｈ制御部２１は、第１セクタ２６の領域Ｃのあるアドレス値に、データを格納すると共に、第２セクタ２６の領域Ｄの、当該アドレス値を反転させたアドレスに、当該データを反転させたデータを格納する。
なお、図６に示す、第１セクタ２４のＡ領域は、第１の領域の一例であり、第１セクタ２４のＣ領域は、第３の領域の一例である。また、図６に示す、第２セクタ２６のＢ領域は、第２の領域の一例であり、第２セクタ２６のＤ領域は、第４の領域の一例である。また、第１セクタ２４のＡ領域の各アドレスのアドレス値は、第１のアドレスの一例であり、第２セクタ２４のＢ領域の各アドレスのアドレス値は、第２のアドレスの一例である。また、第１セクタ２４のＣ領域の各アドレスのアドレス値は、第３のアドレスの一例であり、第２セクタ２４のＤ領域の各アドレスのアドレス値は、第４のアドレスの一例である。
第３の実施の形態の比較回路３２は、Ｆｌａｓｈ制御部２１の制御に応じて、指定されたアドレス値に基づく第１セクタ２４のアドレスに基づき格納レジスタ２８に格納された読み出しデータと、当該アドレス値を反転させた第２セクタ２６のアドレスに基づき比較レジスタ３０に格納された読み出しデータとを比較する。
具体的には、比較回路３２は、比較レジスタ３０に格納された読み出しデータが領域Ａのアドレスから読み出され、かつ格納レジスタ２８に格納された読み出しデータが領域Ｂのアドレスから読み出された場合、格納レジスタ２８に格納された読み出しデータと、比較レジスタ３０に格納された読み出しデータとが異なる場合には、エラーを出力する。
また、比較回路３２は、比較レジスタ３０に格納された読み出しデータが領域Ｃのアドレスから読み出され、かつ格納レジスタ２８に格納された読み出しデータが領域Ｄのアドレスから読み出された場合、比較レジスタ３０に格納された読み出しデータが、格納レジスタ２８に格納された読み出しデータを反転させたデータでない場合には、エラーを出力する。
以上説明したように、第３の実施の形態に係る読み出し回路によれば、データの読み出し過程で発生した異常を検出することができる。
[第４の実施の形態]
次に、第４の実施の形態について説明する。なお、第１〜第３の実施の形態に係る読み出し回路と同一の構成については、同一符号を付して、詳細な説明を省略する。
第４の実施の形態に係る読み出し回路４２０は、読み出しデータの比較に加え、データのアドレスの比較を行う。具体的には、データ読み出し時だけでなく、読み出し前のアドレスの選択時にもアドレス値を比較回路に通すことによって、同じ比較回路を用いて正しいアドレスか否か判定する。
図６は、本発明の第４の実施の形態に係る読み出し回路４２０を示す回路図である。第４の実施の形態に係る読み出し回路４２０は、図６に示されるように、Ｆｌａｓｈ制御部４２１と、フラッシュメモリ２２と、格納レジスタ２８と、比較レジスタ３０と、比較回路４３２とを備える。
Ｆｌａｓｈ制御部４２１は、読み出しデータの比較かアドレスの比較かを指定する選択信号を、比較回路４３２へ出力する。
比較回路４３２は、Ｆｌａｓｈ制御部４２１から出力された選択信号に応じて、読み出しデータ又はアドレスの比較を行う。
選択信号が読み出しデータの比較を指示している場合、比較回路４３２は、第１〜第３の実施の形態と同様に、格納レジスタ２８に格納された読み出しデータと、比較レジスタ３０に格納された読み出しデータとを比較する。そして、比較回路４３２は、異常が検出された場合には、エラーを出力する。
また、選択信号がアドレスの比較を指示している場合、比較回路４３２は、Ｆｌａｓｈ制御部４２１から出力されたデータとアドレスとの組を取得する。そして、比較回路４３２は、Ｆｌａｓｈ制御部４２１から第１セクタ２４へ出力されるデータのアドレスと、Ｆｌａｓｈ制御部４２１から第２セクタ２６へ出力されるデータのアドレスとを比較する。そして、比較回路４３２は、第２セクタ２６へ出力されるデータのアドレスが、第１セクタ２４へ出力されるデータのアドレスのアドレス値を反転させたアドレスでない場合に、エラーを出力する。
以上説明したように、第４の実施の形態に係る読み出し回路によれば、データの読み出し過程で発生した異常を検出することができる。
また、アドレスの比較か読み出しデータの比較かを指定する選択信号を追加するだけで、一つの比較回路でダブルチェックを行うことができ、さらに精度を上げつつ回路規模の増大を抑制することができる。
以上、本発明の実施の形態について説明したが、本発明は上記各実施の形態の態様に限定されるものではなく、種々の変更が可能である。
例えば、読み出し回路のＦｌａｓｈ制御部は、フラッシュメモリの第１セクタのアドレスに記憶されたデータを書き換える際に、第２セクタの第１のアドレスのアドレス値を反転させた第２のアドレスに記憶されたデータを書き換えるように制御してもよい。
フラッシュメモリのデータの経年劣化を防止するために、データリフレッシュ（書き換え）が行われる際に、今までは同一データだった場合には反転データにするなどの処理を行うことにより、個別のデータ化けだけでなくフラッシュメモリ自体の故障検出精度などが高まる可能性がある。
また、上記実施の形態では記憶装置として、フラッシュメモリを使用した例を説明したが、その他の記憶装置やヒューズなどでも同じように実施することが可能である。
また、上記実施の形態では、２つのセクタ（２か所）のアドレスを用いる場合で説明したが、複数個以上のメモリでも実施することが可能である。
また、上記実施の形態では、例として電圧監視システムを出しているが、それ以外のシステムでも実施することも可能である。
また、上記実施の形態では、読み出しデータが内部基準電圧ＶＲＥＦである場合を例に説明したが、これに限定されるものではなく、その他のデータであってもよい。
また、上記実施の形態では、格納レジスタ２８に格納された読み出しデータが、監視回路３４によって読み出される場合を例に説明したが、これに限定されるものではない。例えば、監視回路３４は、比較レジスタ３０に格納された読み出しデータを読み出してもよい。
１０ 電池監視システム
１２ 電池セル群
１４ 半導体回路
１６ 制御回路
１８ メモリ
１９ 記憶部
２０，４２０ 読み出し回路
２１，４２１ Flash制御部
２２ フラッシュメモリ
２４ 第１セクタ
２６ 第２セクタ
２８ 格納レジスタ
３０ 比較レジスタ
３２，４３２ 比較回路
３４ 監視回路
Ａ，Ｂ，Ｃ，Ｄ 領域
ＶＲＥＦ 内部基準電圧
Ｖｏｕｔ 出力電圧

Claims (8)

  1. 第１のアドレスに特定データを記憶する第１セクタと、前記第１のアドレスを反転させたアドレスである第２のアドレスに前記特定データを記憶する第２セクタとを備えるメモリと、
    前記メモリの前記第１セクタから読み出された読み出しデータを格納する第１のレジスタと、
    前記メモリの前記第２セクタから読み出された読み出しデータを格納する第２のレジスタと、
    受け付けた選択信号の指示に応じて、読み出しデータ又はアドレスの比較を行う比較回路と、
    を備え、
    前記比較回路は、
    前記選択信号がデータの比較を指示している場合、前記第１のレジスタに格納されかつ前記第１のアドレスから読み出された読み出しデータと、前記第２のレジスタに格納されかつ前記第２のアドレスから読み出された読み出しデータとを比較し、前記第１のアドレスから読み出された読み出しデータと前記第２のアドレスから読み出された読み出しデータとが異なる場合には、エラーを出力し、
    前記選択信号がアドレスの比較を指示している場合、前記第１のレジスタに格納される読み出しデータの前記第１のアドレスと、前記第２のレジスタに格納される読み出しデータの前記第２のアドレスとを比較し、前記第２のレジスタに格納される読み出しデータの前記第２のアドレスが、前記第１のレジスタに格納される読み出しデータの前記第１のアドレスを反転させたアドレスでない場合に、エラーを出力する、
    半導体装置。
  2. 第１のアドレスに特定データを記憶する第１セクタと、前記第１のアドレスを反転させたアドレスである第２のアドレスに前記特定データを反転させたデータを記憶する第２セクタとを備えるメモリと、
    前記メモリの前記第１セクタから読み出された読み出しデータを格納する第１のレジスタと、
    前記メモリの前記第２セクタから読み出された読み出しデータを格納する第２のレジスタと、
    受け付けた選択信号の指示に応じて、読み出しデータ又はアドレスの比較を行う比較回路と、
    を備え、
    前記比較回路は、
    前記選択信号がデータの比較を指示している場合、前記第１のレジスタに格納されかつ前記第１のアドレスから読み出された読み出しデータと、前記第２のレジスタに格納されかつ前記第２のアドレスから読み出された読み出しデータとを比較し、前記第２のアドレスから読み出された読み出しデータが、前記第１のアドレスから読み出された読み出しデータを反転させたデータでない場合には、エラーを出力し、
    前記選択信号がアドレスの比較を指示している場合、前記第１のレジスタに格納される読み出しデータの前記第１のアドレスと、前記第２のレジスタに格納される読み出しデータの前記第２のアドレスとを比較し、前記第２のレジスタに格納される読み出しデータの前記第２のアドレスが、前記第１のレジスタに格納される読み出しデータの前記第１のアドレスを反転させたアドレスでない場合に、エラーを出力する、
    半導体装置。
  3. 前記メモリの前記第１セクタは、前記第１のアドレスに特定データを記憶する第１の領域と、第３のアドレスに特定データを記憶する第２の領域とを備え、
    前記メモリの前記第２セクタは、前記第１のアドレスを反転させたアドレスである前記第２のアドレスに前記特定データを記憶する第３の領域と、前記第３のアドレスを反転させたアドレスである第４のアドレスに、前記第３のアドレスの前記特定データを反転させたデータを記憶する第４の領域とを備え、
    前記比較回路は、
    前記第１のレジスタに格納されかつ前記第１のアドレスから読み出された読み出しデータと、前記第２のレジスタに格納されかつ前記第２のアドレスから読み出された読み出しデータとを比較し、前記第１のアドレスから読み出された読み出しデータと前記第２のアドレスから読み出された読み出しデータとが異なる場合に、エラーを出力し、
    前記第１のレジスタに格納されかつ前記第３のアドレスから読み出された読み出しデータと、前記第２のレジスタに格納されかつ前記第４のアドレスから読み出された読み出しデータを反転させたデータとが異なる場合に、エラーを出力する
    請求項１に記載の半導体装置。
  4. 前記選択信号として読み出しデータの比較又はアドレスの比較を指定する信号を前記比較回路へ出力する制御部を更に含む
    請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記制御部は、更に、前記第１セクタの前記第１のアドレスに記憶された前記特定データを書き換える際に、前記第２セクタの前記第１のアドレスを反転させた前記第２のアドレスに記憶されたデータを書き換えるように制御する
    請求項４に記載の半導体装置。
  6. 前記第１のレジスタ又は前記第２のレジスタに格納された前記読み出しデータに基づいて、所定の電圧を監視する監視回路を更に含む
    請求項１〜請求項５の何れか１項に記載の半導体装置。
  7. 電池と、
    請求項１〜請求項６の何れか１項に記載の半導体装置と、
    前記電池から得られる所定の電圧を監視するように前記半導体装置を制御する制御回路と、
    を備える電池監視システム。
  8. 第１のアドレスに特定データを記憶する第１セクタと、前記第１のアドレスを反転させたアドレスである第２のアドレスに前記特定データを記憶する第２セクタとを備えるメモリの前記第１セクタから読み出された読み出しデータを第１のレジスタに格納する工程と、
    前記メモリの前記第２セクタから読み出された読み出しデータを第２のレジスタに格納する工程と、
    受け付けた選択信号の指示に応じて、読み出しデータ又はアドレスの比較を行う工程と、
    を備え、
    前記比較を行う工程は、
    前記選択信号がデータの比較を指示している場合、前記第１のレジスタに格納されかつ前記第１のアドレスから読み出された読み出しデータと、前記第２のレジスタに格納されかつ前記第２のアドレスから読み出された読み出しデータとを比較し、前記第１のアドレスから読み出された読み出しデータと前記第２のアドレスから読み出された読み出しデータとが異なる場合には、エラーを出力し、
    前記選択信号がアドレスの比較を指示している場合、前記第１のレジスタに格納される読み出しデータの前記第１のアドレスと、前記第２のレジスタに格納される読み出しデータの前記第２のアドレスとを比較し、前記第２のレジスタに格納される読み出しデータの前記第２のアドレスが、前記第１のレジスタに格納される読み出しデータの前記第１のアドレスを反転させたアドレスでない場合に、エラーを出力する、
    データ読み出し方法。
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