JP2013196739A - Ｒｏｍ装置及びその故障検出方法 - Google Patents

Abstract

【課題】ビット干渉のテスト時間を短縮可能な技術を提供する。
【解決手段】ＲＯＭ装置は、テスト対象アドレスの非反転アドレスを出力するアドレス制御部２１１０と、複数のＲＯＭセルを備え、非反転アドレスのＲＯＭセルのデータを出力するメモリ部２１３０と、当該データを反転した反転データを出力するデータ選択部９００と、反転データを記憶する出力記憶部１０００とを具備する。アドレス制御部２１１０は反転アドレスを出力し、メモリ部２１３０は反転アドレスのＲＯＭセルのデータを出力し、データ選択部９００は当該データを出力しない。アドレス制御部２１１０は非反転アドレスを出力し、メモリ部２１３０は非反転アドレスのＲＯＭセルのデータを出力し、データ選択部９００は当該データを非反転データとして出力し、出力記憶部１０００は非反転データを記憶する。非反転データはアドレスの期待値と比較される。
【選択図】図２

Description

本発明は、半導体装置に関し、例えばＲＯＭ装置又はＲＯＭ装置を内蔵した半導体装置に好適に利用できるものである。

半導体装置では、故障検査が行われている。近年、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を含む半導体装置では、ＲＯＭの容量の増加や高密度化に伴い、隣接するビット線の配線間容量の影響が顕著になってきている。そのため、故障検査として、ＲＯＭにおいてビット干渉のテストが行われるようになってきている。ビット干渉とは、隣接する配線（例示：ビット線）の配線間容量の影響による遅延故障を指す。配線間容量の影響による遅延故障をテストするには、以下の工程が必要である。まず、アドレス側のテストとして、アドレスを全ビット反転させた状態から、テスト対象アドレスにアクセスし、ＲＯＭからの出力データが遅延なく正常に読み出せるか否かを確認する工程が必要である。同様に、データ側のテストとして、テスト対象アドレスに格納されているデータのビット反転したデータを出力した状態から、テスト対象アドレスにアクセスし、ＲＯＭからの出力データが遅延なく正常に読み出せるか否かを確認する工程が必要である。しかし、このアドレスおよびデータのビット干渉をテストする場合、工程が増えるためテスト時間が増加する。そのため、出荷検査時のテスト時間の削減要求が高まっている。

半導体装置の故障検査の従来技術としては、例えば、特開昭６３−１６１６００号公報に、論理ＬＳＩ用組み込みテスト回路が開示されている。この論理ＬＳＩ用組み込みテスト回路は、第１の手段と、第２の手段と、第３の手段とを備えている。第１の手段は、ＲＡＭ及びＲＯＭを内蔵する論理ＬＳＩにおいて、ＲＯＭの各アドレスの内容を順次読み出す。第２の手段は、上記ＲＯＭのアクセスしたアドレスと同一のＲＡＭのアドレスに上記の読み出した内容を順次書き込む。第３の手段は、上記の書き込んだＲＡＭの内容を順次読み出し、その値と上記のＲＯＭから読み出した同一アドレスの内容とが一致するか否かによってＲＡＭの良否を判定する。

特開昭６３−１６１６００号公報

一般的なＲＯＭのアドレス側のビット干渉及びデータ側のビット干渉のテストを行う場合、以下の動作が必要になる。まず、１回目に、アドレス側のテストとして、検査したいアドレスの反転アドレスにアクセスして、そのアドレスからの出力データが遅延なく正常に読み出せるか否かを検査する。次に、２回目に、アドレス側のテストとして、検査したいアドレスにアクセスして、そのアドレスからの出力データが遅延なく正常に読み出せるか否かを検査する。続いて、３回目に、データ側のテストとして、検査したいアドレスに格納されているデータをビット反転したデータが格納されているアドレスにアクセスして、そのアドレスからの出力データが遅延なく正常に読み出せるか否かを検査する。その後、４回目に、データ側のテストとして、検査したいデータが格納されているアドレスにアクセスして、そのアドレスからの出力データが遅延なく正常に読み出せるか否かを検査する。

上記テストのうちの前の２回は、一つのアドレスのアドレス用配線（例示：アドレスバス）のビット干渉の確認のためである。反転したアドレスにアクセスして検査した後に、非反転のアドレスにアクセスして検査することにより、アドレス用配線の配線間容量の充放電が最も大きくなるようにしている。すなわち、アドレス用配線に最も過酷な充放電の条件を与えた場合に遅延故障が発生するか否かを検査している。それによりアドレス用配線におけるビット干渉の確認を的確に行うことができる。同様に、上記テストのうちの後の２回は、一つのデータ用配線（例示：データバス）のビット干渉の確認のためである。ビット反転したデータが格納されているアドレスにアクセスして検査した後、ビット反転していないデータが格納されているアドレスにアクセスして検査することにより、データ用配線の配線間容量の充放電が最も大きくなるようにしている。すなわち、データ用配線に最も過酷な充放電の条件を与えた場合に遅延故障が発生するか否かを検査している。

以上のようにＲＯＭのアドレス側（アドレス用配線）のビット干渉及びデータ側（データ用配線）のビット干渉のテストを行う場合、上記４回のアクセスが必要である。そのため、ビット干渉のテスト時間分だけテスト時間が長くなる。その結果、コストの増加や製造期間の長期化が発生している。ビット干渉のテスト時間を短縮可能な技術が望まれる。

その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、ＲＯＭ装置及び故障検出方法は、ＲＯＭセルのデータを反転して（データ用配線に）出力し、そのＲＯＭセルのアドレスを反転して（アドレス用配線に）出力する。その後に、（そのアドレス用配線に）非反転で出力されたそのＲＯＭセルのそのアドレスに基づいて、（そのデータ用配線に）非反転でそのＲＯＭセルのそのデータを出力し、その出力されたデータの値を期待値と比較してその適否を確認する。

上記実施の形態により、ビット干渉のテスト時間を短縮することが可能となる

図１は、実施の形態に係る半導体装置の一例を示すブロック図である。 図２は、実施の形態に係るＲＯＭ装置の一例を示すブロック図である。 図３は、実施の形態に係るＲＯＭ装置の動作を示すフローチャートである。 図４は、実施の形態に係るＲＯＭ装置の動作の一例を示すタイミングチャートである。 図５は、実施の形態に係るＲＯＭ装置の変形例を示すブロック図である。

以下、実施の形態に係る半導体装置について説明する。図１は、実施の形態に係る半導体装置の一例を示すブロック図である。半導体装置２０００は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）装置２１００、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置２２００、及び論理回路２３００を備えている。

ＲＯＭ装置２１００は、複数のＲＯＭセルを備えるメモリであり、ＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）などに例示され、その詳細は後述される。ＲＡＭ装置２２００は、複数のＲＡＭセルを備えるメモリであり、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）などに例示される。論理回路（Ｌｏｇｉｃ回路）２３００は、ＲＯＭ装置２１００及びＲＡＭ装置２２００の少なくとも一方を用いて論理演算を行う。本実施の形態のＲＯＭ装置２１００は、このような半導体装置に混載されていても良いし、単独のＲＯＭ装置であっても良い。

この半導体装置２０００においても、後述されるような実施の形態に係るＲＯＭ装置２１００と同様の効果を得ることができる。

次に、実施の形態に係るＲＯＭ装置について説明する。図２は、実施の形態に係るＲＯＭ装置の一例を示すブロック図である。ＲＯＭ装置２１００は、アドレス制御部２１１０と、メモリ部２１３０と、データ選択部９００と、動作制御部２１２０と、出力ラッチ（出力記憶部）１０００と、圧縮回路１１００とを具備している。ＲＯＭ装置２１００には、テスト時にテスタ３０００が接続される。

アドレス制御部２１１０は、テスト対象のアドレス（Ａ）を反転しない非反転アドレス（ＡＤ）又は反転した反転アドレス（ＡＤ）をメモリ部２１３０へ出力する。メモリ部２１３０は、複数のＲＯＭセル（７００）を備え、非反転アドレス（ＡＤ）又は反転アドレス（ＡＤ）に対応するＲＯＭセル（７００）のデータ（ＳＤ）及びデータの反転値（ＳＤＢ）をデータ選択部９００へ出力する。データ選択部９００は、アドレス制御部２１１０の出力が非反転アドレス（ＡＤ）の場合には、メモリ部２１３０から出力されたデータ（ＳＤ）及び反転値（ＳＤＢ）のうちのいずれか一方を非反転データ（Ｄ）とし、他方を反転データ（ＤＢ）として出力ラッチ１０００へ出力する。一方、データ選択部９００は、アドレス制御部２１１０の出力が反転アドレス（ＡＤ）の場合には、メモリ部２１３０から出力されたデータ（ＳＤ）及び反転値（ＳＤＢ）を入力されるが、それらを出力ラッチ１０００へは出力しない。動作制御部２１２０は、アドレス制御部２１１０、メモリ部２１３０及びデータ選択部９００の動作を制御する。出力ラッチ（出力記憶部）１０００は、非反転データ（Ｄ）及び反転データ（ＤＢ）を記憶して、非反転データ（Ｄ）を出力する。圧縮回路１１００は、テスト対象の複数のアドレス（Ａ）について出力ラッチ１０００から出力される非反転データ（Ｄ）を圧縮して、検査結果の圧縮データとして出力する。それにより、ＲＯＭ装置２１００に接続された外部のテスタ３０００は、非反転データ（Ｄ）の圧縮データ（ＡＯＵＴ）を、予め準備した正しい圧縮データ（ＡＯＵＴ）の期待値と比較して、ＲＯＭ装置２１００の検査を行う。

次に、ＲＯＭ装置２１００の詳細について説明する。ここで、アドレス制御部２１１０は、アドレスカウンタ１００とアドレス反転制御部３００とを備えている。メモリ部２１３０は、アドレスラッチ４００とアドレスデコーダ６００とＲＯＭアレイ７００とセンスアンプ８００とを備えている。動作制御部２１２０は、制御カウンタ２００と、制御部５００とを備えている。

制御カウンタ２００は、クロックＣＬＫに同期して、０〜２までカウントするカウンタである。制御カウンタ２００は、そのカウント値を示す制御カウンタ値ＣＣを、ＣＣ［１：０］を介して、アドレスカウンタ１００、アドレス反転制御部３００及び制御部５００に出力する。

アドレスカウンタ１００は、制御カウンタ値ＣＣ＝２の時、クロックＣＬＫに同期して、アドレスＡをインクリメントする。そして、Ａ［７：０］を介して、そのアドレスＡをアドレス反転制御部３００に出力する。

アドレス反転制御部３００は、制御カウンタ値ＣＣがＣＣ＝０又は２の時、アドレスＡを選択アドレスＡＤとして、ＡＤ［７：０］を介してアドレスラッチ４００に出力する。また、制御カウンタ値ＣＣがＣＣ＝１の時、アドレスＡのビット反転した値を選択アドレスＡＤとして、ＡＤ［７：０］を介してアドレスラッチ４００に出力する。

制御部５００は、クロックＣＬＫをトリガにして、非同期にメモリを制御するアドレスラッチ信号ＡＳをアドレスラッチ４００に、ワード制御信号ＷＳをアドレスデコーダ６００に、プリチャージ制御信号ＰＧをＲＯＭアレイ７００とセンスアンプ８００に、センスアンプ制御信号ＳＡＳＷをセンスアンプ８００にそれぞれ出力する。アドレスラッチ信号ＡＳ、ワード制御信号ＷＳ、プリチャージ制御信号ＰＧ及びセンスアンプ制御信号ＳＡＳＷの動作とタイミングは、一般的なメモリの動作とタイミングと同様のため、その説明は省略する。

制御部５００は、更に、クロックＣＬＫをトリガにして、出力反転ラッチ制御信号ＳＷ２Ｃと出力非反転ラッチ制御信号ＳＷ２Ｄをデータ選択部９００に出力する。出力反転ラッチ制御信号ＳＷ２Ｃは、制御カウンタ値ＣＣ＝０のとき、一般的なメモリの出力ラッチのタイミングでＨｉｇｈとなる。また、出力非反転ラッチ制御信号ＳＷ２Ｄは、制御カウンタ値ＣＣ＝２のとき、一般的なメモリの出力ラッチのタイミングでＨｉｇｈとなる。

アドレスラッチ４００は、アドレスラッチ信号ＡＳがＨｉｇｈの時、選択アドレスＡＤを記憶する。そして、そのメモリアドレスＡＤＤを、ＡＤＤ［７：０］を介してアドレスデコーダ６００に出力する。

アドレスデコーダ６００は、ワード制御信号ＷＳがＨｉｇｈの時、メモリアドレスＡＤＤ［７：０］の値に対応する示すワード線ＷＤ［７：０］をＨｉｇｈにしてＲＯＭアレイ７００に出力する。

ＲＯＭアレイ７００は、行列状に並んだ複数のＲＯＭセルを備えている。例えば、ＲＯＭアレイ７００は、Ｘ方向に延びる複数のワード線ＷＤと、Ｙ方向に延びる複数のセルデータ線対（ＣＤ／ＣＤＢ）と、複数のワード線ＷＤと複数のセルデータ線対（ＣＤ／ＣＤＢ）の交点の各々に対応する位置に設けられた複数のＲＯＭセルとを備えている。ＲＯＭアレイ７００は、ワード線ＷＤ［７：０］に対応するＲＯＭセルに記憶されているデータを、セルデータ線ＣＤ［７：０］の電位としてセンスアンプ８００に出力する。また、ＲＯＭアレイ７００は、ワード線ＷＤ［７：０］に対応するＲＯＭセルに記憶されているデータの反転値を、反転セルデータ線ＣＤＢ［７：０］の電位としてセンスアンプ８００に出力する。また、ＲＯＭアレイ７００は、プリチャージ制御信号ＰＧがＬｏｗのとき、セルデータ線ＣＤ［７：０］と反転セルデータ線ＣＤＢ［７：０］をＨｉｇｈにする。

なお、この図の例では、一本のワード線ＷＤ上に並んだ８ビット（ワード線方向に並んだ８個のＲＯＭセル）のデータを、１ビットにつき１組のセルデータ線対（ＣＤ／ＣＤＢ）で読み出す例を示している。ただし、分かり易さのために、セルデータ線ＣＤ及び反転セルデータ線ＣＤＢは、それぞれまとめてセルデータ線ＣＤ［７：０］及び反転セルデータ線ＣＤＢ［７：０］として記載されている。センスアンプデータ線ＳＤ［７：０］及び反転センスアンプデータ線ＳＤＢ［７：０］、データ線Ｄ［７：０］及び反転データ線ＤＢ［７：０］についても同様である。

センスアンプ８００は、センスアンプ制御信号ＳＡＳＷがＬｏｗのとき、センスアンプデータ線ＳＤ［７：０］と反転センスアンプデータ線ＳＤＢ［７：０］をＨｉｇｈにする。また、センスアンプ８００は、センスアンプ制御信号ＳＡＳＷがＨｉｇｈの時、セルデータ線ＣＤ［７：０］と反転セルデータ線ＣＤＢ［７：０］の値をそれぞれセンスアンプデータ線ＳＤ［７：０］と反転センスアンプデータ線ＳＤＢ［７：０］に増幅し供給して、データ選択部９００に出力する。

データ選択部９００は、出力反転ラッチ制御信号ＳＷ２ＣがＨｉｇｈのとき、センスアンプデータ線ＳＤ［７：０］の値を反転データ線ＤＢ［７：０］に供給し、反転センスアンプデータ線ＳＤＢ［７：０］の値をデータ線Ｄ［７：０］に供給する。また、出力非反転ラッチ制御信号ＳＷ２ＤがＨｉｇｈのとき、センスアンプデータ線ＳＤ［７：０］の値をデータ線Ｄ［７：０］に供給し、反転センスアンプデータ線ＳＤＢ［７：０］の値を反転データ線ＤＢ［７：０］に供給する。

出力ラッチ１０００は、データ線Ｄ［７：０］と反転データ線ＤＢ［７：０］から供給された値を記憶する。そして、データ線Ｄ［７：０］と同じ論理を出力ＯＵＴ［７：０］へ出力する。この出力ＯＵＴ［７：０］は、圧縮回路１１００に接続される。

圧縮回路１１００は、クロックＣＬＫのタイミングでＯＵＴ［７：０］の値を圧縮回路１１００で演算し、圧縮値ＡＯＵＴを出力する。ＯＵＴ［７：０］の値を圧縮することで、テスタ３０００へ出力するデータ量を低減できる。その結果、データ転送にかかる時間が減少すること、及び、期待値と比較するデータ量が少ないので期待値との比較時間が減少すること、などによりテスト期間を短縮できる。

なお、本実施の形態では、ビット干渉の検査対象は以下のとおりである。アドレス用配線のビット干渉については、アドレス反転制御部３００からアドレスデコーダ６００までのＡＤ［７：０］及びＡＤＤ［７：０］が検査対象である。また、データ用配線のビット干渉については、データ選択部９００から出力ラッチ１０００までのデータ線Ｄ［７：０］及び反転データ線ＤＢ［７：０］が検査対象である。

次に、実施の形態に係るＲＯＭ装置の動作について説明する。図３は、実施の形態に係るＲＯＭ装置の動作を示すフローチャートである。

ステップＳ１００：
アドレス反転制御部３００は、制御カウンタ２００から出力された制御カウンタ値ＣＣの判定を行う。そして、アドレス反転制御部３００は、制御カウンタ値ＣＣ＝０のとき、ステップＳ１０００を実行する。また、制御カウンタ値ＣＣ＝１のとき、ステップＳ２０００を実行する。制御カウンタ値ＣＣ＝２のとき、ステップＳ３０００を実行する。

ステップＳ１０００：
アドレス反転制御部３００は、制御カウンタ値ＣＣ＝０に基づいて、アドレスＡ［７：０］からの入力を非反転で選択アドレスＡＤ［７：０］に出力する。

ステップＳ１１００：
センスアンプ８００は、選択アドレスＡＤ［７：０］から出力されているアドレスに対応するメモリセルに記憶されている値を、センスアンプデータ線ＳＤ［７：０］に出力する。また、選択アドレスＡＤ［７：０］から出力されているアドレスに対応するメモリセルに記憶されている値の反転値を、反転センスアンプデータ線ＳＤＢ［７：０］に出力する。

すなわち、アドレスラッチ４００は、制御部５００からのアドレスラッチ信号ＡＳがＨｉｇｈであることに応答して、選択アドレスＡＤ［７：０］からの入力をメモリアドレスＡＤＤ［７：０］に出力する。アドレスデコーダ６００は、制御部５００からのワード制御信号ＷＳがＨｉｇｈであることに応答して、メモリアドレスＡＤＤ［７：０］の値に対応する示すワード線ＷＤ［７：０］をＨｉｇｈにしてＲＯＭアレイ７００に出力する。ＲＯＭアレイ７００は、ワード線ＷＤ［７：０］に対応するＲＯＭセルに記憶されているデータを、セルデータ線ＣＤ［７：０］の電位としてセンスアンプ８００に出力する。また、ＲＯＭアレイ７００は、ワード線ＷＤ［７：０］に対応するＲＯＭセルに記憶されているデータの反転値を、反転セルデータ線ＣＤＢ［７：０］の電位としてセンスアンプ８００に出力する。センスアンプ８００は、制御部５００からのセンスアンプ制御信号ＳＡＳＷがＨｉｇｈであることに応答して、セルデータ線ＣＤ［７：０］と反転セルデータ線ＣＤＢ［７：０］の値をそれぞれセンスアンプデータ線ＳＤ［７：０］と反転センスアンプデータ線ＳＤＢ［７：０］に供給する。

ステップＳ１２００：
データ選択部９００は、制御部５００からの出力反転ラッチ制御信号ＳＷ２ＣがＨｉｇｈであることに応答して、センスアンプデータ線ＳＤ［７：０］と反転センスアンプデータ線ＳＤＢ［７：０］に出力された値を反転して出力ラッチ１０００に出力する。すなわち、センスアンプデータ線ＳＤ［７：０］の値を反転データ線ＤＢ［７：０］を介して出力ラッチ１０００に出力し、反転センスアンプデータ線ＳＤＢ［７：０］の値をデータ線Ｄ［７：０］を介して出力ラッチ１０００に出力する。出力ラッチ１０００は、供給されたデータを記憶する。そして、データ線Ｄ［７：０］の値をＯＵＴ［７：０］を介して圧縮回路１１００へ出力する。圧縮回路１１００は、その値を圧縮して格納する。

以上のステップＳ１０００〜Ｓ１２００により、アドレス用配線及びデータ用配線において、アドレス非反転及びデータ反転の状態が生成される。

ステップＳ２００：
制御カウンタ２００は、制御カウンタ値ＣＣをインクリメントする。この場合、制御カウンタ値ＣＣは１になる。

ステップＳ２０００：
アドレス反転制御部３００は、制御カウンタ値ＣＣ＝１に基づいて、アドレスＡ［７：０］からの入力を反転して選択アドレスＡＤ［７：０］に出力する。

ステップＳ２１００：
センスアンプ８００は、選択アドレスＡＤ［７：０］から出力されているアドレスに対応するメモリセルに記憶されている値をセンスアンプデータ線ＳＤ［７：０］と反転センスアンプデータ線ＳＤＢ［７：０］に出力する。しかし、このとき出力反転ラッチ制御信号ＳＷ２Ｃ及び出力非反転ラッチ制御信号ＳＷ２ＤのいずれもがＬｏｗとなる。そのため、これらの値はデータ選択部９００を介して出力ラッチ１０００や圧縮回路１１００に出力されることはない。

以上のステップＳ２０００〜Ｓ２１００により、アドレス用配線及びデータ用配線において、アドレス反転及びデータ反転（Ｓ１２００から継続）の状態が生成される。

ステップＳ２００：
制御カウンタ２００は、制御カウンタ値ＣＣをインクリメントする。この場合、制御カウンタ値ＣＣは２になる。

ステップＳ３０００：
アドレス反転制御部３００は、制御カウンタ値ＣＣ＝２に基づいて、アドレスＡ［７：０］からの入力を非反転で選択アドレスＡＤ［７：０］に出力する。

ステップＳ３１００：
センスアンプ８００は、選択アドレスＡＤ［７：０］から出力されているアドレスに対応するメモリセルに記憶されている値を、センスアンプデータ線ＳＤ［７：０］に出力する。また、選択アドレスＡＤ［７：０］から出力されているアドレスに対応するメモリセルに記憶されている値の反転値を、反転センスアンプデータ線ＳＤＢ［７：０］に出力する。

ステップＳ３２００：
データ選択部９００は、制御部５００からの出力非反転ラッチ制御信号ＳＷ２ＤがＨｉｇｈであることに応答して、センスアンプデータ線ＳＤ［７：０］と反転センスアンプデータ線ＳＤＢ［７：０］に出力された値を非反転で出力ラッチ１０００に出力する。すなわち、センスアンプデータ線ＳＤ［７：０］の値をデータ線Ｄ［７：０］を介して出力ラッチ１０００に出力し、反転センスアンプデータ線ＳＤＢ［７：０］の値を反転データ線ＤＢ［７：０］を介して出力ラッチに出力する。出力ラッチ１０００は、供給されたデータを記憶する。そして、データ線Ｄ［７：０］の値をＯＵＴ［７：０］を介して圧縮回路１１００へ出力する。圧縮回路１１００は、その値を圧縮して格納する。

以上のステップＳ３０００〜Ｓ３２００により、アドレス用配線及びデータ用配線において、アドレス非反転及びデータ非反転の状態が生成される。

ステップＳ３３００：
ＲＯＭ装置２１００に外部接続されたテスタ３０００は、全てのアドレスに対してデータの読み出しテストが終了したかを判定する。すなわち、テスタ３０００は、アドレスカウンタ１００の値を監視しており、全てのアドレスについて読み出しテストが終了したとき（Ｓ３３００：Ｙｅｓ）、テストを終了する。また、全てのアドレスの読み出しテストが未終了のときステップＳ３４００へ遷移する。

ステップＳ３４００：
全てのアドレスについて読み出しテストが終了していないので（Ｓ３３００：Ｎｏ）、アドレスカウンタ１００は、アドレスＡ［７：０］の値をインクリメントする。

ステップＳ２００：
制御カウンタ２００は、制御カウンタ値ＣＣをインクリメントする。制御カウンタ２００は０〜２までカウントするカウンタであるため、この場合、インクリメントすると制御カウンタ値ＣＣは０になる。以下同様である。

ステップＳ３３００において、全てのアドレスについて読み出しテストが終了した場合（Ｓ３３００：Ｙｅｓ）、テスタ３０００は、圧縮回路１１００から圧縮値ＡＯＵＴを読み出し、事前に準備した正しい圧縮値ＡＯＵＴの期待値と比較する。このとき、ＲＯＭ装置２１００が故障して、出力ラッチ１０００から不正な値が出力されると、全アドレス読み出しテスト終了後の圧縮値ＡＯＵＴが期待値と不一致となる。その場合、テスタ３０００は、検査対象のＲＯＭ装置２１００が故障していると判定する。

なお、上記の圧縮回路１１００は、圧縮値ＡＯＵＴとして、ステップＳ１２００の出力値及びステップＳ３２００の出力値の両方を用いている。しかし、本実施の形態はこの例に限定されるものではなく、Ｓ３２００の出力値だけを圧縮値ＡＯＵＴとして用いても良い。すなわち、テスタ３０００が期待値と比較する値として、Ｓ３２００の出力値の圧縮値のみとしても良い。その場合、圧縮回路１１００が圧縮すべき出力値のデータ量がステップＳ１２００の出力値のデータ量分だけ減少するので、圧縮回路１１００の容量を小さくすることができる。

図４は、実施の形態に係るＲＯＭ装置の動作の一例を示すタイミングチャートである。この図は、図３のフローチャートに従い、一例として、アドレスＡ［７：０］＝０ｘ０１についてのテストを行っているタイミングチャートである。（ａ）はクロックＣＬＫである。（ｂ）は制御カウンタＣＣ［１：０］である。（ｃ）はアドレスＡ［７：０］である。（ｄ）は選択アドレスＡＤ［７：０］である。（ｅ）はセンスアンプデータ線ＳＤ［７：０］である。（ｆ）は反転センスアンプデータ線ＳＤＢ［７：０］である。（ｇ）は出力反転ラッチ制御信号ＳＷ２Ｃである。（ｈ）は出力非反転ラッチ制御信号ＳＷ２Ｄである。（ｉ）はデータ線Ｄ［７：０］である。（ｊ）は反転データ線ＤＢ［７：０］である。（ｋ）は出力ＯＵＴ［７：０］である。

時刻Ｔ１：
時刻Ｔ１のＣＬＫの立ち上がりタイミングで、制御カウンタ値ＣＣ＝０になり、アドレスカウンタ１００はＡ［７：０］＝０ｘ０１を出力し、アドレス反転制御部３００はＡＤ［７：０］＝０ｘ０１を出力する（ステップＳ１０００）。

ＲＯＭアレイ７００及びセンスアンプ８００は、ＡＤ［７：０］＝ＡＤＤ［７：０］＝０ｘ０１に応答して、ＳＤ［７：０］＝０ｘ０３、ＳＤＢ［７：０］＝０ｘＦＣを出力する（ステップＳ１１００）。

時刻Ｔ１１：
時刻Ｔ１１のタイミングで、データ選択部９００は、ＳＷ２Ｃ＝Ｈｉｇｈの間に、ＳＤ［７：０］＝０ｘ０３、ＳＤＢ［７：０］＝０ｘＦＣを反転したＤ［７：０］＝０ｘＦＣ、ＤＢ［７：０］＝０ｘ０３を出力する。出力ラッチ１０００は、このＤ［７：０］＝０ｘＦＣ、ＤＢ［７：０］＝０ｘ０３を記憶する（ステップＳ１２００）。この時、出力ラッチ１０００は、ＯＵＴ［７：０］として、Ｄ［７：０］と同じ論理の０ｘＦＣを出力する。つまりアドレス０ｘ０１に格納されているデータ０ｘ０３の全ビット反転した値が、ＯＵＴから出力される。

時刻Ｔ２：
時刻Ｔ２のＣＬＫの立ち上がりタイミングで、制御カウンタ値ＣＣ＝１になり、アドレスカウンタ１００はＡ［７：０］＝０ｘ０１を出力し、アドレス反転制御部３００はＡ［７：０］＝０ｘ０１を反転したＡＤ［７：０］＝０ｘＦＥを出力する（ステップＳ２０００）。つまり入力したアドレスＡが、全ビット反転されてアドレスラッチ４００に入力される。

ＲＯＭアレイ７００及びセンスアンプ８００は、ＡＤ［７：０］＝ＡＤＤ［７：０］＝０ｘＦＥに応答して、ＳＤ［７：０］＝０ｘＡＡ、ＳＤＢ［７：０］＝０ｘ５５を出力する（ステップＳ２１００）。

データ選択部９００は、時刻Ｔ２〜時刻Ｔ３の間ではＳＷ２Ｃ、ＳＷ２Ｄ＝Ｌｏｗであるため、Ｄ［７：０］及びＤＢ［７：０］は変化せず、ＯＵＴ［７：０］も変化しない。

時刻Ｔ３：
時刻Ｔ３のＣＬＫの立ち上がりタイミングで、制御カウンタ値ＣＣ＝２になり、アドレスカウンタ１００はＡ［７：０］＝０ｘ０１を出力し、アドレス反転制御部３００はＡＤ［７：０］＝０ｘ０１を出力する（ステップＳ３０００）。つまりＡＤ［７：０］は、アドレスＡの全ビット反転した０ｘＦＥ（ステップＳ２０００）から、全ビット反転して０ｘ０１になる。

ＲＯＭアレイ７００及びセンスアンプ８００は、ＡＤ［７：０］＝ＡＤＤ［７：０］＝０ｘ０１に応答して、ＳＤ［７：０］＝０ｘ０３、ＳＤＢ［７：０］＝０ｘＦＣを出力する（ステップＳ３１００）。

時刻Ｔ３１：
時刻Ｔ３１のタイミングで、データ選択部９００は、ＳＷ２Ｄ＝Ｈｉｇｈの間に、ＳＤ［７：０］＝０ｘ０３、ＳＤＢ［７：０］＝０ｘＦＣを反転しないＤ［７：０］＝０ｘ０３、ＤＢ［７：０］＝０ｘＦＣを出力する。出力ラッチ１０００は、このＤ［７：０］＝０ｘ０３、ＤＢ［７：０］＝０ｘＦＣを記憶する（ステップＳ３２００）。この時、出力ラッチ１０００は、ＯＵＴ［７：０］として、Ｄ［７：０］と同じ論理の０ｘ０３を出力する。つまりアドレス０ｘ０１に格納されているデータ０ｘ０３（ステップＳ２２００）の全ビット反転した値０ｘＦＣから、全ビット反転した値０ｘ０３がＯＵＴから出力される。以下、時刻Ｔ４〜Ｔ６、Ｔ７〜Ｔ９、…以降も同様である。

以上のようにして、実施の形態に係るＲＯＭ装置が動作する。

上記実施の形態では、１アドレスのアドレス用配線及びデータ用配線のビット干渉の確認のために必要な４回のアクセスが、３回に削減できる。そのため、テスト時間を短縮することが可能となる。その理由は以下に示すとおりである。

上記実施の形態では、３回のアクセス、すなわち以下に示す第１の動作〜第３の動作を実行している。第１の動作では、テスト対象のアドレスを反転せずに（アドレス用配線を介して）出力し、そのアドレスで読み出したデータを反転して（データ用配線を介して）出力し、一時記憶する。第２の動作では、テスト対象のアドレスを反転して（同一のアドレス用配線を介して）出力する。ただし、その反転したアドレスで読み出したデータについては（同一のデータ用配線を介して）出力されないので、第１の動作における反転したデータが出力された状態が（同一のデータ用配線上に）維持される。第３の動作では、テスト対象のアドレスを反転せずに（同一のアドレス用配線を介して）出力し、そのアドレスで読み出したデータを反転せずに（同一のデータ用配線を介して）出力し、一時記憶する。

その結果、第１の動作と第２の動作とが終了した段階で、ＲＯＭ装置内に一時記憶されているアドレス及びデータ（アドレス用配線及びデータ用配線）を、テスト対象のアドレス及びデータの両者が反転した値にすることができる。すなわち、２回のアクセスでアドレスとデータの両方を反転した状態にすることが出来る。この状態で第３の動作を実行すれば、反転状態のアドレスから非反転状態のアドレスとすることができ、かつ、反転状態のデータから非反転状態のデータとすることができる。すなわち、３回目のアクセスで非反転のアドレスにアクセスし非反転のデータを確認することが出来る。このとき、第３の動作では、アドレス用配線の配線間容量の充放電が最も大きくなり、かつ、データ用配線の配線間容量の充放電が最も大きくなっている。従って、アドレス用配線に最も過酷な充放電の条件を与えた場合に遅延故障が発生するか否かを検査し、かつ、データ用配線に最も過酷な充放電の条件を与えた場合に遅延故障が発生するか否かを検査することができる。

このように、本実施の形態では、第１のダミー動作と第２のダミー動作に基づいて、第３の動作を実行することで、アドレス用配線におけるビット干渉の確認と、データ用配線のビット干渉の確認とを同時に確認することができる。

従来方法では、テスト対象のアドレス及びデータが両方とも反転状態にすることが出来ず、アドレスの反転、アドレスの非反転、データの反転、データの非反転を確認するそれぞれのアクセスが必要であったため、４回のアクセスが必要であった。本実施の形態では、上述のようにその回数を３回に削減できる。そのため、テスト時間を短縮することができ、コストの低減や製造期間の短縮が可能となる。

なお、上記実施の形態では、分かり易さのために、センスアンプ８００よりも外側にデータ選択部９００が設けられている。その結果、データ用配線のビット干渉については、データ選択部９００から出力ラッチ１０００までのデータ線Ｄ［７：０］及び反転データ線ＤＢ［７：０］について検査している。しかし、上記実施の形態はその例に限定されるものではなく、以下の変形例が考えられる。

図５は、実施の形態に係るＲＯＭ装置の変形例を示すブロック図である。
第１の変形例として、図に示されるように、データ選択部９００Ａを、センスアンプ８００とＲＯＭアレイ７００との間に設けることも可能である。その場合、データ選択部９００Ａからセンスアンプ８００を経由して出力ラッチ１０００までの、セルデータ線ＣＤ［７：０］と反転セルデータ線ＣＤＢ［７：０］、データ線Ｄ［７：０］と反転データ線ＤＢ［７：０］、及び、センスアンプデータ線ＳＤ［７：０］と反転センスアンプデータ線ＳＤＢ［７：０］について、データ用配線のビット干渉を検査することができる。ただし、その場合、データ選択部９００Ａは、ＲＯＭセルのデータがセルデータ線ＣＤと反転セルデータ線ＣＤＢ上に現れてからセンスアンプ８００がオンになるまでの間に、反転又は非反転をする必要がある。

また、第２の変形例として、図に示されるように、データ選択部９００Ｂを、ＲＯＭアレイ７００内におけるセルデータ線対ＣＤ／ＣＤＢの途中に設けることも可能である。例えば、ワード線ＷＤの所定の本数毎に一つのデータ選択部９００Ｂを設けることが考えられる。その場合、データ選択部９００Ｂから、ＲＯＭアレイ７００の残りの領域及びセンスアンプ８００を経由し、出力ラッチ１０００までの、データ用配線のビット干渉を検査することができる。すなわち、その範囲のセルデータ線ＣＤ［７：０］と反転セルデータ線ＣＤＢ［７：０］、データ線Ｄ［７：０］と反転データ線ＤＢ［７：０］、及び、センスアンプデータ線ＳＤ［７：０］と反転センスアンプデータ線ＳＤＢ［７：０］について、ビット干渉を検査することができる。ただし、その場合、検査においては、テスト対象のアドレスに対応して、データの読み出しで選択されるワード線ＷＤよりもセンスアンプ８００側であって最近接となるデータ選択部９００が非反転又は反転に用いられる。それよりも更にセンスアンプ８００側のデータ選択部９００Ｂは、単に非反転とする。また、データ選択部９００Ｂは、ＲＯＭセルのデータがセルデータ線ＣＤと反転セルデータ線ＣＤＢ上に現れてからセンスアンプ８００がオンになるまでの間に、反転又は非反転をする必要がある。

上記の各変形例においても、図１に記載の実施の形態と同様の効果を得ることができる。
加えて、検査できるデータ用配線の範囲が広がるので、検査の精度をより向上させることができる。

また、上記実施の形態では、出力データを出力ラッチ１０００に格納し、更に圧縮回路１１００で圧縮している。しかし、上記実施の形態はその例に限定されるものではなく、以下の変形例が考えられる。

第３の変形例として、出力ラッチ１０００の出力ＯＵＴを、圧縮回路１１００で圧縮せずに、そのままテスタ３０００に出力することも可能である。それにより、直ちに検査結果を得ることができる。
また、第４の変形例として、データ線Ｄの出力データを、出力ラッチ１０００や圧縮回路１１００を介さずに、そのままテスタ３０００に出力することも可能である。それにより、直ちに検査結果を得ることができる。

上記の実施の形態や実施例の一部または全部は、以下の付記のようにも記載され得るが、以下には限定されない。

（付記１）
テスト対象のアドレス（Ａ）を反転しない非反転アドレス（ＡＤ）を出力するアドレス制御部（２１１０）と、
複数のＲＯＭセル（７００）を備え、前記非反転アドレス（ＡＤ）に対応するＲＯＭセル（７００）のデータ（ＳＤ）を出力するメモリ部（２１３０）と、
当該データ（ＳＤ）を反転した反転データ（Ｄ）を出力するデータ選択部（９００）と、
前記反転データ（Ｄ）を記憶する出力記憶部（１０００）と
を具備し、
前記アドレス制御部（２１１０）は、更に、前記アドレス（Ａ）を反転した反転アドレス（ＡＤ）を出力し、
前記メモリ部（２１３０）は、更に、前記反転アドレス（ＡＤ）に対応するＲＯＭセル（７００）のデータ（ＳＤ）を出力し、
前記データ選択部（９００）は、更に、当該データ（ＳＤ）を出力せず、
前記アドレス制御部（２１１０）は、更に、前記非反転アドレス（ＡＤ）を出力し、
前記メモリ部（２１３０）は、更に、前記非反転アドレス（ＡＤ）に対応するＲＯＭセル（７００）のデータ（ＳＤ）を出力し、
前記データ選択部（９００）は、更に、当該データ（ＳＤ）を非反転データ（Ｄ）として出力し、
前記出力記憶部（１０００）は、更に、前記非反転データ（Ｄ）を記憶し、
前記非反転データ（Ｄ（ＯＵＴ））が、前記アドレス（Ａ）のデータの期待値と比較される
ＲＯＭ装置。

（付記２）
付記１に記載のＲＯＭ装置において、
前記アドレス制御部（２１１０）は、
前記アドレス（Ａ）を生成するアドレスカウンタ部（１００）と、
前記アドレス（Ａ）に基づいて前記非反転アドレス（ＡＤ）又は前記反転アドレス（ＡＤ）を出力するアドレス反転制御部（３００）と
を備え、
前記メモリ部（２１３０）は、
前記非反転アドレス（ＡＤ）又は前記反転アドレス（ＡＤ）を記憶するアドレスラッチ部（４００）と、
前記非反転アドレス（ＡＤ）又は前記反転アドレス（ＡＤ）に対応するワード線（ＷＳ）を制御するアドレスデコーダ（６００）と、
前記複数のＲＯＭセル（７００）と、前記ワード線と、セルデータ線（ＣＤ）とを備えるＲＯＭアレイ（７００）と、
前記ＲＯＭセル（７００）の出力データ信号としての前記セルデータ線（ＣＤ）の電圧を、前記データ（ＳＤ）として出力するセンスアンプ（８００）と
を備える
ＲＯＭ装置。

（付記３）
付記１又は２に記載のＲＯＭ装置において、
複数の前記アドレスについて、前記出力記憶部（１０００）から出力される複数の前記非反転データ（Ｄ）を圧縮して、出力する圧縮回路（１１００）を更に具備し、
前記圧縮値（ＡＯＵＴ）が、前記アドレス（Ａ）のデータの期待値の圧縮値と比較される
ＲＯＭ装置。

（付記４）
付記１乃至３のいずれか一項に記載のＲＯＭ装置において、
前記データ選択部（９００ａ／９００ｂ）は、前記メモリ部（２１３０）の内部に設けられている
ＲＯＭ装置。

（付記５）
付記１乃至４のいずれか一項に記載のＲＯＭ装置において、
前記アドレス制御部（２１１０）は、前記非反転アドレス（ＡＤ）及び前記反転アドレス（ＡＤ）を同一のアドレス用配線を介して前記メモリ部（２１３０）へ出力し、
前記データ選択部（９００）は、前記反転データ（Ｄ）及び前記非反転データ（Ｄ）を同一のデータ用配線を介して前記出力記憶部（１０００）へ出力する
ＲＯＭ装置。

（付記６）
付記２に記載のＲＯＭ装置において、
クロックに同期して制御カウンタ値（ＣＣ）を出力する制御カウンタ部（２００）と、
前記制御カウンタ値（ＣＣ）に基づいて、前記メモリ部（２１３０）を制御する第１制御信号（ＡＳ、ＷＳ、ＰＧ、ＳＡＳＷ）を出力し、前記データ選択部（９００）を制御する第２制御信号（ＳＷ２Ｃ、ＳＷ２Ｄ）を出力する制御部（５００）と
を更に具備し、
前記アドレスカウンタ部（１００）は、前記制御カウンタ値（ＣＣ）に基づいて前記アドレス（Ａ）を生成し、
前記アドレス反転制御部（３００）は、前記制御カウンタ値（ＣＣ）に基づいて前記非反転アドレス（ＡＤ）又は前記反転アドレス（ＡＤ）を出力し、
前記メモリ部（２１３０）は、前記第１制御信号（ＡＳ、ＷＳ、ＰＧ、ＳＡＳＷ）に基づいて、前記非反転アドレス（ＡＤ）又は前記反転アドレス（ＡＤ）に対応するＲＯＭセル（７００）のデータ（ＳＤ）を出力し、
前記データ選択部（９００）は、前記第２制御信号（ＳＷ２Ｃ、ＳＷ２Ｄ）に基づいて、前記反転データ（Ｄ）又は前記非反転データ（Ｄ）を出力する、又は、出力しない
ＲＯＭ装置。

（付記７）
付記１乃至６のいずれか一項に記載のＲＯＭ装置（２１００）と、
前記ＲＯＭ装置（２１００）を用いて論理演算を行う論理回路（２３００）と
を備える
半導体装置。

（付記８）
テスト対象のアドレス（Ａ）を反転しない非反転アドレス（ＡＤ）でＲＯＭセル（７００）のデータ（ＣＤ）を読み出し、当該データを反転した反転データ（ＤＢ）を出力記憶部（１０００）へ出力するステップと、
前記アドレス（Ａ）を反転した反転アドレス（ＡＤ）でＲＯＭセル（７００）のデータを読み出し、当該データ及びその反転データ（ＤＢ）を前記出力記憶部（１０００）へ出力しないステップと、
前記非反転アドレス（ＡＤ）でＲＯＭセル（７００）のデータを読み出し、当該データを反転しない非反転データ（Ｄ）を前記出力記憶部（１０００）へ出力するステップと
前記出力記憶部（１０００）から出力される前記非反転データ（Ｄ）を、前記アドレス（Ａ）のデータの期待値と比較するステップと
を具備する
故障検出方法。

（付記９）
付記１又は２に記載のＲＯＭ装置において、
前記期待値と比較するステップは、
前記非反転データ（Ｄ）の圧縮値（ＡＯＵＴ）を、前記アドレス（Ａ）のデータの期待値の圧縮値と比較するステップを備える
故障検出方法。

（付記１０）
付記８又は９に記載の故障検出方法において、
前記非反転アドレス（ＡＤ）及び前記反転アドレス（ＡＤ）は、同一のアドレス用配線を介して出力され、
前記反転データ（Ｄ）及び前記非反転データ（Ｄ）は、同一のデータ用配線を介して前記出力記憶部（１０００）へ出力される
故障検出方法。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１００ アドレスカウンタ
２００ 制御カウンタ
３００ アドレス反転制御部
４００ アドレスラッチ
５００ 制御部
６００ アドレスデコーダ
７００ ＲＯＭアレイ
８００ センスアンプ
９００ データ選択部
１０００ 出力ラッチ
１１００ 圧縮回路
２０００ 半導体装置
２１００ ＲＯＭ装置
２１１０ アドレス制御部
２１２０ 動作制御部
２１３０ メモリ部
２２００ ＲＡＭ装置
２３００ 論理回路
３０００ テスタ

Claims (5)

1. テスト対象のアドレスを反転しない非反転アドレスを出力するアドレス制御部と、
   複数のＲＯＭセルを備え、前記非反転アドレスに対応するＲＯＭセルのデータを出力するメモリ部と、
   当該データを反転した反転データを出力するデータ選択部と、
   前記反転データを記憶する出力記憶部と
   を具備し、
   前記アドレス制御部は、更に、前記アドレスを反転した反転アドレスを出力し、
   前記メモリ部は、更に、前記反転アドレスに対応するＲＯＭセルのデータを出力し、
   前記データ選択部は、更に、当該データを出力せず、
   前記アドレス制御部は、更に、前記非反転アドレスを出力し、
   前記メモリ部は、更に、前記非反転アドレスに対応するＲＯＭセルのデータを出力し、
   前記データ選択部は、更に、当該データを非反転データとして出力し、
   前記出力記憶部は、更に、前記非反転データを記憶し、
   前記非反転データが、前記アドレスのデータの期待値と比較される
   ＲＯＭ装置。
2. 請求項１に記載のＲＯＭ装置において、
   前記アドレス制御部は、
   前記アドレスを生成するアドレスカウンタ部と、
   前記アドレスに基づいて前記非反転アドレス又は前記反転アドレスを出力するアドレス反転制御部と
   を備え、
   前記メモリ部は、
   前記非反転アドレス又は前記反転アドレスを記憶するアドレスラッチ部と、
   前記非反転アドレス又は前記反転アドレスに対応するワード線を制御するアドレスデコーダと、
   前記複数のＲＯＭセルと、前記ワード線と、セルデータ線とを備えるＲＯＭアレイと、
   前記ＲＯＭセルの出力データ信号としての前記セルデータ線の電圧を、前記データとして出力するセンスアンプと
   を備える
   ＲＯＭ装置。
3. 請求項１に記載のＲＯＭ装置において、
   前記データ選択部は、前記メモリ部の内部に設けられている
   ＲＯＭ装置。
4. 請求項１乃至５のいずれか一項に記載のＲＯＭ装置と、
   前記ＲＯＭ装置を用いて論理演算を行う論理回路と
   を備える
   半導体装置。
5. テスト対象のアドレスを反転しない非反転アドレスでＲＯＭセルのデータを読み出し、当該データを反転した反転データを出力記憶部へ出力するステップと、
   前記アドレスを反転した反転アドレスでＲＯＭセルのデータを読み出し、当該データ及びその反転データを前記出力記憶部へ出力しないステップと、
   前記非反転アドレスでＲＯＭセルのデータを読み出し、当該データを反転しない非反転データを前記出力記憶部へ出力するステップと
   前記出力記憶部から出力される前記非反転データを、前記アドレスのデータの期待値と比較するステップと
   を具備する
   故障検出方法。

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