JP2014038680A - 半導体装置 - Google Patents

Abstract

【課題】評価測定に用いるテストシステムの接続ピン数を低減できる半導体装置を提供する。
【解決手段】半導体装置は、第１の動作モード時、第１及び第２のアドレスパッドで受信したアドレス信号をクロック信号の第１のレベル反転エッジに同期して取り込み、それぞれ第１及び第２のアドレス信号として出力する。また、第２の動作モード時、第１のアドレスパッドで順次受信したアドレス信号をクロック信号の第２及び第３のレベル反転エッジに同期してそれぞれ取り込み、第１及び第２のアドレス信号として出力する。
【選択図】図５

Description

本発明は評価測定用の回路を備えた半導体装置に関する。

半導体装置の評価測定（検査）に用いるテストシステムは、複数の接続ピン（プローブ）を備え、該接続ピンを測定対象である半導体装置のパッドに接触させることで、該半導体装置を通電させた状態で評価測定を可能にする。テストシステムは、例えば予め設定されたテストパターンにしたがって測定対象である半導体装置の所要のメモリセルにデータを書き込み、該メモリセルから読み出したデータと予め設定された期待値とを比較することで、該半導体装置の良否を判定する。

なお、評価測定用（テスト動作モード用）の回路を備えた半導体装置については、例えば引用文献１にも記載されている。

特開２００３−１６８２９２号公報

一般的に、テストシステムは、評価測定に要する時間やコストを削減するために、複数の半導体装置を同時に評価測定することが可能な構成である。一方、テストシステムに設けることができる接続ピン数は物理的に限られるため、複数の半導体装置を同時に評価測定するには、各接続ピンを効率よく使用することが重要になる。そこで、本発明者は、より少ない接続ピン数で評価測定が可能な半導体装置について検討した。

本発明の半導体装置は、メモリセルアレイと、
第１及び第２のアドレスパッドを含む複数のアドレスパッドと、
前記メモリセルアレイと前記複数のアドレスパッドとの間に設けられ、外部から供給される第１及び第２のアドレス信号を含むアドレス情報を前記メモリセルアレイに出力するアドレス入力回路と、
を備え、
前記アドレス入力回路は、
前記第１及び第２のアドレスパッドで受信した信号をクロック信号の第１のレベル反転エッジに同期して取り込み、それぞれ第１及び第２のアドレス信号として出力する第１の動作モードと、
前記第１のアドレスパッドで受信した信号を前記クロック信号の第２及び第３のレベル反転エッジに同期して取り込み、前記第１及び第２のアドレス信号として出力する第２の動作モードと、
を有し、
前記第２及び第３のレベル反転エッジは、前記クロック信号のライズエッジまたはフォールエッジのいずれか一方である。

上記のような構成の半導体装置では、第２の動作モード時、複数のアドレス信号を第２及び第３のレベル反転エッジに同期して分割して取り込むため、半導体装置に一度に入力するアドレス信号数を低減できる。

本発明によれば、評価測定に用いるテストシステムの接続ピン数を低減できる半導体装置が得られる。

本発明の半導体装置の一構成例を示すブロック図である。 図１に示した半導体装置に入力されるコマンドの代表例を示すテーブル図である。 本発明の半導体装置の通常動作モード時におけるコマンド入力例を示す模式図である。 図２に示した各コマンドの入力時の規則性を示したテーブル図である。 本発明の半導体装置のテスト動作モード時におけるコマンド入力例を示す模式図である。 本実施形態のアドレス入力回路の一構成例を示すブロック図である。 図６に示した第１のタイミング制御回路の構成例を示す回路図である。 図６に示した第２のタイミング制御回路の構成例を示す回路図である。

次に本発明について図面を用いて説明する。

図１は、本発明の半導体装置の一構成例を示すブロック図である。図１は、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）の構成例を示しているが、本発明は、ＤＲＡＭに限らず、ＳＲＡＭ（Static Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）、フラッシュメモリ等、その他の半導体装置にも適用可能である。

図１に示す半導体装置１は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、アドレス入力回路１４、コマンド入力制御回路１５、センスアンプ列１６、データアンプ回路１７、データ入出力回路１８及び内部クロック発生回路１９を有する。

メモリセルアレイ１１は、マトリクス状に配置された、データを保持する多数のメモリセルＭＣを備え、メモリセルＭＣの行毎にワード線ＷＬが接続され、メモリセルＭＣの列毎にビット線ＢＬが接続された構成である。

内部クロック発生回路１８は、外部からクロックパッドＣＬＫ ＰＡＤを介して供給される外部クロックＣＬＫに基づき、半導体装置１内で用いる各種の内部クロックＩＣＬＫを生成して出力する。

コマンド入力制御回路１５は、コマンド入力回路１５１及びコマンドデコーダ１５２を備える。コマンド入力回路１５１は、外部からコマンドパッドＣＭＤ ＰＡＤ０〜ＣＭＤ ＰＡＤｉを介して入力される外部コマンド信号ＣＭＤ０〜ＣＭＤｉを受信する入力バッファ回路である。コマンド信号ＣＭＤ０〜ＣＭＤｉには、チップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥＮ等がある。

コマンドデコーダ１５２は、コマンド入力回路１５１で受信した外部コマンド信号ＣＭＤ０〜ＣＭＤｉをデコードし、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、データアンプ回路１７、センスアンプ列１６、データ入出力回路１８等を動作させるための内部コマンド信号を生成・出力する。

アドレス入力回路１４は、半導体装置１の通常動作モード時、外部からアドレスパッドＡＤＤ ＰＡＤ０〜１３を介して入力されるアドレス信号Ａ０〜Ａ１３を受信し、該アドレス信号Ａ０〜Ａ１３を内部クロックＩＣＬＫに同期して出力する。また、アドレス入力回路１４は、半導体装置１のテスト動作モード時、アドレスパッドＡＤＤ ＰＡＤ０〜１３のうち、所定のアドレスパッドを用いて入力されるアドレス信号Ａ０〜Ａ１３を受信し、該アドレス信号Ａ０〜Ａ１３を内部クロックＩＣＬＫに同期して出力する。通常動作モード及びテスト動作モードは、テストシステムからテストパッドＴＥＳＴ ＰＡＤを介して入力されるテスト信号にしたがって切り替わる。なお、テストパッドＴＥＳＴ ＰＡＤは、例えばテスト動作モード時にテストシステムから供給される外部コマンド信号ＣＭＤ０〜ＣＭＤｉをデコードすることで上記テスト信号を生成し、生成したテスト信号をアドレス入力回路１４に供給できれば、無くてもよい。

ロウデコーダ１２はアドレス入力回路１４から出力されるロウアドレスをデコードし、カラムデコーダ１３はアドレス入力回路１４から出力されるカラムアドレスをデコードする。ロウデコーダ１２及びカラムデコーダ１３から出力されるデコード後の信号によって、データを読み出すメモリセルＭＣまたはデータを書き込むメモリセルＭＣが特定される。データを読み出すメモリセルＭＣまたはデータを書き込むメモリセルＭＣに対応するワード線ＷＬ及びビット線ＢＬは、アドレス情報及びコマンドデコーダ１５２から出力される内部コマンド信号に応じて活性化される。アドレス情報は、内部コマンド信号に対応して用いられるアドレス信号で示される、データを読み出すメモリセルＭＣまたはデータを書き込むメモリセルＭＣのアドレスを指す。

データ入出力回路１８は、外部の半導体装置やテストシステム等からデータ入出力端子ＤＱ ＰＡＤ０〜ｎを介して入力される、メモリセルＭＣへ書き込むデータＤＱ０〜ｎを受信すると共に、メモリセルＭＣから読み出されたデータＤＱ０〜ｎをデータ入出力端子ＤＱ ＰＡＤ０〜ｎを介して外部の半導体装置やテストシステム等へ送信する。

センスアンプ列１６は、複数のセンスアンプＳＡを備え、所定の内部コマンド信号（リードコマンドＲＥＡＤ）にしたがって、各センスアンプＳＡによりメモリセルＭＣに格納されたデータが読み出される。

データアンプ回路１７は、データ入出力回路１８で受信した、メモリセルＭＣへ書き込むデータを保持し、内部クロックＩＣＬＫに同期してメモリセルアレイ１１に出力する。また、データアンプ回路１７は、メモリセルＭＣから読み出されたデータを保持し、内部クロックＩＣＬＫに同期してデータ入出力回路１８へ出力する。

図２は、図１に示した半導体装置に入力されるコマンドの代表例を示すテーブル図である。

図２に示すように、図１に示した半導体装置に入力されるコマンドは、大きく分けて３種類（コマンドＡ、Ｂ、Ｃ）に分類される。コマンドＡは、外部コマンド信号ＣＭＤ０〜ＣＭＤｉのみで設定される内部コマンドである。コマンドＡには、例えばプリチャージコマンドＰＲＥ、ノーオペレーションコマンドＮＯＰ、リフレッシュコマンドＲＥＦ等がある。コマンドＢは、外部コマンド信号ＣＭＤ０〜ＣＭＤｉとアドレス信号Ａ０〜Ａ７とによって設定される内部コマンドである。コマンドＢには、例えばリードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥ等がある。コマンドＣは、外部コマンド信号ＣＭＤ０〜ＣＭＤｉとアドレス信号Ａ０〜Ａ１３とによって設定される内部コマンドである。コマンドＣには、例えばアクティブコマンドＡＣＴ、モードレジスタコマンドＭＲＳ等がある。

図３は、本発明の半導体装置の通常動作モード時におけるコマンド入力例を示す模式図である。図３は、下矢印（↓）のタイミング（内部クロックＩＣＬＫのライズエッジ）で外部コマンド信号ＣＭＤ０〜ＣＭＤｉ及びアドレス信号Ａ０〜Ａ１３が半導体装置１に取り込まれる（入力される）例を示している。

図３に示すように、半導体装置１の通常動作モード時、コマンドＡ（例えばＰＲＥコマンド）は、外部コマンド信号ＣＭＤ０〜ＣＭＤｉにより内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して入力される。また、コマンドＢ（例えばＷＲＩＴＥコマンドやＲＥＡＤコマンド）は、外部コマンド信号ＣＭＤ０〜ＣＭＤｉにより内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して入力されると共に、それに付随するアドレス信号Ａ０〜Ａ７が並列に一度に入力される。同様に、コマンドＣ（例えばＡＣＴコマンド）は、外部コマンド信号ＣＭＤ０〜ＣＭＤｉにより内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して入力されると共に、それに付随するアドレス信号Ａ０〜Ａ１３が並列に一度に入力される。

図３に示すように、コマンドＣは、外部コマンド信号ＣＭＤ０〜ＣＭＤｉ及びアドレス信号Ａ０〜Ａ１３をそれぞれ用いて設定されるため、半導体装置１の評価測定時（テスト動作モード時）に、これらの信号を通常動作モード時と同様に一度に入力しようとすると、該半導体装置１の評価測定用に多くの接続ピンが必要になる。

図４は、図２に示した各コマンドの入力時の規則性を示したテーブル図である。

図４に示すように、ＤＲＡＭ等の半導体装置では、コマンドＡ及びコマンドＢが入力される場合、その直前（１つ前）にはコマンドＡ、ＢまたはＣの任意のコマンドが入力される。一方、コマンドＣが入力される場合、その直前には必ずコマンドＡが入力される。発明者は、このコマンドＣが入力される場合、その直前に必ずコマンドＡが入力されることに注目した。

図５は、本発明の半導体装置のテスト動作モード時におけるコマンド入力例を示す模式図である。図５は、下矢印（↓）のタイミング（内部クロックＩＣＬＫのライズエッジ）で外部コマンド信号ＣＭＤ０〜ＣＭＤｉが半導体装置１に取り込まれる（入力される）例を示している。

図５に示すように、本実施形態では、半導体装置１のテスト動作モード時、コマンドＣ（例えばＡＣＴコマンド）の入力時、それに付随するアドレス信号Ａ０〜Ａ１３を一度に入力するのではなく、コマンドＣ及びその直前のコマンドＡが入力される内部クロックＩＣＬＫの２つの周期に同期してアドレス信号Ａ０〜Ａ１３を分割して入力する。すなわち、内部クロックＩＣＬＫの隣接する２つのフォールエッジ及び２つのライズエッジにそれぞれ同期してアドレス信号Ａ０〜Ａ１３を分割して入力する。上述したように、コマンドＡ（例えばＰＲＥコマンド）はアドレス信号を伴わないため、テスト動作モード時において、コマンドＡの入力タイミングでコマンドＣに付随するアドレス信号を入力しても何ら支障は無い。

図５は、コマンドＡ入力時の内部クロックＩＣＬＫのフォールエッジに同期してアドレス信号Ａ８、Ａ１０及びＡ１２を入力し、コマンドＡ入力時の内部クロックＩＣＬＫのライズエッジに同期してアドレス信号Ａ９、Ａ１１及びＡ１３を入力し、コマンドＣ入力時の内部クロックＩＣＬＫのフォールエッジに同期してアドレス信号Ａ０、Ａ２、Ａ４及びＡ６を入力し、コマンドＣ入力時の内部クロックＩＣＬＫのライズエッジに同期してアドレス信号Ａ１、Ａ３、Ａ５及びＡ７を入力する例を示している。

また、図５に示すように、本実施形態では、半導体装置１のテストモード時、コマンドＢ（例えばＷＲＩＴＥコマンド）の入力時に、それに付随するアドレス信号Ａ０〜Ａ７を、内部クロックＩＣＬＫの１つの周期の各レベル反転エッジに同期して分割して入力する。すなわち、内部クロックＩＣＬＫの隣接するフォールエッジ及びライズエッジにそれぞれ同期してアドレス信号Ａ０〜Ａ７を分割して入力する。つまり、コマンドＢに付随するアドレス信号Ａ０〜Ａ７は、コマンドＣにおけるアドレス信号Ａ０〜Ａ７と其々同じタイミングで内部クロックＩＣＬＫに同期し分割して入力する。

図５では、コマンドＢ入力時の内部クロックＩＣＬＫのフォールエッジに同期してアドレス信号Ａ０、Ａ２、Ａ４及びＡ６を入力し、ライズエッジに同期してアドレス信号Ａ１、Ａ３、Ａ５及びＡ７を入力する例を示している。

なお、図５では、内部クロックＩＣＬＫの隣接する２つの周期の各レベル反転エッジ（フォールエッジ及びライズエッジ）に同期してアドレス信号Ａ０〜Ａ１３を分割して入力する例を示しているが、本発明の半導体装置は、テスト動作モード時、コマンドＣ入力時にアドレス信号Ａ０〜Ａ１３を分割して入力すればよく、図５に示す分割方法に限定されるものではない。例えば内部クロックＩＣＬＫの隣接する２つの周期のフォールエッジまたはライズエッジのいずれか一方にのみ同期してアドレス信号Ａ０〜Ａ１３を分割して入力してもよく、コマンドＡまたはコマンドＣのいずれか一方の入力時の内部クロックＩＣＬＫのフォールエッジ及びライズエッジに同期してアドレス信号Ａ０〜Ａ１３を分割して入力してもよい。また、テスト動作モード時に半導体装置１に一度に入力するアドレス信号数は、図５に示す「３」や「４」に限定されるものではなく、その他の信号数であってもよい。

図５に示す例では、テスト動作モード時に、半導体装置１に対して一度に入力するアドレス信号数が最大でも「４」であり、半導体装置１が備えるアドレスパッドＡＤＤ ＰＡＤ０〜１３のうち、例えばアドレスパッドＡＤＤ ＰＡＤ０、２、６、１０のみ用いてアドレス信号Ａ０〜Ａ１３を入力できる。

本実施形態によれば、テスト動作モード時、複数のアドレス信号Ａ０〜Ａ１３を複数のレベル反転エッジに同期して分割して入力するため、半導体装置１に一度に入力するアドレス信号数を低減できる。それため、アドレス信号Ａ０〜Ａ１３の入力に必要な接続ピン数も低減できる。

図６は、本実施形態のアドレス入力回路の一構成例を示すブロック図である。図６の斜線で示すアドレスパッドＡＤＤ ＰＡＤ１、３〜５、７〜９、１１〜１３は、半導体装置１の通常動作モード時にのみ使用されるアドレスパッドである。また、図６は、図５に示したアドレス信号Ａ０〜Ａ１３の分割方法に対応するアドレス入力回路１４の構成例を示している。

図６に示すように、アドレス入力回路１４は、アドレスパッドＡＤＤ ＰＡＤ０〜１に対応して設けられた第１のタイミング制御回路２０、アドレスパッドＡＤＤ ＰＡＤ２〜５に対応して設けられた第２のタイミング制御回路２１−１、アドレスパッドＡＤＤ ＰＡＤ６〜９に対応して設けられた第３のタイミング制御回路２１−２及びアドレスパッドＡＤＤ ＰＡＤ１０〜１３に対応して設けられた第４のタイミング制御回路２１−３を有する。

第１のタイミング制御回路２０は、半導体装置１の通常動作モード時、アドレスパッドＡＤＤ ＰＡＤ０を介して入力されるアドレス信号Ａ０及びアドレスパッドＡＤＤ ＰＡＤ１を介して入力されるアドレス信号Ａ１を、内部クロック信号ＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、それぞれ出力する。

また、第１のタイミング制御回路２０は、半導体装置１のテスト動作モード時、アドレスパッドＡＤＤ ＰＡＤ０を介して順次入力されるアドレス信号Ａ０、Ａ１を、内部クロック信号ＩＣＬＫの隣接する２つのレベル反転エッジ（フォールエッジ及びライズエッジ）に同期して順次取り込み、それぞれ出力する。

第２のタイミング制御回路２１−１は、半導体装置１の通常動作モード時、アドレスパッドＡＤＤ ＰＡＤ２を介して入力されるアドレス信号Ａ２、アドレスパッドＡＤＤ ＰＡＤ３を介して入力されるアドレス信号Ａ３、アドレスパッドＡＤＤ ＰＡＤ４を介して入力されるアドレス信号Ａ４、アドレスパッドＡＤＤ ＰＡＤ５を介して入力されるアドレス信号Ａ５を、内部クロック信号ＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、それぞれ出力する。

また、第２のタイミング制御回路２１−１は、半導体装置１のテスト動作モード時、アドレスパッドＡＤＤ ＰＡＤ２を介して順次入力されるアドレス信号Ａ８、Ａ９、Ａ２、Ａ３を、内部クロック信号ＩＣＬＫの隣接する４つのレベル反転エッジ（２つのフォールエッジ及び２つのライズエッジ）に同期して順次取り込み、それぞれ出力する。

第３のタイミング制御回路２１−２は、半導体装置１の通常動作モード時、アドレスパッドＡＤＤ ＰＡＤ６を介して入力されるアドレス信号Ａ６、アドレスパッドＡＤＤ ＰＡＤ７を介して入力されるアドレス信号Ａ７、アドレスパッドＡＤＤ ＰＡＤ８を介して入力されるアドレス信号Ａ８、アドレスパッドＡＤＤ ＰＡＤ９を介して入力されるアドレス信号Ａ９を、内部クロック信号ＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、それぞれ出力する。

また、第３のタイミング制御回路２１−２は、半導体装置１のテスト動作モード時、アドレスパッドＡＤＤ ＰＡＤ６を介して順次入力されるアドレス信号Ａ１０、Ａ１１、Ａ４、Ａ５を、内部クロック信号ＩＣＬＫの隣接する４つのレベル反転エッジ（２つのフォールエッジ及び２つのライズエッジ）に同期して順次取り込み、それぞれ出力する。

同様に、第４のタイミング制御回路２１−３は、半導体装置１の通常動作モード時、アドレスパッドＡＤＤ ＰＡＤ１０を介して入力されるアドレス信号Ａ１０、アドレスパッドＡＤＤ ＰＡＤ１１を介して入力されるアドレス信号Ａ１１、アドレスパッドＡＤＤ ＰＡＤ１２を介して入力されるアドレス信号Ａ１２、アドレスパッドＡＤＤ ＰＡＤ１３を介して入力されるアドレス信号Ａ１３を、内部クロック信号ＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、それぞれ出力する。

また、第４のタイミング制御回路２１−３は、半導体装置１のテスト動作モード時、アドレスパッドＡＤＤ ＰＡＤ１０を介して順次入力されるアドレス信号Ａ１２、Ａ１３、Ａ１０、Ａ１１を、内部クロック信号ＩＣＬＫの隣接する４つのレベル反転エッジ（２つのフォールエッジ及び２つのライズエッジ）に同期して順次取り込み、それぞれ出力する。

図７は図６に示した第１のタイミング制御回路の構成例を示す回路図であり、図８は図６に示した第２のタイミング制御回路の構成例を示す回路図である。なお、図６に示した第３のタイミング制御回路２１−２及び第４のタイミング制御回路２１−３は、入出力されるアドレス信号が異なることを除いて、図８に示す第２のタイミング制御回路２１−１と同様の構成である。また、図７及び図８は、図５に示したアドレス信号Ａ０〜Ａ１３の分割方法に対応する第１のタイミング制御回路２０及び第２のタイミング制御回路２１−１の構成例を示している。

図７に示すように、第１のタイミング制御回路２０は、フリップフロップ（Flip Flop）２０１〜２０３、セレクタ（Selector）２０４〜２０５及びインバータ２０６を備える。

アドレスパッドＡＤＤ ＰＡＤ０と出力端子Ａ１＿ｏｕｔ間には直列に接続されたセレクタ２０４及びフリップフロップ２０１が接続され、アドレスパッドＡＤＤ ＰＡＤ１と出力端子Ａ０＿ｏｕｔ間には直列に接続されたセレクタ２０５及びフリップフロップ２０２が接続されている。

アドレスパッドＡＤＤ ＰＡＤ０はセレクタ２０４の第２入力端子ＩＮ２と接続され、セレクタ２０４の出力端子ＯＵＴはフリップフロップ２０１の入力端子ＩＮと接続されている。セレクタ２０４の第１入力端子ＩＮ１は接地されている。また、フリップフロップ２０１の出力端子ＯＵＴは出力端子Ａ１＿ｏｕｔと接続されている。アドレスパッドＡＤＤ ＰＡＤ０はフリップフロップ２０３の入力端子ＩＮと接続され、フリップフロップ２０３の出力端子ＯＵＴはセレクタ２０５の第１入力端子ＩＮ１と接続されている。

アドレスパッドＡＤＤ ＰＡＤ１はセレクタ２０５の第２入力端子ＩＮ２と接続され、セレクタ２０５の出力端子ＯＵＴはフリップフロップ２０２の入力端子ＩＮと接続されている。フリップフロップ２０２の出力端子ＯＵＴは出力端子Ａ０＿ｏｕｔと接続されている。

フリップフロップ２０１及び２０２には内部クロックＩＣＬＫが供給され、フリップフロップ２０３にはインバータ２０６で反転された内部クロックＩＣＬＫＢが供給される。

セレクタ２０５の制御端子ＸにはテストパッドＴＥＳＴ ＰＡＤを介してテスト信号が入力される。セレクタ２０４の制御端子Ｘは接地されている。

このような構成において、半導体装置１の通常動作モード時、セレクタ２０５は、テストパッドＴＥＳＴ ＰＡＤを介して入力されるテスト信号にしたがって、アドレスパッドＡＤＤ ＰＡＤ１から第２入力端子ＩＮ２に入力されるアドレス信号Ａ１を選択して出力する。セレクタ２０４は、アドレスパッドＡＤＤ ＰＡＤ０から第２入力端子ＩＮ２に入力されるアドレス信号Ａ０を出力する。

フリップフロップ２０１は、セレクタ２０４から出力されたアドレス信号Ａ０を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ１＿ｏｕｔへ出力する。フリップフロップ２０２は、セレクタ２０５から出力されたアドレス信号Ａ１を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ０＿ｏｕｔへ出力する。

一方、半導体装置１のテスト動作モード時、フリップフロップ２０３は、アドレスパッドＡＤＤ ＰＡＤ０から入力されたアドレス信号Ａ０及びＡ１のうち、アドレス信号Ａ０をインバータ２０６から出力された内部クロックＩＣＬＫＢの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力する。

セレクタ２０５は、テストパッドＴＥＳＴ ＰＡＤを介して入力されるテスト信号にしたがって、フリップフロップ２０３から第１入力端子ＩＮ１に入力されるアドレス信号Ａ０を選択して出力する。フリップフロップ２０１は、セレクタ２０４から出力されたアドレス信号Ａ１を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ１＿ｏｕｔへ出力する。フリップフロップ２０２は、セレクタ２０５から出力されたアドレス信号Ａ０を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ０＿ｏｕｔへ出力する。

図８に示すように、第２のタイミング制御回路２１−１は、フリップフロップ２１１〜２１５、フリップフロップ２１７〜２２０、セレクタ２２１〜２２４及びインバータ２２５を備える。

アドレスパッドＡＤＤ ＰＡＤ２と出力端子Ａ３＿ｏｕｔ間には、直列に接続されたセレクタ２２１及びフリップフロップ２１１が接続され、アドレスパッドＡＤＤ ＰＡＤ３と出力端子Ａ２＿ｏｕｔ間には、直列に接続されたセレクタ２２２及びフリップフロップ２１２が接続されている。また、アドレスパッドＡＤＤ ＰＡＤ４と出力端子Ａ９＿ｏｕｔ間には、直列に接続されたセレクタ２２３及びフリップフロップ２１４が接続され、アドレスパッドＡＤＤ ＰＡＤ５と出力端子Ａ８＿ｏｕｔ間には、直列に接続されたセレクタ２２４及びフリップフロップ２１５が接続されている。

アドレスパッドＡＤＤ ＰＡＤ２はセレクタ２２１の第２入力端子ＩＮ２と接続され、セレクタ２２１の出力端子ＯＵＴはフリップフロップ２１１の入力端子ＩＮと接続されている。セレクタ２２１の第１入力端子ＩＮ１は接地されている。また、フリップフロップ２１１の出力端子ＯＵＴは出力端子Ａ３＿ｏｕｔと接続されている。

アドレスパッドＡＤＤ ＰＡＤ２はフリップフロップ２１３の入力端子ＩＮと接続され、フリップフロップ２１３の出力端子ＯＵＴはセレクタ２２２の第１入力端子ＩＮ１と接続されている。さらに、アドレスパッドＡＤＤ ＰＡＤ２はフリップフロップ２１７の入力端子ＩＮと接続され、フリップフロップ２１７の出力端子ＯＵＴはフリップフロップ２１８の入力端子ＩＮと接続され、フリップフロップ２１８の出力端子ＯＵＴはセレクタ２２３の第１入力端子ＩＮ１と接続されている。

フリップフロップ２１３の出力端子ＯＵＴはフリップフロップ２１９の入力端子ＩＮと接続され、フリップフロップ２１９の出力端子ＯＵＴはフリップフロップ２２０の入力端子ＩＮと接続され、フリップフロップ２２０の出力端子ＯＵＴはセレクタ２２４の第１入力端子ＩＮ１と接続されている。

アドレスパッドＡＤＤ ＰＡＤ３はセレクタ２２２の第２入力端子ＩＮ２と接続され、セレクタ２２２の出力端子ＯＵＴはフリップフロップ２１２の入力端子ＩＮと接続されている。フリップフロップ２１２の出力端子ＯＵＴは出力端子Ａ２＿ｏｕｔと接続されている。

アドレスパッドＡＤＤ ＰＡＤ４はセレクタ２２３の第２入力端子ＩＮ２と接続され、セレクタ２２３の出力端子ＯＵＴはフリップフロップ２１４の入力端子ＩＮと接続されている。フリップフロップ２１４の出力端子ＯＵＴは出力端子Ａ９＿ｏｕｔと接続されている。

アドレスパッドＡＤＤ ＰＡＤ５はセレクタ２２４の第２入力端子ＩＮ２と接続され、セレクタ２２４の出力端子ＯＵＴはフリップフロップ２１５の入力端子ＩＮと接続されている。フリップフロップ２１５の出力端子ＯＵＴは出力端子Ａ８＿ｏｕｔと接続されている。

フリップフロップ２１１〜２１５、２１７及び２１９には内部クロックＩＣＬＫが供給され、フリップフロップ２１３、２１８及び２２０にはインバータ２２５で反転された内部クロックＩＣＬＫＢが供給される。

セレクタ２２２〜２２４の制御端子Ｘには、それぞれテストパッドＴＥＳＴ ＰＡＤを介してテスト信号が入力される。セレクタ２２１の制御端子Ｘは接地されている。

このような構成において、半導体装置１の通常動作モード時、セレクタ２２２〜２２４は、テストパッドＴＥＳＴ ＰＡＤを介して入力されるテスト信号にしたがって、アドレスパッドＡＤＤ ＰＡＤ３〜５から第２入力端子ＩＮ２に入力されるアドレス信号Ａ３〜Ａ５を選択して出力する。セレクタ２１１は、アドレスパッドＡＤＤ ＰＡＤ２から第２入力端子ＩＮ２に入力されるアドレス信号Ａ２を出力する。

フリップフロップ２１１は、セレクタ２２１から出力されたアドレス信号Ａ２を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ３＿ｏｕｔへ出力する。フリップフロップ２１２は、セレクタ２２２から出力されたアドレス信号Ａ３を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ２＿ｏｕｔへ出力する。同様に、フリップフロップ２１４は、セレクタ２２３から出力されたアドレス信号Ａ４を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ９＿ｏｕｔへ出力する。フリップフロップ２１５は、セレクタ２２４から出力されたアドレス信号Ａ５を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ８＿ｏｕｔへ出力する。

一方、半導体装置１のテスト動作モード時、フリップフロップ２１３は、アドレスパッドＡＤＤ ＰＡＤ２から入力されたアドレス信号Ａ２、Ａ３、Ａ８及びＡ９のうち、アドレス信号Ａ２及びＡ８をインバータ２２５から出力された内部クロックＩＣＬＫＢの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、順次出力する。

フリップフロップ２１７は、アドレスパッドＡＤＤ ＰＡＤ２から入力されたアドレス信号Ａ２、Ａ３、Ａ８及びＡ９のうち、アドレス信号Ａ３及びＡ９を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、順次出力する。フリップフロップ２１８は、フリップフロップ２１７から入力されたアドレス信号Ａ３及びＡ９のうち、アドレス信号Ａ９をインバータ２２５から出力された内部クロックＩＣＬＫＢの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力する。

フリップフロップ２１９は、フリップフロップ２１３から出力されたアドレス信号Ａ２及びＡ８を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、順次出力する。フリップフロップ２２０は、フリップフロップ２１９から入力されたアドレス信号Ａ２及びＡ８のうち、アドレス信号Ａ８をインバータ２２５から出力された内部クロックＩＣＬＫＢの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力する。

セレクタ２２２は、テストパッドＴＥＳＴ ＰＡＤを介して入力されるテスト信号にしたがって、フリップフロップ２１３から第１入力端子ＩＮ１に入力されるアドレス信号Ａ２及びＡ８を選択して出力する。

フリップフロップ２１１は、セレクタ２２１から出力されたアドレス信号Ａ３を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ３＿ｏｕｔへ出力する。フリップフロップ２１２は、セレクタ２２２から出力されたアドレス信号Ａ２を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ２＿ｏｕｔへ出力する。

セレクタ２２３は、テストパッドＴＥＳＴ ＰＡＤを介して入力されるテスト信号にしたがって、フリップフロップ２１８から第１入力端子ＩＮ１に入力されるアドレス信号Ａ９を選択して出力する。フリップフロップ２１４は、セレクタ２２３から出力されたアドレス信号Ａ９を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ９＿ｏｕｔへ出力する。セレクタ２２４は、テストパッドＴＥＳＴ ＰＡＤを介して入力されるテスト信号にしたがって、フリップフロップ２２０から第１入力端子ＩＮ１に入力されるアドレス信号Ａ８を選択して出力する。フリップフロップ２１５は、セレクタ２２４から出力されたアドレス信号Ａ８を内部クロックＩＣＬＫの所定のレベル反転エッジ（例えばライズエッジ）に同期して取り込み、出力端子Ａ８＿ｏｕｔへ出力する。

図７に示す第１のタイミング制御回路２０、並びに図８に示す第２のタイミング制御回路２１−１（第３のタイミング制御回路２１−２及び第４のタイミング制御回路２１−３）によれば、半導体装置１が備えるアドレスパッドＡＤＤ ＰＡＤ０、２、６、１０に順次入力されてラッチされたアドレス信号Ａ０〜Ａ１３が、それぞれ同時に出力される。

１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ アドレス入力回路
１５ コマンド入力制御回路
１６ センスアンプ列
１７ データアンプ回路
１８ データ入出力回路
１９ 内部クロック発生回路
２０ 第１のタイミング制御回路
２１−１ 第２のタイミング制御回路
２１−２ 第３のタイミング制御回路
２１−３ 第４のタイミング制御回路
１５１ コマンド入力回路
１５２ コマンドデコーダ
２０１〜２０３、２１１〜２１５、２１７〜２２０ フリップフロップ
２０４〜２０５、２２１〜２２４ セレクタ
２０６、２２５ インバータ

Claims (6)

1. メモリセルアレイと、
   第１及び第２のアドレスパッドを含む複数のアドレスパッドと、
   前記メモリセルアレイと前記複数のアドレスパッドとの間に設けられ、外部から供給される第１及び第２のアドレス信号を含むアドレス情報を前記メモリセルアレイに出力するアドレス入力回路と、
   を備え、
   前記アドレス入力回路は、
   前記第１及び第２のアドレスパッドで受信した信号をクロック信号の第１のレベル反転エッジに同期して取り込み、それぞれ第１及び第２のアドレス信号として出力する第１の動作モードと、
   前記第１のアドレスパッドで受信した信号を前記クロック信号の第２及び第３のレベル反転エッジに同期して取り込み、前記第１及び第２のアドレス信号として出力する第２の動作モードと、
   を有し、
   前記第２及び第３のレベル反転エッジは、前記クロック信号のライズエッジまたはフォールエッジのいずれか一方である半導体装置。
2. 前記複数のアドレスパッドに、さらに第３及び第４のアドレスパッドを含み、
   前記アドレス入力回路は、
   前記第１の動作モードにおいて、前記第３及び第４のアドレスパッドで受信した信号を前記クロック信号の前記第１のレベル反転エッジに同期して取り込み、前記アドレス情報に含まれる第３及び第４のアドレス信号として出力し、
   前記第２の動作モードにおいて、前記第１のアドレスパッドで受信した信号を前記クロック信号の第４及び第５のレベル反転エッジに同期して取り込み、前記第３及び第４のアドレス信号として出力し、
   前記第２及び第３のレベル反転エッジは前記クロック信号のライズエッジであり、前記第４及び第５のレベル反転エッジは前記クロック信号のフォールエッジである請求項１に記載の半導体装置。
3. 前記クロック信号の前記第１のレベル反転エッジは、前記クロック信号のライズエッジである請求項１または２に記載の半導体装置。
4. 前記第２及び第３のレベル反転エッジは、前記クロック信号の隣接するライズエッジであり、前記第４及び第５のレベル反転エッジは、前記クロック信号の隣接するフォールエッジである請求項２に記載の半導体装置。
5. コマンドパッドと、
   前記コマンドパッドと前記メモリセルアレイとの間に設けられ、内部コマンド信号を前記メモリセルアレイに供給するコマンド入力制御回路と、
   をさらに備え、
   前記コマンド入力制御回路は、
   前記アドレス入力回路が前記第１の動作モードの時、前記コマンドパッドで受信した信号を前記クロック信号の前記第１のレベル反転エッジに同期して取り込み、前記内部コマンド信号として出力し、
   前記アドレス入力回路が前記第２の動作モードの時、前記コマンドパッドで受信した信号を前記クロック信号の前記第３のレベル反転エッジに同期して取り込み、前記内部コマンド信号として出力する請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記メモリセルアレイは、複数のメモリセル及び前記複数のメモリセルに接続されるワード線及びビット線を含み、
   前記ワード線及びビット線は、前記アドレス情報及び前記内部コマンド信号に応じて活性化される請求項５に記載の半導体装置。

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