KR101543332B1 - 버스트 어드레스 생성기 및 이를 포함하는 테스트 장치 - Google Patents

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KR101543332B1
KR101543332B1 KR1020090136220A KR20090136220A KR101543332B1 KR 101543332 B1 KR101543332 B1 KR 101543332B1 KR 1020090136220 A KR1020090136220 A KR 1020090136220A KR 20090136220 A KR20090136220 A KR 20090136220A KR 101543332 B1 KR101543332 B1 KR 101543332B1
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Abstract

버스트 어드레스 생성기 및 이를 포함하는 테스트 장치에 관해 개시한다. 이를위해 본 발명은, 버스트 비트를 수신하고, 버스트 비트를 증가 또는 감소시키는 버스트 비트 카운터, 버스트 비트 카운터로부터 증가 또는 감소된 버스트 비트를 수신하고, 증가 또는 감소된 버스트 비트를 X 버스트 비트와 Y 버스트 비트로 분류하는 버스트 비트 스플리터, X 어드레스, Y 어드레스, X 버스트 비트, 및 Y 버스트 비트를 수신하고, X 버스트 어드레스 및 Y 버스트 어드레스를 생성하는 선택부를 포함하는 버스트 어드레스 생성기 및 버스트 어드레스 생성기를 포함하는 테스트 장치를 제공한다.

Description

버스트 어드레스 생성기 및 이를 포함하는 테스트 장치{Burst address generator and test apparatus having the same}
본 발명은 버스트 어드레스 생성기 및 테스트 장치에 관한 것으로, 더욱 상세하게는 다양한 종류의 버스트 어드레스를 생성할 수 있는 버스트 어드레스 생성기 및 이를 포함하는 테스트 장치에 관한 것이다.
메모리 소자의 제조 과정에서, 소정의 공정을 거쳐 제조된 메모리 컴포넌트는, 데이터를 읽고 쓰는 기능을 정상적으로 수행하는지 여부를 체크하는 테스트 공정을 거치게 된다. 테스트 장치는 커맨드(command), 어드레스(address), 및 데이터(data)와 같은 로직 신호를 생성하고, 피시험 메모리(DUT, device under test)에 상기 로직 신호를 인가하여 상기 테스트 공정을 수행한다.
본 발명이 이루고자 하는 기술적 과제는, 다양한 종류의 버스트 어드레스를 생성할 수 있는 버스트 어드레스 생성기를 제공하는 것이다.
또한 본 발명이 이루고자 하는 기술적 과제는, 상기 버스트 어드레스 생성기를 통해 생성된 버스트 어드레스에 저장된 피시험 메모리의 데이터를 테스트할 수 있는 테스트 장치를 제공하는 것이다.
본 발명의 일 태양에 의한 버스트 어드레스 생성기가 제공된다. 상기 버스트 어드레스 생성기는, 버스트 비트를 수신하고, 상기 버스트 비트를 증가 또는 감소시키는 버스트 비트 카운터(burst bit counter), 상기 버스트 비트 카운터로부터 증가 또는 감소된 상기 버스트 비트를 수신하고, 증가 또는 감소된 상기 버스트 비트를 X 버스트 비트와 Y 버스트 비트로 분류하는 버스트 비트 스플리터(burst bit splitter), X 어드레스, Y 어드레스, 상기 X 버스트 비트, 및 상기 Y 버스트 비트를 수신하고, X 버스트 어드레스 및 Y 버스트 어드레스를 생성하는 선택부(selector)를 포함할 수 있다.
상기 버스트 어드레스 생성기의 일 예에 의하면, 상기 적어도 하나의 버스트 비트는 복수개의 버스트 비트들을 포함하고, 상기 버스트 비트 카운터는, 상기 버스트 비트들을 수신하고, 상기 버스트 비트들의 최하위 비트(LSB, least significant bit)부터 순차적으로 상기 버스트 비트들을 증가 또는 감소시킬 수 있 다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 X 버스트 어드레스는 X 고정 비트 및 X 가변 비트를 포함하고, 상기 선택부가 상기 X 버스트 어드레스를 생성하기 위해, 상기 선택부는 상기 X 어드레스로부터 상기 X 고정 비트를 생성하고, 상기 X 버스트 비트로부터 상기 X 가변 비트를 생성하며, 상기 Y 버스트 어드레스는 Y 고정 비트 및 Y 가변 비트를 포함하고, 상기 선택부가 상기 Y 버스트 어드레스를 생성하기 위해, 상기 선택부는 상기 Y 어드레스로부터 상기 Y 고정 비트를 생성하고, 상기 Y 버스트 비트로부터 상기 Y 가변 비트를 생성할 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 버스트 어드레스 생성기는 상기 X 어드레스 및 상기 Y 어드레스를 생성하도록 구성된 알고리즘 패턴 생성부(ALPG, algorithm pattern generator) 및 상기 X 어드레스와 상기 Y 어드레스의 상기 버스트 비트를 결정하도록 구성된 버스트 비트 생성부를 더 포함할 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 버스트 비트 생성부는 입력 수단을 통해 입력된 정보에 따라 상기 버스트 비트를 결정하고, 상기 입력 수단은 키보드 및 마우스를 포함할 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 버스트 어드레스 생성기는 레퍼런스 클럭(reference clock)의 라이징 에지(rising edge)와 동기화되어 동작할 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 버스트 어드레스 생 성기는 레퍼런스 클럭의 라이징 에지 및 폴링 에지(falling edge)와 동기화되어 동작할 수 있다.
본 발명의 다른 태양에 의한 버스트 어드레스 생성기가 제공된다. 상기 버스트 어드레스 생성가는 X 어드레스, Y 어드레스, 및 상기 X 어드레스와 상기 Y 어드레스의 적어도 하나의 버스트 비트를 결정하도록 구성된 제어부, 상기 제어부로부터 상기 버스트 비트를 수신하고, 상기 버스트 비트를 증가 또는 감소시키는 버스트 비트 카운터, 상기 버스트 비트 카운터로부터 증가 또는 감소된 상기 버스트 비트를 수신하고, 증가 또는 감소된 상기 버스트 비트를 X 버스트 비트와 Y 버스트 비트로 분류하는 버스트 비트 스플리터, 상기 X 어드레스 및 상기 X 버스트 비트를 수신하고, X 버스트 어드레스를 생성하는 제 1 선택부, 및 상기 Y 어드레스 및 상기 Y 버스트 비트를 수신하고, Y 버스트 어드레스를 생성하는 제 2 선택부를 포함할 수 있다.
상기 버스트 어드레스 생성기의 일 예에 의하면, 상기 적어도 하나의 버스트 비트는 복수개의 버스트 비트들을 포함하고, 상기 버스트 비트 카운터는, 상기 버스트 비트들을 수신하고, 상기 버스트 비트들의 최하위 비트부터 순차적으로 상기 버스트 비트들을 증가 또는 감소시킬 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 X 버스트 어드레스는 X 고정 비트 및 X 가변 비트를 포함하고, 상기 제 1 선택부가 상기 X 버스트 어드레스를 생성하기 위해, 상기 제 1 선택부는 상기 X 어드레스로부터 상기 X 고정 비트를 생성하고, 상기 X 버스트 비트로부터 상기 X 가변 비트를 생성할 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 제 2 선택부가 상기 Y 버스트 어드레스를 생성하기 위해, 상기 제 2 선택부는 상기 Y 어드레스로부터 상기 Y 고정 비트를 생성하고, 상기 Y 버스트 비트로부터 상기 Y 가변 비트를 생성할 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 제어부는, 상기 X 어드레스 및 상기 Y 어드레스를 생성하도록 구성된 알고리즘 패턴 생성부 및 상기 X 어드레스와 상기 Y 어드레스의 상기 버스트 비트를 결정하도록 구성된 버스트 비트 생성부를 포함할 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 버스트 비트 생성부는 입력 수단을 통해 입력된 정보에 따라 상기 버스트 비트를 결정하고, 상기 입력 수단은 키보드 및 마우스를 포함할 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 버스트 어드레스 생성기는 레퍼런스 클럭의 라이징 에지와 동기화되어 동작할 수 있다.
상기 버스트 어드레스 생성기의 다른 예에 의하면, 상기 버스트 어드레스 생성기는 레퍼런스 클럭의 라이징 에지 및 폴링 에지와 동기화되어 동작할 수 있다.
본 발명의 다른 태양에 의한 테스트 장치가 제공된다. 상기 테스트 장치는 버스트 어드레스 생성기를 포함하며, 상기 버스트 어드레스 생성기는, X 어드레스, Y 어드레스, 및 상기 X 어드레스와 상기 Y 어드레스의 적어도 하나의 버스트 비트를 결정하도록 구성된 제어부, 상기 제어부로부터 상기 버스트 비트를 수신하고, 상기 버스트 비트를 증가 또는 감소시키는 버스트 비트 카운터, 상기 버스트 비트 카운터로부터 증가 또는 감소된 상기 버스트 비트를 수신하고, 증가 또는 감소된 상기 버스트 비트를 X 버스트 비트와 Y 버스트 비트로 분류하는 버스트 비트 스플리터, 상기 X 어드레스 및 상기 X 버스트 비트를 수신하고, X 버스트 어드레스를 생성하는 제 1 선택부, 및 상기 Y 어드레스 및 상기 Y 버스트 비트를 수신하고, Y 버스트 어드레스를 생성하는 제 2 선택부를 포함할 수 있다.
상기 테스트 장치의 일 예에 의하면, 상기 적어도 하나의 버스트 비트는 복수개의 버스트 비트들을 포함하고, 상기 버스트 비트 카운터는, 상기 버스트 비트들을 수신하고, 상기 버스트 비트들의 최하위 비트부터 순차적으로 상기 버스트 비트들을 증가 또는 감소시킬 수 있다.
상기 테스트 장치의 다른 예에 의하면, 상기 테스트 장치는 피시험 메모리와 접속하는 프로브 핀 및 비교기를 포함하는 테스트 헤드를 더 포함하고, 상기 피시험 메모리는 상기 프로브 핀을 통해 상기 X 버스트 어드레스 및 상기 Y 버스트 어드레스를 수신하고, 상기 X 버스트 어드레스 및 상기 Y 버스트 어드레스에 저장된 데이터를 출력하며, 상기 비교기는 상기 피시험 메모리의 상기 데이터와 기대 데이터를 비교함으로써 비교 결과를 생성할 수 있다.
상기 테스트 장치의 다른 예에 의하면, 상기 테스트 장치는 불량 캡쳐 메모리(failure capture memory)를 더 포함하고, 상기 불량 캡쳐 메모리는 상기 X 버스트 어드레스 및 상기 Y 버스트 어드레스를 수신하고, 상기 X 버스트 어드레스 및 상기 Y 버스트 어드레스에 상기 비교 결과를 저장할 수 있다.
상기 테스트 장치의 다른 예에 의하면, 상기 기대 데이터는 양품 메모리의 상기 X 버스트 어드레스 및 상기 Y 버스트 어드레스에 저장된 데이터일 수 있다.
본 발명의 실시예들에 따른 버스트 어드레스 생성기는 X 어드레스, Y 어드레스, X 버스트 비트, 및 Y 버스트 비트를 조합하여 다양한 종류의 버스트 어드레스를 생성할 수 있다.
나아가 본 발명의 실시예들에 따른 테스트 장치는, 다양한 종류의 버스트 어드레스를 생성하는 버스트 어드레스 생성기가 사용되므로, 융통성(flexibility) 있는 테스트를 수행할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함 하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 명세서에서 버스트(burst)는 순차적으로(sequentially) 증가 혹은 감소함을 의미한다. 따라서 버스트 비트는 특정 비트가 순차적으로 증가 혹은 감소하는 것이고, 버스트 어드레스는 특정 어드레스가 순차적으로 증가 또는 감소하는 것이 다. 버스트 어드레스를 이용하여 어드레스를 순차적으로 증가 혹은 감소시키면서 데이터의 읽기 또는 쓰기 동작이 수행될 수 있다. 이 경우 연속적인 어드레스에 저장된 다량의 데이터가 클록 신호에 동기화되어 고속으로 저장되거나 출력될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 버스트 어드레스 생성기(500)를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 버스트 어드레스 생성기는 제어부(100), 버스트 비트 카운터(burst bit counter, 200), 버스트 비트 스플리터(burst bit splitter, 300), 및 선택부(selector, 400)를 포함할 수 있다.
제어부(100)는 X 어드레스(XADR), Y 어드레스(YADR), 및 상기 X 어드레스(XADR)와 상기 Y 어드레스(YADR)의 적어도 하나의 버스트 비트(BBIT)를 결정하도록 구성될 수 있다. 보다 구체적으로, 제어부(100)는 알고리즘 패턴 생성부(ALPG, algorithm pattern generator, 120) 및 버스트 비트 생성부(burst bit generator, 140)를 포함할 수 있다. 알고리즘 패턴 생성부(120)는 X 어드레스(XADR) 및 Y 어드레스(YADR)를 생성하도록 구성될 수 있다. 버스트 비트 생성부(140)는 X 어드레스(XADR)와 Y 어드레스(YADR)의 버스트 비트(BBIT)를 결정하도록 구성될 수 있다. 버스트 비트 생성부(140)는 키보드 또는 마우스와 같은 입력 수단을 통해 입력된 정보에 따라 버스트 비트(BBIT)를 결정할 수 있다.
버스트 비트 카운터(200)는 버스트 비트(BBIT)를 수신하여, 버스트 비트(BBIT)를 증가 또는 감소시킬 수 있다. 증가 또는 감소될 버스트 비트(BBIT)의 초기값은 X 어드레스(XADR) 및 Y 어드레스(YADR)와 대응되는 해당 자리수의 값일 수 있다. 버스트 비트(BBIT)는 복수개의 버스트 비트들을 포함할 수 있으며, 이 경우 버스트 비트 카운터(200)는 상기 복수개의 버스트 비트들을 수신하고, 상기 복수개의 버스트 비트들의 최하위 비트(LSB, least significant bit)부터 순차적으로 상기 버스트 비트들을 증가 또는 감소 시킬 수 있다.
버스트 비트 스플리터(300)는 버스트 비트 카운터(200)로부터 증가 또는 감소된 버스트 비트(BBIT')를 수신하고, 증가 또는 감소된 버스트 비트(BBIT')를 X 버스트 비트(XBBIT')와 Y 버스트 비트(YBBIT')로 분류할 수 있다. 버스트 비트 스플리터(300)는 X 버스트 비트(XBBIT')를 제 1 선택부(420)로 전송하고, Y 버스트 비트(YBBIT')를 제 2 선택부(440)로 전송할 수 있다.
선택부(400)는 X 어드레스(XADR), Y 어드레스(YADR), X 버스트 비트(XBBIT'), 및 Y 버스트 비트(YBBIT')를 수신하고, X 버스트 어드레스(XBADR) 및 Y 버스트 어드레스(YBADR)를 생성할 수 있다. 선택부(400)는 제 1 선택부(420) 및 제 2 선택부(440)를 포함할 수 있다. 이 경우 제 1 선택부(420)는 X 어드레스(XADR) 및 X 버스트 비트(XBBIT')를 수신하고, X 버스트 어드레스(XBADR)를 생성할 수 있다. 제 2 선택부(440)는 Y 어드레스(YADR) 및 Y 버스트 비트(YBBIT')를 수신하고, Y 버스트 어드레스(YBADR)를 생성할 수 있다.
X 버스트 어드레스(XBADR)는 X 고정 비트 및 X 가변 비트를 포함하고, Y 버스트 어드레스(YBADR)는 Y 고정 비트 및 Y 가변 비트를 포함할 수 있다. 이 경우, 제 1 선택부(420)가 X 버스트 어드레스(XBADR)를 생성하기 위해, 제 1 선택부(420) 는 X 어드레스(XADR)로부터 상기 X 고정 비트를 생성하고, X 버스트 비트(XBBIT')로부터 상기 X 가변 비트를 생성할 수 있다. 제 2 선택부(440)가 Y 버스트 어드레스(YBADR)를 생성하기 위해, 제 2 선택부(440)는 Y 어드레스(YADR)로부터 상기 Y 고정 비트를 생성하고, Y 버스트 비트(YBBIT')로부터 상기 Y 가변 비트를 생성할 수 있다.
버스트 어드레스 생성기(500)는 레퍼런스 클럭(reference clock)의 라이징 에지(rising edge)와 동기화되어 동작할 수 있다. 즉, 버스트 어드레스 생성기(500)는 SDRAM(synchronous dynamic random access memory)의 버스트 어드레스를 생성할 수 있다.
또한, 버스트 어드레스 생성기(500)는 레퍼런스 클럭의 라이징 에지(rising edge) 및 폴링 에지(falling edge)와 동기화되어 동작할 수 있다. 즉, 버스트 어드레스 생성기(500)는 DDR-SDRAM(double data rate synchronous dynamic random access memory)의 버스트 어드레스를 생성할 수 있다.
도 2 는 본 발명의 기술적 사상에 의한 제 1 실시예에 따른 버스트 어드레스 생성기(500)를 개략적으로 나타낸 블록도이다. 도 3은 버스트 어드레스 생성기(도 2의 500)에 의해 생성된 X 버스트 어드레스 및 Y 버스트 어드레스를 나타낸다. 도 4는 X 버스트 어드레스 및 Y 버스트 어드레스에 따라 데이터를 읽고 쓸 수 있는 메모리 셀의 주소를 나타낸 것이다.
도 2 내지 도 4를 참조하면, 알고리즘 패턴 생성부(120)는 각각이 4자리의 이진 어드레스(binary address)로 구성된 X 어드레스(X3, X2, X1, X0) 및 Y 어드레 스(Y3, Y2, Y1, Y0)를 생성할 수 있다. 예를 들어, 알고리즘 패턴 생성부(120)는 이진 어드레스(X3=0, X2=0, X1=0, X0=0)로 구성된 X 어드레스(0x0000)와, 이진 어드레스(Y3=0, Y2=0, Y1=0, Y0=0)로 구성된 Y 어드레스(0x0000)를 생성할 수 있다. 버스트 비트 생성부(140)는 키보드 또는 마우스와 같은 입력 수단을 통해 버스트 비트(X2, X1, X0)를 결정할 수 있다.
버스트 비트 카운터(200)는 버스트 비트(X2, X1, X0)를 최하위 비트부터 증가시킬 수 있다. 버스트 비트 카운터(200)에 의해 증가될 버스트 비트(X2, X1, X0)의 초기값은 X 어드레스(X3, X2, X1, X0) 및 Y 어드레스(Y3, Y2, Y1, Y0)의 해당 자리수의 값이므로, 상기 초기값은 X2=0, X1=0, X0=0이다. 버스트 길이(BL)가 8일 경우, 버스트 비트 카운터(200)는 상기 초기값(X2=0, X1=0, X0=0)을 그것의 최하위 비트부터 000, 001, 010, ..., 110, 111과 같이 8번 증가시킬 수 있다.
버스트 비트 스플리터(300)는 버스트 비트 카운터(200)로부터 증가된 버스트 비트(X2', X1', X0')인 000, 001, 010, ..., 110, 111을 수신한다. 증가된 버스트 비트(X2', X1', X0')는 모두 X 버스트 비트이므로, 버스트 비트 스플리터(300)는 증가된 버스트 비트(X2', X1', X0')를 제 1 선택부(420)로 전송한다.
제 1 선택부(420)는 X 어드레스(X3, X2, X1, X0) 및 X 버스트 비트(X2', X1', X0')를 수신하고, X 버스트 어드레스(X3, X2', X1', X0)를 생성할 수 있다. 보다 구체적으로, X 버스트 어드레스(X3, X2', X1', X0)는 X 고정 비트(X3) 및 X 가변 비트(X2', X1', X0')를 포함할 수 있다. 따라서 제 1 선택부가 X 버스트 어드레스(X3, X2', X1', X0')를 생성하도록, 제 1 선택부(420)는 X 어드레스(X3, X2, X1, X0)로부터 X 고정 비트(X3)를 생성하고, X 버스트 비트(X2', X1', X0')로부터 X 가변 비트(X2', X1', X0')를 생성할 수 있다.
버스트 비트 카운터(200)에 의해 증가된 버스트 비트(X3', X2', X1')로 구성된 X 가변 비트(X3', X2', X1')가 연속적으로 증가하게 된다. 따라서 버스트 어드레스 생성기(500)에 의해 연속적으로 생성되는 X 버스트 어드레스(X3, X2', X1', X0)는 0x0000, 0x0001, 0x0010, ..., 0x0110, 0x0111이고, Y 버스트 어드레스(Y3, Y2, Y1, Y0)는 0x0000으로 고정된다. 연속적으로 생성되는 X 버스트 어드레스(XBADR) 및 Y 버스트 어드레스(YBADR)를 메모리 셀의 주소로서 [XBADR, YBADR]와 같은 형태로 나타내면, 도 3과 같이 [0x0000, 0x0000](1), [0x0001, 0x0000](2), [0x0010, 0x0000](3), ..., [0x0110, 0x0000](7), [0x0111, 0x0000](8)이 된다.
하나의 로우(row) 내에서만 버스트 어드레스를 생성할 수 있는 종래의 버스트 어드레스 생성기와 달리, 본 발명의 기술적 사상에 따른 버스트 어드레스 생성기는 하나의 칼럼(column) 내에서도 버스트 어드레스를 생성할 수 있다. 따라서 본 발명의 기술적 사상에 따른 버스트 어드레스 생성기에 의해, Y 버스트 어드레스뿐만 아니라, X 버스트 어드레스 또한 생성될 수 있다. 즉, 다양한 종류의 버스트 어드레스가 생성될 수 있다.
도 5 는 본 발명의 기술적 사상에 의한 제 2 실시예에 따른 버스트 어드레스 생성기(500)를 개략적으로 나타낸 블록도이다. 도 6은 버스트 어드레스 생성기(도 5의 500)에 의해 생성된 X 버스트 어드레스 및 Y 버스트 어드레스를 나타낸다. 도 7는 X 버스트 어드레스 및 Y 버스트 어드레스에 따라 데이터를 읽고 쓸 수 있는 메 모리 셀의 주소를 나타낸 것이다.
도 5 내지 도 7을 참조하면, 알고리즘 패턴 생성부(120)는 각각이 4자리의 이진 어드레스(binary address)로 구성된 X 어드레스(X3, X2, X1, X0) 및 Y 어드레스(Y3, Y2, Y1, Y0)를 생성할 수 있다. 예를 들어, 알고리즘 패턴 생성부(120)는 이진 어드레스(X3=0, X2=1, X1=0, X0=0)로 구성된 X 어드레스(0x0100)와, 이진 어드레스(Y3=1, Y2=0, Y1=0, Y0=0)로 구성된 Y 어드레스(0x1000)를 생성할 수 있다. 버스트 비트 생성부(140)는 키보드 또는 마우스와 같은 입력 수단을 통해 버스트 비트(X2, Y1, X0, Y3)를 결정할 수 있다.
버스트 비트 카운터(200)는 버스트 비트(X2, Y1, X0, Y3)를 최하위 비트부터 증가시킬 수 있다. 버스트 비트 카운터(200)에 의해 증가될 버스트 비트(X2, Y1, X0, Y3)의 초기값은 X 어드레스(X3, X2, X1, X0) 및 Y 어드레스(Y3, Y2, Y1, Y0)의 해당 자리수의 값이므로, 상기 초기값은 X2=1, Y1=0, X0=0, Y3=1이다. 버스트 길이(BL)가 16일 경우, 버스트 비트 카운터(200)는 상기 초기값(X2=1, Y1=0, X0=0, Y3=1)을 그것의 최하위 비트부터 1001, 1010, 1011, ..., 0111, 1000과 같이 16번 증가시킬 수 있다.
버스트 비트 스플리터(300)는 버스트 비트 카운터(200)로부터 증가된 버스트 비트(X2', Y1', X0', Y3')인 1001, 1010, 1011, ..., 0111, 1000을 수신한다. 버스트 비트 스플리터(300)는 증가된 버스트 비트(X2', Y1', X0', Y3')를 X 버스트 비트(X2', X0')와 Y 버스트 비트(Y1', Y3')로 분류한다. 버스트 비트 스플리터(300)는 X 버스트 비트(X2', X0')를 제 1 선택부(420)로 전송하고, Y 버스트 비 트(Y1', Y3')를 제 2 선택부(440)로 전송한다.
제 1 선택부(420)는 X 어드레스(X3, X2, X1, X0) 및 X 버스트 비트(X2', X0')를 수신하고, X 버스트 어드레스(X3, X2', X1, X0')를 생성할 수 있다. 보다 구체적으로, X 버스트 어드레스(X3, X2', X1, X0')는 X 고정 비트(X3, X1) 및 X 가변 비트(X2', X0')를 포함할 수 있다. 따라서 제 1 선택부(420)가 X 버스트 어드레스(X3, X2', X1, X0')를 생성하도록, 제 1 선택부(420)는 X 어드레스(X3, X2, X1, X0)로부터 X 고정 비트(X3, X1)를 생성하고, X 버스트 비트(X2', X0')로부터 X 가변 비트(X2', X0')를 생성할 수 있다.
제 2 선택부(440)는 Y 어드레스(Y3, Y2, Y1, Y0) 및 Y 버스트 비트(Y3', Y1')를 수신하고, Y 버스트 어드레스(Y3', Y2, Y1', Y0)를 생성할 수 있다. 보다 구체적으로, Y 버스트 어드레스(Y3', Y2, Y1', Y0)는 Y 고정 비트(Y2, Y0) 및 Y 가변 비트(Y3', Y1')를 포함할 수 있다. 따라서 제 2 선택부(440)가 Y 버스트 어드레스(Y3', Y2, Y1', Y0)를 생성하도록, 제 2 선택부(440)는 Y 어드레스(Y3, Y2, Y1, Y0)로부터 Y 고정 비트(Y2, Y0)를 생성하고, Y 버스트 비트(Y3', Y1')로부터 Y 가변 비트(Y3', Y1')를 생성할 수 있다.
버스트 비트 카운터(200)에 의해 증가된 버스트 비트(X2', Y1', X0', Y3')로 구성된 X 가변 비트(X2', X0') 및 Y 가변 비트(Y3', Y1')가 연속적으로 증가하게 된다. 따라서 버스트 어드레스 생성기(500)에 의해 연속적으로 생성되는 X 버스트 어드레스(X3, X2', X1, X0')는 0x0100, 0x0101, 0x0101, ..., 0x0001, 0x0100이다. 또한 버스트 어드레스 생성기(500)는 Y 버스트 어드레스(Y3', Y2, Y1', Y0)인 0x1000, 0x0000, 0x1000, ..., 0x1010, 0x0000을 연속적으로 생성한다. 연속적으로 생성되는 X 버스트 어드레스(XBADR) 및 Y 버스트 어드레스(YADR)를 메모리 셀의 주소로서 [XBADR, YBADR]와 같은 형태로 나타내면, 도 9와 같이 [0x0100, 0x1000](1), [0x0101, 0x0000](2), [0x0101, 0x1000](3), ..., [0x0001, 0x1010](15), [0x0100, 0x0000](16)이 된다.
따라서 본 발명의 기술적 사상에 따른 버스트 어드레스 생성기는 하나의 로우 또는 칼럼에 국한되지 않고 버스트 어드레스를 생성할 수 있다. 다시 말해, 본 발명의 기술적 사상에 따른 버스트 어드레스 생성기에 의해, X 어드레스, Y 어드레스, X 버스트 비트, 및 Y 버스트 비트를 조합하여 다양한 종류의 버스트 어드레스가 생성될 수 있다.
도 8 은 본 발명의 기술적 사상에 의한 실시예에 따른 테스트 장치(600)를 개략적으로 나타낸 블록도이다. 도 9는 도 8의 테스트 장치(600)를 보다 구체적으로 나타낸 블록도이다.
도 8 및 도 9를 참조하면, 테스트 장치(600)는 버스트 어드레스 생성기(500)를 포함할 수 있다. 버스트 어드레스 생성기(500)가 알고리즘 패턴 생성부(120) 및 버스트 비트 생성부(140)를 포함하는 제어부(100), 버스트 비트 카운터(200), 버스트 비트 스플리터(300), 제 1 선택부(420) 및 제 2 선택부(440)를 포함하는 선택부(400)를 포함할 수 있음은 상술한 바와 같다. 또한 테스트 장치는 프로브 핀(미도시), 비교기(640)를 포함하는 테스트 헤드(620) 및 불량 캡쳐 메모리(FCM, failure capture memory, 680)를 를 더 포함할 수 있다.
프로브 핀(미도시)은 피시험 메모리(DUT, device under test, 660)와 접속하며, 버스트 어드레스 생성기(500)로부터 생성된 X 버스트 어드레스(XBADR) 및 Y 버스트 어드레스(YBADR)를 피시험 메모리(660)에 전달할 수 있다.
피시험 메모리(660)는 프로브 핀(미도시)을 통해 X 버스트 어드레스(XADR) 및 Y 버스트 어드레스(YADR)를 수신하고, 피시험 메모리(660) 내 X 버스트 어드레스(XADR) 및 Y 버스트 어드레스(YADR)에 저장된 데이터를 출력할 수 있다.
비교기(640)는 피시험 메모리(660)로부터 출력된 데이터와 기대 데이터를 비교함으로써 비교 결과를 생성할 수 있다. 상기 기대 데이터는 양품 메모리(690)에 저장된 데이터일 수 있으며, 보다 구체적으로 양품 메모리(690)의 X 버스트 어드레스(XBADR) 및 Y 버스트 어드레스(YBADR)에 저장된 데이터일 수 있다.
불량 캡쳐 메모리(680)는 버스트 어드레스 생성기(500)로부터 X 버스트 어드레스(XBADR) 및 Y 버스트 어드레스(YBADR)를 수신하고, 비교기(640)로부터 비교 결과를 수신할 수 있다. 따라서 불량 캡쳐 메모리(680)는 X 버스트 어드레스(XBADR) 및 Y 버스트 어드레스(YBADR)에 상기 비교 결과를 저장할 수 있다.
예를 들어, 비교기(640)는 피시험 메모리(660)로부터 출력된 데이터와 기대 데이터가 일치하는 경우 1을 생성할 수 있고, 일치하지 않는 경우 0을 생성할 수 있다. 이 경우 불량 캡쳐 메모리(680)는 피시험 메모리(660)가 수신한 X 버스트 어드레스(XBADR) 및 Y 버스트 어드레스(YBADR)에 따라 비교 결과인 0 또는 1을 저장할 수 있다. 불량 캡쳐 메모리(680)에 저장된 데이터들 중 0인 데이터의 어드레스를 확인함으로써, 피시험 메모리(680)의 불량이 발생한 어드레스가 파악될 수 있 다.
도 10은 본 발명의 기술적 사상에 의한 실시예에 따른 버스트 어드레스의 생성 방법(700)을 개략적으로 나타낸 순서도이다.
도 10을 참조하면, 버스트 어드레스를 생성하기 위해, 증가 또는 감소시킬 순서에 따라 버스트 비트를 입력한다(S710). 버스트 비트가 키보드 및 마우스와 같은 입력 수단을 통해 입력될 수 있음은 상술한 바와 같다. 버스트 비트가 입력되면, 입력된 버스트 비트를 증가시킨다(S720). 버스트 비트가 버스트 비트 카운터에 의해 증가 또는 감소되며, 버스트 비트의 최하위 비트부터 증가 또는 감소될 수 있음은 상술한 바와 같다.
이후 증가 또는 감소된 비트를 X 버스트 비트와 Y 버스트 비트로 분류한다(S730). 증가 또는 감소된 비트가 버스트 비트 스플리터에 의해 분류될 수 있고, 분류된 X 버스트 비트는 제 1 선택부로, 분류된 Y 버스트 비트는 제 2 선택부로 전송될 수 있음은 상술한 바와 같다.
이후 X 버스트 비트와 X 어드레스를 기초로 X 버스트 어드레스를 생성하며(S740), Y 버스트 비트와 Y 어드레스를 기초로 Y 버스트 어드레스를 생성한다(S750). X 버스트 어드레스를 생성하는 단계(S740)와 Y 버스트 어드레스를 생성하는 단계(S750)는 동시에 수행될 수 있다.
상술한 단계들(S710 내지 S750)은 버스트 길이만큼 반복될 수 있다. 예를 들어, 버스트 길이(BL)가 8인 경우, 상기 단계들(S710 내지 S750)이 8번 수행됨으로써, 8개의 연속적인 X 버스트 어드레스 및 Y 버스트 어드레스가 생성될 수 있다.
도 11은 종래의 버스트 어드레스 생성기가 생성하는 버스트 어드레스와 본 발명의 기술적 사상에 의한 실시예들에 따른 버스트 어드레스 생성기가 생성하는 버스트 어드레스를 비교한 타이밍 다이어그램이다.
도 11을 참조하면, 종래의 버스트 어드레스 생성기는 Y 어드레스의 최하위 비트만을 계수함으로써 Y 버스트 어드레스만(YBADR)을 생성할 수 있었다. 예를 들어, 버스트 길이가 8인 경우, 동작 신호(RD)의 발생 이후, 고정된 X 어드레스(X) 및 그것의 최하위 비트를 기준으로 순차적으로 증가하는 Y 버스트 어드레스(Y+0, Y+1, ..., Y+7)만이 생성되었다. 따라서 종래의 버스트 어드레스는 하나의 로우(row) 내에서만 버스트 어드레스를 생성할 수 있었다.
반면에, 본 발명의 기술적 사상에 의한 실시예들에 따른 버스트 어드레스 생성기는, 하나의 로우 또는 칼럼에 국한되지 않고 버스트 어드레스를 생성할 수 있다. 예를 들어, 버스트 길이가 8인 경우, 동작 신호(RD)의 발생 이후, X 어드레스, Y 어드레스, X 버스트 비트, 및 Y 버스트 비트를 조합한 X 버스트 어드레스(X+a, X+b, ..., X+h)와 Y 버스트 어드레스(Y+a', Y+b', ..., Y+h')가 생성될 수 있다. 즉 다양한 종류의 버스트 어드레스가 생성될 수 있다.
버스트 어드레스 생성기(500)는 테스트 장치(600) 내에 포함될 뿐만 아니라, DRAM(dynamic random access memory)의 구동 회로 내에 포함될 수도 있다. 이 경우 버스트 어드레스 생성기(500)는 DRAM의 어드레스를 지정하도록 구성될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음 에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 버스트 어드레스 생성기를 개략적으로 나타낸 블록도이다.
도 2 는 본 발명의 기술적 사상에 의한 제 1 실시예에 따른 버스트 어드레스 생성기를 개략적으로 나타낸 블록도이다.
도 3은 버스트 어드레스 생성기에 의해 생성된 X 버스트 어드레스 및 Y 버스트 어드레스를 나타낸다.
도 4는 X 버스트 어드레스 및 Y 버스트 어드레스에 따라 데이터를 읽고 쓸 수 있는 메모리 셀의 주소를 나타낸 것이다.
도 5 는 본 발명의 기술적 사상에 의한 제 2 실시예에 따른 버스트 어드레스 생성기를 개략적으로 나타낸 블록도이다.
도 6은 버스트 어드레스 생성기에 의해 생성된 X 버스트 어드레스 및 Y 버스트 어드레스를 나타낸다.
도 7는 X 버스트 어드레스 및 Y 버스트 어드레스에 따라 데이터를 읽고 쓸 수 있는 메모리 셀의 주소를 나타낸 것이다.
도 8 은 본 발명의 기술적 사상에 의한 실시예에 따른 테스트 장치를 개략적으로 나타낸 블록도이다.
도 9는 도 8의 테스트 장치를 보다 구체적으로 나타낸 블록도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예에 따른 버스트 어드레스의 생성 방법을 개략적으로 나타낸 순서도이다.
도 11은 종래의 버스트 어드레스 생성기가 생성하는 버스트 어드레스와 본 발명의 기술적 사상에 의한 실시예들에 따른 버스트 어드레스 생성기가 생성하는 버스트 어드레스를 비교한 타이밍 다이어그램이다.

Claims (10)

  1. 버스트 비트를 수신하고, 상기 버스트 비트를 증가 또는 감소시키는 버스트 비트 카운터(burst bit counter);
    상기 버스트 비트 카운터로부터 증가 또는 감소된 상기 버스트 비트를 수신하고, 증가 또는 감소된 상기 버스트 비트를 X 버스트 비트와 Y 버스트 비트로 분류하는 버스트 비트 스플리터(burst bit splitter);
    X 어드레스, Y 어드레스, 상기 X 버스트 비트, 및 상기 Y 버스트 비트를 수신하고, X 버스트 어드레스 및 Y 버스트 어드레스를 생성하는 선택부(selector)를 포함하고,
    상기 X 버스트 어드레스는 X 고정 비트 및 X 가변 비트를 포함하고,
    상기 선택부가 상기 X 버스트 어드레스를 생성하기 위해, 상기 선택부는 상기 X 어드레스로부터 상기 X 고정 비트를 생성하고, 상기 X 버스트 비트로부터 상기 X 가변 비트를 생성하며,
    상기 Y 버스트 어드레스는 Y 고정 비트 및 Y 가변 비트를 포함하고,
    상기 선택부가 상기 Y 버스트 어드레스를 생성하기 위해, 상기 선택부는 상기 Y 어드레스로부터 상기 Y 고정 비트를 생성하고, 상기 Y 버스트 비트로부터 상기 Y 가변 비트를 생성하는 것을 특징으로 하는 버스트 어드레스 생성기.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 버스트 비트는 복수개의 버스트 비트들을 포함하고,
    상기 버스트 비트 카운터는, 상기 버스트 비트들을 수신하고, 상기 버스트 비트들의 최하위 비트(LSB, least significant bit)부터 순차적으로 상기 버스트 비트들을 증가 또는 감소시키는 것을 특징으로 하는 버스트 어드레스 생성기.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 X 어드레스 및 상기 Y 어드레스를 생성하도록 구성된 알고리즘 패턴 생성부(ALPG, algorithm pattern generator); 및
    상기 X 어드레스와 상기 Y 어드레스의 상기 버스트 비트를 결정하도록 구성된 버스트 비트 생성부를 더 포함하는 버스트 어드레스 생성기.
  5. 제 4 항에 있어서,
    상기 버스트 비트 생성부는 입력 수단을 통해 입력된 정보에 따라 상기 버스트 비트를 결정하고,
    상기 입력 수단은 키보드 및 마우스를 포함하는 것을 특징으로 하는 버스트 어드레스 생성기.
  6. 버스트 어드레스 생성기를 포함하는 테스트 장치로서,
    상기 버스트 어드레스 생성기는,
    X 어드레스, Y 어드레스, 및 상기 X 어드레스와 상기 Y 어드레스의 적어도 하나의 버스트 비트를 결정하도록 구성된 제어부;
    상기 제어부로부터 상기 버스트 비트를 수신하고, 상기 버스트 비트를 증가 또는 감소시키는 버스트 비트 카운터;
    상기 버스트 비트 카운터로부터 증가 또는 감소된 상기 버스트 비트를 수신하고, 증가 또는 감소된 상기 버스트 비트를 X 버스트 비트와 Y 버스트 비트로 분류하는 버스트 비트 스플리터;
    상기 X 어드레스 및 상기 X 버스트 비트를 수신하고, X 버스트 어드레스를 생성하는 제 1 선택부; 및
    상기 Y 어드레스 및 상기 Y 버스트 비트를 수신하고, Y 버스트 어드레스를 생성하는 제 2 선택부를 포함하는 것을 특징으로 하는 테스트 장치.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 버스트 비트는 복수개의 버스트 비트들을 포함하고,
    상기 버스트 비트 카운터는, 상기 버스트 비트들을 수신하고, 상기 버스트 비트들의 최하위 비트(LSB, least significant bit)부터 순차적으로 상기 버스트 비트들을 증가 또는 감소시키는 것을 특징으로 하는 테스트 장치.
  8. 제 7 항에 있어서,
    피시험 메모리와 접속하는 프로브 핀 및 비교기를 포함하는 테스트 헤드를 더 포함하고,
    상기 피시험 메모리는 상기 프로브 핀을 통해 상기 X 버스트 어드레스 및 상기 Y 버스트 어드레스를 수신하고, 상기 X 버스트 어드레스 및 상기 Y 버스트 어드레스에 저장된 데이터를 출력하며,
    상기 비교기는 상기 피시험 메모리의 상기 데이터와 기대 데이터를 비교함으로써 비교 결과를 생성하는 것을 특징으로 하는 테스트 장치.
  9. 제 8 항에 있어서,
    불량 캡쳐 메모리(failure capture memory)를 더 포함하고,
    상기 불량 캡쳐 메모리는 상기 X 버스트 어드레스 및 상기 Y 버스트 어드레스를 수신하고, 상기 X 버스트 어드레스 및 상기 Y 버스트 어드레스에 상기 비교 결과를 저장하는 것을 특징으로 하는 테스트 장치.
  10. 증가 또는 감소시킬 순서에 따라 버스트 비트를 입력하는 단계;
    입력된 상기 버스트 비트를 증가 또는 감소시키는 단계;
    증가 또는 감소된 상기 버스트 비트를 X 버스트 비트와 Y 버스트 비트로 분류하는 단계;
    상기 X 버스트 비트 및 X 어드레스를 기초로 X 버스트 어드레스를 생성하는 단계; 및
    상기 Y 버스트 비트 및 Y 어드레스를 기초로 Y 버스트 어드레스를 생성하는 단계를 포함하는 버스트 어드레스 생성 방법.
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